JPH0783061B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
に容量を有する半導体装置に関する。
に容量を有する半導体装置に関する。
【０００２】
【従来の技術】従来、容量を有する半導体装置として
は、１トランジスタ型のダイナミックメモリ（以下、Ｄ
ＲＡＭと称す）がよく知られており、高密度化，高集積
化に伴ないその容量の値をいかに大きくするかというこ
とが重要な課題となっている。そのためにその解決策と
して容量誘電体膜に誘電率の高い材料を用いる。
は、１トランジスタ型のダイナミックメモリ（以下、Ｄ
ＲＡＭと称す）がよく知られており、高密度化，高集積
化に伴ないその容量の値をいかに大きくするかというこ
とが重要な課題となっている。そのためにその解決策と
して容量誘電体膜に誘電率の高い材料を用いる。
【０００３】図１２および図１３を参照して従来技術を
説明する。まず、図１２（ａ）に示すように、通常の選
択酸化法によりフィールド酸化膜２、およびゲート酸化
膜３をＰ型シリコン基板１上に形成した後、ゲート電極
４を形成し、ゲート電極４に対して自己整合的にトラン
ジスタのソースおよびドレインとなるＮ型拡散層５を形
成する。次に、図１２（ｂ）に示すように、層間絶縁膜
６−１を形成した後、選択的に層間絶縁膜６−１をエッ
チング除去し、第１のコンタクト孔１５−１を開孔す
る。次に図１２（ｃ）に示すように、第１の導電体層７
−１を形成する。第１の導電体層７−１の材料としては
多結晶シリコンがよく用いられる。次に、図１２（ｄ）
に示すように、第１の導電体層７−１を選択的にエッチ
ング除去して容量下部電極７−１を形成し、容量誘電体
膜となる高誘電率膜１２を形成する。次に、図１３
（ａ）に示すように、第２の導電体層７−２を形成し、
選択的にエッチング除去することにより容量上部電極を
形成し、これにより容量下部電極７−１，容量誘電体膜
１２，容量上部電極７−２から容量素子が構成される。
説明する。まず、図１２（ａ）に示すように、通常の選
択酸化法によりフィールド酸化膜２、およびゲート酸化
膜３をＰ型シリコン基板１上に形成した後、ゲート電極
４を形成し、ゲート電極４に対して自己整合的にトラン
ジスタのソースおよびドレインとなるＮ型拡散層５を形
成する。次に、図１２（ｂ）に示すように、層間絶縁膜
６−１を形成した後、選択的に層間絶縁膜６−１をエッ
チング除去し、第１のコンタクト孔１５−１を開孔す
る。次に図１２（ｃ）に示すように、第１の導電体層７
−１を形成する。第１の導電体層７−１の材料としては
多結晶シリコンがよく用いられる。次に、図１２（ｄ）
に示すように、第１の導電体層７−１を選択的にエッチ
ング除去して容量下部電極７−１を形成し、容量誘電体
膜となる高誘電率膜１２を形成する。次に、図１３
（ａ）に示すように、第２の導電体層７−２を形成し、
選択的にエッチング除去することにより容量上部電極を
形成し、これにより容量下部電極７−１，容量誘電体膜
１２，容量上部電極７−２から容量素子が構成される。
【０００４】次に図１３（ｂ）に示すように、層間絶縁
膜６−３を形成し、これを選択的にエッチング除去して
第２のコンタクト孔１５−２を開孔し、導電体層７−３
を形成し、これをトランジスタのソース，ドレイン領域
５のうちの一方の領域に接続するビット線としてメモリ
セルを構成していた。その際の高誘電率膜１２の形成方
法としては、ＳｒＴｉＯ3 等のスパッタやＴａを陽極酸
化するような方法が行われていた。
膜６−３を形成し、これを選択的にエッチング除去して
第２のコンタクト孔１５−２を開孔し、導電体層７−３
を形成し、これをトランジスタのソース，ドレイン領域
５のうちの一方の領域に接続するビット線としてメモリ
セルを構成していた。その際の高誘電率膜１２の形成方
法としては、ＳｒＴｉＯ3 等のスパッタやＴａを陽極酸
化するような方法が行われていた。
【０００５】
【発明が解決しようとする課題】この従来のメモリセル
の構成では、ＳｉＴｉＯ3 等のスパッタ時やＴａを陽極
酸化する際、容量下部電極となる第１の導電体層７−１
が多結晶シリコン層の場合に、その表面が酸化して誘電
率の低い酸化シリコン膜が形成されてしまうから容量素
子の容量値が小さくなってしまうという欠点を有する。
さらに容量誘電体膜を構成する高誘電率膜１２が全面に
形成されているから、隣接するメモリセルの容量下部電
極７−１，７−１間（図１３（ｂ）のＡ部）にこの高誘
電率膜１２かつ存在しこれにより電極間の寄生容量が増
加し、またゲート電極４に接続するワード線４′と第３
の導電体層７−３によるビット線間（図１２（ｂ）のＢ
部）にも高誘電体膜１２が存在しこれにより両線間の寄
生容量も増加してしまう。
の構成では、ＳｉＴｉＯ3 等のスパッタ時やＴａを陽極
酸化する際、容量下部電極となる第１の導電体層７−１
が多結晶シリコン層の場合に、その表面が酸化して誘電
率の低い酸化シリコン膜が形成されてしまうから容量素
子の容量値が小さくなってしまうという欠点を有する。
さらに容量誘電体膜を構成する高誘電率膜１２が全面に
形成されているから、隣接するメモリセルの容量下部電
極７−１，７−１間（図１３（ｂ）のＡ部）にこの高誘
電率膜１２かつ存在しこれにより電極間の寄生容量が増
加し、またゲート電極４に接続するワード線４′と第３
の導電体層７−３によるビット線間（図１２（ｂ）のＢ
部）にも高誘電体膜１２が存在しこれにより両線間の寄
生容量も増加してしまう。
【０００６】
【課題を解決するための手段】本発明の特徴は、半導体
基板の一主面を覆う絶縁膜と、前記絶縁膜に形成され前
記半導体基板に達するコンタクト孔と、前記絶縁膜上に
形成され前記コンタクト孔を通して前記半導体基板に電
気的に接続する容量下部電極と、前記容量下部電極上に
形成された容量誘電体膜と、前記容量誘電体膜上に形成
された容量上部電極とを有する半導体装置において、前
記容量下部電極はその酸化膜が導電性である高融点金属
膜を有し、前記容量下部電極および前記容量誘電体膜は
実質的に同じ平面形状に形成されてその側面に前記容量
誘電体膜より低い誘電率のサイドウォール絶縁膜が形成
され、前記容量上部電極は前記容量誘電体膜上から前記
サイドウォール絶縁膜上にかけて形成されている半導体
装置にある。ここで高融点金属膜の酸化膜はその抵抗率
が１０-3Ω・ｃｍ以下の低抵抗を有することにより導電
性となることが好ましく、この為には高融点金属膜とし
て、Ｍｏ，Ｔｃ，Ｒｕ，Ｒｈ，Ｗ，Ｒｅ，Ｏｓ，Ｉｒ，
Ｐｔから選ばれた金属の膜であることができる。また前
記高融点金属膜の表面に接し、あるいは、前記高融点金
属膜上のタンタル膜の表面に接し、あるいは、前記高融
点金属膜上のこの金属膜の酸化膜の表面に接して、容量
誘電体膜のタンタル酸化膜を形成することができる。
基板の一主面を覆う絶縁膜と、前記絶縁膜に形成され前
記半導体基板に達するコンタクト孔と、前記絶縁膜上に
形成され前記コンタクト孔を通して前記半導体基板に電
気的に接続する容量下部電極と、前記容量下部電極上に
形成された容量誘電体膜と、前記容量誘電体膜上に形成
された容量上部電極とを有する半導体装置において、前
記容量下部電極はその酸化膜が導電性である高融点金属
膜を有し、前記容量下部電極および前記容量誘電体膜は
実質的に同じ平面形状に形成されてその側面に前記容量
誘電体膜より低い誘電率のサイドウォール絶縁膜が形成
され、前記容量上部電極は前記容量誘電体膜上から前記
サイドウォール絶縁膜上にかけて形成されている半導体
装置にある。ここで高融点金属膜の酸化膜はその抵抗率
が１０-3Ω・ｃｍ以下の低抵抗を有することにより導電
性となることが好ましく、この為には高融点金属膜とし
て、Ｍｏ，Ｔｃ，Ｒｕ，Ｒｈ，Ｗ，Ｒｅ，Ｏｓ，Ｉｒ，
Ｐｔから選ばれた金属の膜であることができる。また前
記高融点金属膜の表面に接し、あるいは、前記高融点金
属膜上のタンタル膜の表面に接し、あるいは、前記高融
点金属膜上のこの金属膜の酸化膜の表面に接して、容量
誘電体膜のタンタル酸化膜を形成することができる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は拡散層、各電極、各配線による構成
のメモリセルを示す概略平面図であり、同図のＣ−Ｃ′
部に相当する断面で各実施例を説明する。又、図２は本
発明の第１の実施例を示す断面図である。尚、図１で容
量上部電極電極７−２の図示を省略しているが、同電極
は図２の巾のまま図１の上下（図面の上下）を延在して
いる。
のメモリセルを示す概略平面図であり、同図のＣ−Ｃ′
部に相当する断面で各実施例を説明する。又、図２は本
発明の第１の実施例を示す断面図である。尚、図１で容
量上部電極電極７−２の図示を省略しているが、同電極
は図２の巾のまま図１の上下（図面の上下）を延在して
いる。
【０００９】Ｐ型シリコン基板１の主面に選択的に形成
されたフィールド絶縁膜２により区画された活性領域上
のゲート絶縁膜３、その上のゲート電極４，Ｎ型拡散層
によるソースおよびドレイン領域５が形成されてメモリ
セルのトランジスタを構成している。メモリセルの容量
素子は、スタックド型の容量素子であり、第１の層間絶
縁膜６−１に設けられた第１のコンタクト孔１５−１内
の第１の導体層７−１を通してソース，ドレイン領域５
のうちの一方の領域に接続する容量下部電極１３，その
上の容量電体膜１０としてのタンタル酸化膜１０および
その上の第２の導体層７−２による容量上部電極７−２
から構成されている。この容量下部電極１３は、この第
１の実施例では高融点金属膜８とその上のタンタル膜９
から構成され、タンタル膜９の表面に容量誘電体膜１０
が接して形成され、容量下部電極１３と容量誘電体膜１
０とは同一の平面形状にパターニング形成され、その側
面にサイドウォール絶縁膜６−２が第２の層間絶縁膜６
−２として形成され、上記容量上部電極７−３は容量誘
電体膜１０から第２の層間絶縁膜６−２上にかけて形成
されている。その上に全体的に第３の層間絶縁膜６−３
が形成され、その上の延在する第３の導電体層７−３か
らなるビット線が第３の層間絶縁膜６−３に設けられた
第２のコンタクト孔１５−２を通してソース，ドレイン
領域５の他方の領域に接続されている。また、フィール
ド絶縁膜２上で第１の層間絶縁膜６−１の下には、ゲー
ト電極４と一体的に形成されてゲート電極４と接続する
ワード線であるゲート電極配線４′が延在している。
されたフィールド絶縁膜２により区画された活性領域上
のゲート絶縁膜３、その上のゲート電極４，Ｎ型拡散層
によるソースおよびドレイン領域５が形成されてメモリ
セルのトランジスタを構成している。メモリセルの容量
素子は、スタックド型の容量素子であり、第１の層間絶
縁膜６−１に設けられた第１のコンタクト孔１５−１内
の第１の導体層７−１を通してソース，ドレイン領域５
のうちの一方の領域に接続する容量下部電極１３，その
上の容量電体膜１０としてのタンタル酸化膜１０および
その上の第２の導体層７−２による容量上部電極７−２
から構成されている。この容量下部電極１３は、この第
１の実施例では高融点金属膜８とその上のタンタル膜９
から構成され、タンタル膜９の表面に容量誘電体膜１０
が接して形成され、容量下部電極１３と容量誘電体膜１
０とは同一の平面形状にパターニング形成され、その側
面にサイドウォール絶縁膜６−２が第２の層間絶縁膜６
−２として形成され、上記容量上部電極７−３は容量誘
電体膜１０から第２の層間絶縁膜６−２上にかけて形成
されている。その上に全体的に第３の層間絶縁膜６−３
が形成され、その上の延在する第３の導電体層７−３か
らなるビット線が第３の層間絶縁膜６−３に設けられた
第２のコンタクト孔１５−２を通してソース，ドレイン
領域５の他方の領域に接続されている。また、フィール
ド絶縁膜２上で第１の層間絶縁膜６−１の下には、ゲー
ト電極４と一体的に形成されてゲート電極４と接続する
ワード線であるゲート電極配線４′が延在している。
【００１０】次に図３，図４を参照して第１の実施例を
製造する方法を工程順に説明する。
製造する方法を工程順に説明する。
【００１１】まず図３（ａ）に示すように、Ｐ型シリコ
ン基板１上に通常の選択酸化法により、基板のフィール
ド領域上にフィールド酸化膜２を形成し、基板の活性領
域上にゲート酸化膜３を形成する。そして、ゲート電極
４をたとえば多結晶シリコンをパターニングすることに
より形成し、ゲート電極４をマスクとして基板と逆電型
（Ｎ型）の不純物を基板にイオン注入することによりト
ランジスタのソースおよびドレイン領域となるＮ型拡散
層５を形成する。次に、図３（ｂ）に示すように、第１
の層間絶縁膜６−１としてたとえばＣＶＤシリコン酸化
膜を積層した後、選択的に除去して複数の第１のコンタ
クト孔１５−１をソース，ドレイン領域５のうちの一方
の領域５上に形成する。次に、図３（ｃ）に示すよう
に、第１の導電体層７−１としてたとえば多結晶シリコ
ン膜を積層する。次に図３（ｄ）に示すように、第１の
導電体層７−１をエッチバックにより第１のコンタクト
孔１５−１に残した後、その酸化物が導電性を持つ高融
点金属膜８としてルテニウム（Ｒｕ）膜を膜厚１００ｎ
ｍ（ナノメータ）に形成し、このルテニウム膜８の上に
タンタル膜９を膜厚１００ｎｍに形成する。
ン基板１上に通常の選択酸化法により、基板のフィール
ド領域上にフィールド酸化膜２を形成し、基板の活性領
域上にゲート酸化膜３を形成する。そして、ゲート電極
４をたとえば多結晶シリコンをパターニングすることに
より形成し、ゲート電極４をマスクとして基板と逆電型
（Ｎ型）の不純物を基板にイオン注入することによりト
ランジスタのソースおよびドレイン領域となるＮ型拡散
層５を形成する。次に、図３（ｂ）に示すように、第１
の層間絶縁膜６−１としてたとえばＣＶＤシリコン酸化
膜を積層した後、選択的に除去して複数の第１のコンタ
クト孔１５−１をソース，ドレイン領域５のうちの一方
の領域５上に形成する。次に、図３（ｃ）に示すよう
に、第１の導電体層７−１としてたとえば多結晶シリコ
ン膜を積層する。次に図３（ｄ）に示すように、第１の
導電体層７−１をエッチバックにより第１のコンタクト
孔１５−１に残した後、その酸化物が導電性を持つ高融
点金属膜８としてルテニウム（Ｒｕ）膜を膜厚１００ｎ
ｍ（ナノメータ）に形成し、このルテニウム膜８の上に
タンタル膜９を膜厚１００ｎｍに形成する。
【００１２】次に図４（ａ）に示すように、Ｏ2 （酸
素）雰囲気中で４５０℃〜６００℃のうちの所定温度で
５分〜１５分間のうちの所定時間でタンタル膜の表面を
酸化してそこに膜厚５０ｎｍのタンタル酸化膜１０を形
成する。そしてこれら膜を同一平面形状にパターニング
することにより、ＤＲＡＭの容量素子の下部電極１３を
ルテニウム膜８とタンタル膜（残存する膜厚のタンタル
膜）９から構成し、これと同一平面形状の容量誘電体膜
をタンタル酸化膜１０から構成する。次に図４（ｂ）に
示すように全面に第２の層間絶縁膜６−２としてＣＶＤ
シリコン酸化膜を膜厚１００ｎｍに成長した後に全面を
エッチバックすることにより、タンタル酸化膜１０のタ
ンタル膜９と高融点金属膜８の側壁にサイドウォール絶
縁膜６−２を残余させる。このサイドウォール絶縁膜は
図に示されるように、フィールド酸化膜２上の隣接する
容量下部電極間ではその間隔を連続的に埋める形状とな
る。
素）雰囲気中で４５０℃〜６００℃のうちの所定温度で
５分〜１５分間のうちの所定時間でタンタル膜の表面を
酸化してそこに膜厚５０ｎｍのタンタル酸化膜１０を形
成する。そしてこれら膜を同一平面形状にパターニング
することにより、ＤＲＡＭの容量素子の下部電極１３を
ルテニウム膜８とタンタル膜（残存する膜厚のタンタル
膜）９から構成し、これと同一平面形状の容量誘電体膜
をタンタル酸化膜１０から構成する。次に図４（ｂ）に
示すように全面に第２の層間絶縁膜６−２としてＣＶＤ
シリコン酸化膜を膜厚１００ｎｍに成長した後に全面を
エッチバックすることにより、タンタル酸化膜１０のタ
ンタル膜９と高融点金属膜８の側壁にサイドウォール絶
縁膜６−２を残余させる。このサイドウォール絶縁膜は
図に示されるように、フィールド酸化膜２上の隣接する
容量下部電極間ではその間隔を連続的に埋める形状とな
る。
【００１３】しかる後、図４（ｃ）に示すように、第２
導電体層７−２として例えば窒化チタン膜を積層し、容
量上部電極となる以外の部分をエッチング除去する。次
に図４（ｄ）で示すように、第３の層間絶縁膜６−３と
してたとえばＣＶＤシリコン酸化膜を積層し、選択的に
除去して複数の第２のコンタクト孔１５−２を形成し、
しかる後第３の導電体層７−３としてたとえばタングス
テンシリサイドを積層し、パターニングすることにより
ソース，ドレイン領域の他方の領域に接続するビット線
７−３を形成して図２に示すＤＲＡＭのメモリセルを構
成する。
導電体層７−２として例えば窒化チタン膜を積層し、容
量上部電極となる以外の部分をエッチング除去する。次
に図４（ｄ）で示すように、第３の層間絶縁膜６−３と
してたとえばＣＶＤシリコン酸化膜を積層し、選択的に
除去して複数の第２のコンタクト孔１５−２を形成し、
しかる後第３の導電体層７−３としてたとえばタングス
テンシリサイドを積層し、パターニングすることにより
ソース，ドレイン領域の他方の領域に接続するビット線
７−３を形成して図２に示すＤＲＡＭのメモリセルを構
成する。
【００１４】図５は図２に示す第１の実施例を製造する
図４（ａ），（ｂ）の工程を変更したものである。すな
わち図４（ａ）では酸化によりタンタル酸化膜１０を形
成し、これをパターニングし、次に図４（ｂ）でこれら
の側面にサイドウォール絶縁膜６−２を形成していた。
しかしながら図５の方法では、図５（ａ）でルテニウム
膜（高融点金属膜）８とタンタル膜９の積層体をパター
ニングし、図５（ｂ）この側面にサイドウォール絶縁膜
６−２を形成し、しかる後に酸化により容量誘電体膜と
なるタンタル酸化膜１０を形成する。その後、容量上部
電極７−２を形成した拡大図を図５（ｃ）に示す。
図４（ａ），（ｂ）の工程を変更したものである。すな
わち図４（ａ）では酸化によりタンタル酸化膜１０を形
成し、これをパターニングし、次に図４（ｂ）でこれら
の側面にサイドウォール絶縁膜６−２を形成していた。
しかしながら図５の方法では、図５（ａ）でルテニウム
膜（高融点金属膜）８とタンタル膜９の積層体をパター
ニングし、図５（ｂ）この側面にサイドウォール絶縁膜
６−２を形成し、しかる後に酸化により容量誘電体膜と
なるタンタル酸化膜１０を形成する。その後、容量上部
電極７−２を形成した拡大図を図５（ｃ）に示す。
【００１５】図４（ａ），（ｂ）の方法は、容量素子の
全上表面にわたって一様の膜厚でタンタル酸化膜１０が
形成されるからその中央部も周辺部も一様なるＭＯＳ容
量特性となる。一方、上部容量電極７−２と下部容量電
極１３（９，８）との間の側面耐圧を得るために、サイ
ドウォール絶縁膜６−２の高さの制御を正確にしてタン
タル酸化膜１０の略全側面をサイドウォール絶縁膜で被
覆する必要がある。
全上表面にわたって一様の膜厚でタンタル酸化膜１０が
形成されるからその中央部も周辺部も一様なるＭＯＳ容
量特性となる。一方、上部容量電極７−２と下部容量電
極１３（９，８）との間の側面耐圧を得るために、サイ
ドウォール絶縁膜６−２の高さの制御を正確にしてタン
タル酸化膜１０の略全側面をサイドウォール絶縁膜で被
覆する必要がある。
【００１６】これに対して図５（ａ），（ｂ）の方法で
は図５（ｃ）に示すように、タンタル膜９の側面の上方
部分にタンタル酸化膜１０が形成されるから、この周辺
では中央部のＭＯＳ容量特性と若干ＭＯＳ容量特性が異
なる。しかしながらサイドウォール絶縁膜６−２の高さ
が若干低くなってタンタル膜９の側面上部が露出しても
後からの酸化処理によりそこにはタンタル酸化膜１０が
形成されるから上部容量電極７−２と下部電極１３
（９，８）との間の側面耐圧は所定の値が得られるとい
う利点がある。
は図５（ｃ）に示すように、タンタル膜９の側面の上方
部分にタンタル酸化膜１０が形成されるから、この周辺
では中央部のＭＯＳ容量特性と若干ＭＯＳ容量特性が異
なる。しかしながらサイドウォール絶縁膜６−２の高さ
が若干低くなってタンタル膜９の側面上部が露出しても
後からの酸化処理によりそこにはタンタル酸化膜１０が
形成されるから上部容量電極７−２と下部電極１３
（９，８）との間の側面耐圧は所定の値が得られるとい
う利点がある。
【００１７】図６は本発明の第２の実施例を製造する一
部の工程を示す断面図である。この図６は第１の実施例
の図４（ａ）に相当する。この第２の実施例はタンタル
膜をその全膜厚にわたって酸化してタンタル酸化膜１０
を容量誘電体膜とに形成しているから、容量下部電極１
３の表面はルテニウム膜（高融点金属膜）８の表面とな
りそこに容量誘電体膜としてのタンタル酸化膜１０が接
して形成している。したがって、その第２の実施例のＤ
ＲＡＭは、第１の実施例を示す図２においてタンタル膜
９を取り去った構成となる。
部の工程を示す断面図である。この図６は第１の実施例
の図４（ａ）に相当する。この第２の実施例はタンタル
膜をその全膜厚にわたって酸化してタンタル酸化膜１０
を容量誘電体膜とに形成しているから、容量下部電極１
３の表面はルテニウム膜（高融点金属膜）８の表面とな
りそこに容量誘電体膜としてのタンタル酸化膜１０が接
して形成している。したがって、その第２の実施例のＤ
ＲＡＭは、第１の実施例を示す図２においてタンタル膜
９を取り去った構成となる。
【００１８】図７は本発明の第３の実施例を製造する一
部の工程を示す断面図である。この図７は第１の実施例
の図４（ａ）に相当する。この第３の実施例ではタンタ
ル膜を全膜厚にわたって酸化してさらにルテニウム膜
（高融点金属膜）８の表面を酸化してルテニウム酸化膜
１１を形成した場合がある。
部の工程を示す断面図である。この図７は第１の実施例
の図４（ａ）に相当する。この第３の実施例ではタンタ
ル膜を全膜厚にわたって酸化してさらにルテニウム膜
（高融点金属膜）８の表面を酸化してルテニウム酸化膜
１１を形成した場合がある。
【００１９】この高融点金属膜８の酸化膜は導電性であ
り、例えばルテニウム酸化膜１１の抵抗率は３０〜１０
０μΩ−ｃｍであるから容量下部電極１３の表面層とな
り、したがってルテニウム酸化膜の形成によって容量素
子の容量値が減少することはない。すなわちこの第３の
実施例においては、タンタル酸化膜１０により容量誘電
膜を構成し、ルテニウム酸化膜１１と残存する膜厚のル
テニウム膜９から容量下部電極１３を構成しており、容
量下部電極１３の表面であるルテニウム酸化膜（高融点
金属の酸化膜）１１の表面に容量誘電体膜１０が接して
形成されることとなる。したがってこの第３の実施例の
ＤＲＡＭは、第１の実施例を示す図２のＤＲＡＭのタン
タル膜９の代りに高融点金属酸化膜１１を用いた容量下
部電極１３となる。
り、例えばルテニウム酸化膜１１の抵抗率は３０〜１０
０μΩ−ｃｍであるから容量下部電極１３の表面層とな
り、したがってルテニウム酸化膜の形成によって容量素
子の容量値が減少することはない。すなわちこの第３の
実施例においては、タンタル酸化膜１０により容量誘電
膜を構成し、ルテニウム酸化膜１１と残存する膜厚のル
テニウム膜９から容量下部電極１３を構成しており、容
量下部電極１３の表面であるルテニウム酸化膜（高融点
金属の酸化膜）１１の表面に容量誘電体膜１０が接して
形成されることとなる。したがってこの第３の実施例の
ＤＲＡＭは、第１の実施例を示す図２のＤＲＡＭのタン
タル膜９の代りに高融点金属酸化膜１１を用いた容量下
部電極１３となる。
【００２０】図８は、図７の第３の実施例の製造方法に
図５の工程を用いた場合にある。
図５の工程を用いた場合にある。
【００２１】すなわち、図８（ａ）の工程で、ルテニウ
ム膜８とタンタル膜９の積層体をパターニングし、次に
図８（ｂ）の工程でサイドウォール絶縁膜６−２を形成
してから酸化により容量誘電体膜となるタンタル酸化膜
１０を形成する。その後、容量上部電極７−２を形成し
た拡大図を図８（ｃ）に示す。図８（ｃ）はタンタル膜
９が全膜厚にわたってタンタル酸化膜１０に変換され、
かつ高融点金属膜（ルテニウム膜）８の全側面が高融点
金属酸化膜であるルテニウム酸化膜１１に変換されて様
子を示している。
ム膜８とタンタル膜９の積層体をパターニングし、次に
図８（ｂ）の工程でサイドウォール絶縁膜６−２を形成
してから酸化により容量誘電体膜となるタンタル酸化膜
１０を形成する。その後、容量上部電極７−２を形成し
た拡大図を図８（ｃ）に示す。図８（ｃ）はタンタル膜
９が全膜厚にわたってタンタル酸化膜１０に変換され、
かつ高融点金属膜（ルテニウム膜）８の全側面が高融点
金属酸化膜であるルテニウム酸化膜１１に変換されて様
子を示している。
【００２２】図９は本発明の第４の実施例による装置の
一部を拡大して示した断面図である。この実施例は図５
と同様の工程で行ったものであるが、各部分の寸法や熱
処理条件により、タンタル膜９の上表面と側面がタンタ
ル酸化膜１０に変換され、かつ高融点金属膜８の側面の
上部のみが導電性の高融点金属膜の酸化膜１１に変換さ
れた場合がある。
一部を拡大して示した断面図である。この実施例は図５
と同様の工程で行ったものであるが、各部分の寸法や熱
処理条件により、タンタル膜９の上表面と側面がタンタ
ル酸化膜１０に変換され、かつ高融点金属膜８の側面の
上部のみが導電性の高融点金属膜の酸化膜１１に変換さ
れた場合がある。
【００２３】したがってこの第４の実施例の容量下部電
極１３は、残存するタンタル膜９と高融点金属膜５と高
融点金属酸化膜１１とから構成される。
極１３は、残存するタンタル膜９と高融点金属膜５と高
融点金属酸化膜１１とから構成される。
【００２４】図１０，図１１は本発明の第５の実施例を
製造する工程を示す断面図である。図１０，図１１にお
いて他の実施例の図と同一もしくは類似の機能の個所は
同じ符号で示してあるので重複する説明は省略する。
製造する工程を示す断面図である。図１０，図１１にお
いて他の実施例の図と同一もしくは類似の機能の個所は
同じ符号で示してあるので重複する説明は省略する。
【００２５】この第５の実施例で他の実施例と異なる個
所は、図１０（ｃ）で形成された多結晶シリコン膜から
なる第１の導電体層７−１をエッチバックせずに、図１
０（ｄ）の工程でその上に高融点金属膜８およびタンタ
ル膜を積層している。
所は、図１０（ｃ）で形成された多結晶シリコン膜から
なる第１の導電体層７−１をエッチバックせずに、図１
０（ｄ）の工程でその上に高融点金属膜８およびタンタ
ル膜を積層している。
【００２６】したがって図１１（ｄ）に示すように、容
量下部電極１３は、多結晶シリコン膜の第１の導電体層
７−１と高融点金属膜８と高融点金属酸化膜１１とから
構成されている。又、図１１（ａ），（ｂ）に示すよう
に、容量誘電体膜のタンタル酸化膜１０は図５，図８と
同様に、サイドウォール絶縁膜６−２を形成した後の熱
処理により形成している。
量下部電極１３は、多結晶シリコン膜の第１の導電体層
７−１と高融点金属膜８と高融点金属酸化膜１１とから
構成されている。又、図１１（ａ），（ｂ）に示すよう
に、容量誘電体膜のタンタル酸化膜１０は図５，図８と
同様に、サイドウォール絶縁膜６−２を形成した後の熱
処理により形成している。
【００２７】
【発明の効果】以上説明したように本発明は、容量誘電
体膜下にその酸化膜が導電性である高融点金属膜を有し
ているので、容量誘電体膜を形成する際の酸化による容
量素子の容量値の低下を防止することができる。また、
容量下部電極と容量誘電体膜の側面に容量誘電体膜より
低い誘電率のサイドウォール絶縁膜が形成されているか
ら各電極に付随する不所望の寄生容量を減少させること
ができる。
体膜下にその酸化膜が導電性である高融点金属膜を有し
ているので、容量誘電体膜を形成する際の酸化による容
量素子の容量値の低下を防止することができる。また、
容量下部電極と容量誘電体膜の側面に容量誘電体膜より
低い誘電率のサイドウォール絶縁膜が形成されているか
ら各電極に付随する不所望の寄生容量を減少させること
ができる。
【図１】本発明は各実施例の概略平面図である。
【図２】本発明の第１の実施例を示す断面図である。
【図３】本発明の第１の実施例を製造する方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図４】図３の続きの製造工程を順に示した断面図であ
る。
る。
【図５】図４の一部の工程を変更した場合を示す断面図
である。
である。
【図６】本発明の第２の実施例を製造する途中工程を示
す断面図である。
す断面図である。
【図７】本発明の第３の実施例を製造する途中工程を示
す断面図である。
す断面図である。
【図８】本発明の第３の実施例を製造する他の方法を示
す断面図である。
す断面図である。
【図９】本発明の第４の実施例の一部を示す断面図であ
る。
る。
【図１０】本発明の第５の実施例を製造する方法の一例
を工程順に示した断面図である。
を工程順に示した断面図である。
【図１１】図１０の続きの製造工程を順に示した断面図
である。
である。
【図１２】従来技術の半導体装置を製造する方法の一例
を工程順に示した断面図である。
を工程順に示した断面図である。
【図１３】図１２の続きの製造工程を順に示した断面図
である。
である。
１ Ｐ型シリコン基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ４′ ワード線（ゲート電極の配線） ５ ソース、ドレイン領域（Ｎ型拡散層） ６−１，６−２，６−３ 層間絶縁膜 ７−１，７−２，７−３ 導電体膜 ８ 高融点金属膜 ９ タンタル膜 １０ 容量誘電体膜 １１ 高融点金属酸化膜 １３ 容量下部電極 １５−１，１５−２ コンタクト孔 １００ メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/04 Ｃ
Claims (7)
- 【請求項１】 半導体基板の一主面を覆う絶縁膜と、前
記絶縁膜に形成され前記半導体基板に達するコンタクト
孔と、前記絶縁膜上に形成され前記コンタクト孔を通し
て前記半導体基板に電気的に接続する容量下部電極と、
前記容量下部電極上に形成された容量誘電体膜と、前記
容量誘電体膜上に形成された容量上部電極とを有する半
導体装置において、前記容量下部電極はその酸化膜が導
電性である高融点金属膜を有し、前記容量下部電極およ
び前記容量誘電体膜の側面に前記容量誘電体膜より低い
誘電率のサイドウォール絶縁膜が形成され、前記容量上
部電極は前記容量誘電体膜上から前記サイドウォール絶
縁膜上にかけて形成されていることを特徴とする半導体
装置。 - 【請求項２】 前記容量下部電極は前記高融点金属とそ
の上のタンタル膜との積層構造になっており、前記容量
誘電体膜は前記タンタル膜の表面に接して形成されてい
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記容量下部電極は前記高融点金属膜と
前記高融点金属膜の酸化膜とを有して形成され、前記容
量誘電体膜は前記高融点金属膜の酸化膜の表面に接して
形成されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】 前記高融点金属膜の酸化膜が前記高融点
金属膜の側面に形成されて前記タンタル膜とともに前記
容量下部電極の一部を構成していることを特徴とする請
求項２に記載の半導体装置。 - 【請求項５】 前記高融点金属膜の酸化膜の抵抗率は１
０-3Ω・ｃｍ以下であることを特徴とする請求項１，請
求項２，請求項３もしくは請求項４に記載の半導体装
置。 - 【請求項６】 前記高融点金属膜は、Ｍｏ，Ｔｃ，Ｒ
ｕ，Ｒｈ，Ｗ，Ｒｅ，Ｏｓ，Ｉｒ，Ｐｔから選ばれた金
属の膜であることを特徴とする請求項１，請求項２，請
求項３もしくは請求項４に記載の半導体装置。 - 【請求項７】 前記容量下部電極は前記コンタクト孔内
に充填された多結晶シリコンを介して前記半導体基板と
電気的に接続していることを特徴とする請求項１，請求
項２，請求項３、請求項４、請求項５もしくは請求項６
に記載の半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000158A JPH0783061B2 (ja) | 1993-01-05 | 1993-01-05 | 半導体装置 |
| KR1019940000060A KR0158004B1 (ko) | 1993-01-05 | 1994-01-04 | 캐패시터를 갖고 있는 반도체 디바이스 |
| US08/450,921 US5486713A (en) | 1993-01-05 | 1995-05-26 | Semiconductor device having a capacitor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000158A JPH0783061B2 (ja) | 1993-01-05 | 1993-01-05 | 半導体装置 |
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ID=11466239
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000158A Expired - Fee Related JPH0783061B2 (ja) | 1993-01-05 | 1993-01-05 | 半導体装置 |
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| JP3981142B2 (ja) * | 1994-01-13 | 2007-09-26 | ローム株式会社 | 強誘電体キャパシタおよびその製造方法 |
| JP3954390B2 (ja) * | 1994-01-13 | 2007-08-08 | ローム株式会社 | 誘電体キャパシタ |
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| US5843830A (en) | 1996-06-26 | 1998-12-01 | Micron Technology, Inc. | Capacitor, and methods for forming a capacitor |
| KR100236531B1 (ko) * | 1996-11-06 | 2000-01-15 | 윤종용 | 박막 커패시터 제조방법 |
| JP3512959B2 (ja) * | 1996-11-14 | 2004-03-31 | 株式会社東芝 | 半導体装置及びその製造方法 |
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| JP2000012804A (ja) * | 1998-06-24 | 2000-01-14 | Matsushita Electron Corp | 半導体記憶装置 |
| TW454330B (en) * | 1999-05-26 | 2001-09-11 | Matsushita Electronics Corp | Semiconductor apparatus and its manufacturing method |
Family Cites Families (9)
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|---|---|---|---|---|
| US4423087A (en) * | 1981-12-28 | 1983-12-27 | International Business Machines Corporation | Thin film capacitor with a dual bottom electrode structure |
| JPS6037766A (ja) * | 1983-08-11 | 1985-02-27 | Nec Corp | 半導体装置 |
| US5189503A (en) * | 1988-03-04 | 1993-02-23 | Kabushiki Kaisha Toshiba | High dielectric capacitor having low current leakage |
| JP2829023B2 (ja) * | 1989-02-28 | 1998-11-25 | 株式会社東芝 | 半導体集積回路用キャパシタ |
| US4982309A (en) * | 1989-07-17 | 1991-01-01 | National Semiconductor Corporation | Electrodes for electrical ceramic oxide devices |
| JP2898686B2 (ja) * | 1990-03-06 | 1999-06-02 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
| JPH0499057A (ja) * | 1990-08-07 | 1992-03-31 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JP3006053B2 (ja) * | 1990-08-07 | 2000-02-07 | セイコーエプソン株式会社 | 半導体装置 |
| JPH04177760A (ja) * | 1990-11-09 | 1992-06-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
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- 1993-01-05 JP JP5000158A patent/JPH0783061B2/ja not_active Expired - Fee Related
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- 1995-05-26 US US08/450,921 patent/US5486713A/en not_active Expired - Fee Related
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| JPH06204431A (ja) | 1994-07-22 |
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