JPH04177760A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH04177760A
JPH04177760A JP2304735A JP30473590A JPH04177760A JP H04177760 A JPH04177760 A JP H04177760A JP 2304735 A JP2304735 A JP 2304735A JP 30473590 A JP30473590 A JP 30473590A JP H04177760 A JPH04177760 A JP H04177760A
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JP2304735A
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Naoto Matsuo
直人 松尾
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、特にダイナミック・ランダム・アクセス・
メモリ（以下ｒＤＲＡＭ１　という。）装置である半導
体記憶装置およびその製造方法に関するものである。
〔従来の技術〕
従来の半導体記憶装置としてダイナミック・ランダム・
アクセス・メモリ（以下ｒＤＲＡＭ」という。）装置が
、例えば特開昭６２−２１９６５９号に示されている。
第１１図は従来の半導体記憶装置の構成を示す断面図で
ある。
第１１図において、１０１はシリコン基板、１０２は素
子分離膜、１０３はゲート酸化膜、１０４はゲート電極
、１０５はドレイン、１０６はソース、１０７は層間分
離膜、１０８はキャパシタ領域を構成する一方の電極す
なわち蓄積電極となる多結晶シリコン膜、１０９はキャ
パシタ領域の他方の電極、１１０はＳｉ３Ｎ４膜、１１
１は誘電体膜であるＴａ２０５膜、１１２はＳｉＯ２膜
、１１３は層間絶縁膜である。
なお、キャパシタルミ域は多結晶シリコン膜１０８゜Ｓ
ｉ３Ｎ４膜１１０　、　Ｔａ２０５膜１１１．電極１０
９から構成される。
このように構成された従来の半導体記憶装置は、ゲート
電極１０４のＯＮおよびＯＦＦにより、キャパシタ領域
に蓄積された電荷かソース１０６．グーｌ−電極１０４
の直下およびドレイン１０５を介して読み出されたり、
また、逆に書き込まれたりする。
〔発明が解決しようとする課題〕
しかしながら、このように構成された従来の半導体記憶
装置では、蓄積電極となる多結晶シリコン膜１０８と誘
電体膜となるＴａ２０５膜Ｉ１１　との界面に膜厚１．
２ｃｎ＋ｎ）〜１．５Ｃｎｍ：］の自然酸化膜（図示せ
ず）か形成される。この自然酸化膜とＴａ２ｅｓ膜１１
１　とは直列に構成されている。
したがって、Ｔ　ａ　２０５膜ＩＩＩの厚みか大きい場
合には、自然酸化膜によるキャパシタ領域への影響は無
視てきる程度であるが、Ｔａ２０５膜Ｉｌｌの厚みか小
さい場合には、自然酸化膜によるキャパシタ領域への影
響は無視てきなくなる。すなわち、見かけ上、Ｔａ２０
５膜ＩＩＩの比誘電率は低下（ｂｕｌｋ　　Ｔａ２０５
膜の比誘電率は約２５であるが、薄膜化すると約１２と
なる。）し、その結果、半導体記憶装置のセル容量か低
下するという問題かあった。
この発明の目的は、」１記問題点に鑑み、蓄積電極と誘
電体膜との界面の自然酸化膜の形成を防止し、誘電体膜
を薄膜化しても、比誘電率が低下することのない半導体
記憶装置を提供することである。
〔課題を解決するための手段〕
請求項（１）記載の半導体記憶装置は、蓄積電極か多結
晶シリコン層とこの多結晶シリコン層上に形成した金属
層または金属シリサイド層との２層からなり、誘電体膜
か五酸化タンタルからなり、プレート電極か金属層また
は金属シリザイ１ぐ層からなり、蓄積電極の一部となる
金属層または金属シリザイｌく層を構成する金属を、そ
の酸化物の生成自由エネルギーか誘電体膜を構成するタ
ンタルの酸化物の生成自由エネルギーより大きな金属と
したことを特徴とする 請求項（２）記載の半導体記憶装置は、蓄積電極か多結
晶シリコン層とこの多結晶シリコン層の全表面を被覆し
た金属層または金属シリサイド層とからなり、誘電体膜
か五酸化タンタルからなり、プレート電極か金属層また
は金属シリサイド層からなり、蓄積電極の一部となる金
属層または金属シリサイド層を構成する金属を、その酸
化物の生成自由エネルギーか誘電体膜を構成するタンタ
ルの酸化物の生成自由エネルギーより大きな金属とした
ことを特徴とする 請求項（３）記載の半導体記憶装置は、蓄積電極か多結
晶シリコン層とこの多結晶シリコン層上に形成した金属
層または金属ノリザント層との２層からなり、誘電体膜
か五酸化タンタルからなり、プレート電極の下層か金属
層または金属シリサイド層であり」二層か多結晶シリコ
ン層であり、蓄積電極の一部となる金属層または金属シ
リサイド層を構成する金属を、その酸化物の生成自由エ
ネルギーが、誘電体膜を構成するタンタルの酸化物の生
成自由エネルギーより大きな金属としたことを特徴とす
る 請求項（４）記載の半導体記憶装置は、蓄積電極か多結
晶シリコン層とこの多結晶シリコン層の全表面を被覆し
た金属層または金属シリサイド層とからなり、誘電体膜
か五酸化タンタルからなり、プレート電極の下層か金属
層または金属シリサイド層てあり上層か多結晶シリコン
層であり、蓄積電極の一部となる金属層または金属シリ
サイド層を構成する金属を、その酸化物の生成自由エネ
ルギーが、誘電体膜を構成するタンタルの酸化物の生成
自由エネルギーより大きな金属としたことを特徴とする 請求項（５）記載の半導体記憶装置は、蓄積電極か金属
層または金属シリサイド層からなり、誘電体膜か五酸化
タンタルからなり、プレート電極の下層が金属層または
金属シリサイド層であり」−層か多結晶シリコン層であ
り、蓄積電極となる金属層または金属シリサイド層を構
成する金属を、その酸化物の生成自由エネルギーが誘電
体膜を構成するタンタルの酸化物の生成自由エネルギー
より大きな金属としたことを特徴とする 請求項（６）記載の半導体記憶装置は、請求項（１）。
（２）、　（３）、　（４）または（５）記載の半導体
記憶装置において、蓄積電極の一部となる金属層または
金属シリサイド層が、Ｗ（タングステン）、Ｍｏ（モリ
ブデン）またはタングステンシリサイド（ＷＳｉ２）。
モリブテンノリサイド　（ＭｏＳｉ　　２　）　　であ
ることを特徴とす請求項（７）記載の半導体記憶装置は
、請求項（１）。
（２）、　（３）、　（４＋または（５）記載の半導体
記憶装置において、　プレート電極となる金属層または
金属シリサイド層かＷ（タングステン）、Δ（０（モリ
ブデン）またはタングステンシリサイド（へ■５１２）
、モリブテンノリサイド（ＭｏＳｉ２）であることを特
徴とする請求項（８）記載の半導体記・旧装置の製造方
法は、次のとおりである。
半導体基板」二にトランジスタ領域を形成する。
このトランジスタ領域に電気的に接続した多結晶シリコ
ン層およびこの多結晶シリコン層上に金属層または金属
シリサイド層を連続して形成する。
リソグラフィおよびトライエッヂンクによりパターン形
状の多結晶シリコン層と金属層または金属シリサイド層
との２層からなる蓄積電極を形成する。この蓄積電極の
表面にＣＶＤ法により五酸化タンタルからなる誘電体膜
を形成する。この誘電体膜上に金属層または金属シリサ
イド層からなるプレート電極を形成する。
請求項（９）記載の半導体記憶装置の製造方法は、次の
とおりである。
半導体基板上にトランジスタ領域を形成する。
このトランジスタ領域に電気的に接続した多結晶シリコ
ン層およびこの多結晶シリコン層上に第１の金属層また
は金属シリサイド層を連続して形成する。リソグラフィ
およびドライエッチンクによりパターン形状の多結晶シ
リコン層と第１の金属層または金属シリサイド層とを形
成する。全面にＣＶＤ法により第２の金属層または金属
シリサイド層を形成することにより、パターン形状の多
結晶シリコンの表面を第１および第２の金属層または金
属シリサイド層で被覆する。パターン形状の多結晶シリ
コン層の表面を被覆した以外の第２の金属層または金属
シリサイド層を除去することにより、パターン形状の多
結晶シリコン層とこの多結晶シリコン層の全表面を被覆
した第１および第２の金属層または金属シリサイド層と
からなる蓄積電極を形成する。この蓄積電極の表面にＣ
ＶＤ法により五酸化タンタルからなる誘電体膜を形成す
る。この誘電体＋＋ｔｙの表面に金属層または金属シリ
サイド層からなるプレート電極を特徴する請求項（１０
）記載の半導体記憶装置の製造方法は、次のとおりであ
る。
半導体基板上にトランジスタ領域を形成する。
このトランジスタ領域に電気的に接続した多結晶シリコ
ン層を形成する。リソグラフィおよびドライエッヂング
によりパターン形状の多結晶シリコン層を形成する。こ
のパターン形状の多結晶シリコン層の表面のみにＣＶ　
Ｄ法により金属層または金属シリサイド層を選択的に形
成することにより、パターン形状の多結晶シリコン層と
この多結晶シリコン層の表面を被覆した金属層または金
属シリサイド層とからなる蓄積電極を形成する。この蓄
積電極の表面にＣＶＤ法により五酸化タンタルからなる
誘電体膜を形成する。この誘電体膜の表面に金属層また
は金属シリサイＩ・層からなるプレート電極を特徴する 請求項（１１）記載の半導体記憶装置の製造方法は、次
のとおりである。
半導体基板上にトランジスタ領域を形成する。
このトランジスタ領域に電気的に接続した多結晶シリコ
ン層およびこの多結晶シリコン層上に金属層または金属
シリサイド層を連続して形成する。
リソグラフィおよびドライエッチンクによりパターン形
状の多結晶シリコン層と金属層または金属シリサイド層
との２層からなる蓄積電極を形成する。この蓄積電極の
表面にＣＶＤ法により五酸化タンタルからなる誘電体膜
を形成する。この誘電体膜の表面に金属層または金属シ
リサイド層を形成し、この金属層または金属シリサイド
の表面に多結晶シリコン層を形成することにより、下層
か金属層または金属シリサイド層からなり上層が多結晶
シリコン層からなるプレート電極をする。
請求項（１２記載の半導体記憶装置の製造方法は、次の
とおりである。
半導体基板上にトランジスタ領域を形成する。
このトランジスタ領域に電気的に接続した多結晶シリコ
ン層およびこの多結晶シリコン層上に第１の金属層また
は金属シリサイド層を連続して形成する。リソグラフィ
およびドライエッチンクによりパターン形状の多結晶シ
リコン層と第１の金属層または金属シリコン層どを形成
する。ＣＶＤ法により全面に第２の金属層または金属シ
リコン層を形成することにより、パターン形状の多結晶
シリコンの表面を第１および第２の金属層または金属シ
リコン層で被覆する。パターン形状の多結晶シリコンの
表面を被覆した以外の第２の金属層または金属シリコン
層を除去することにより、パターン形状の多結晶シリコ
ン層とこの多結晶シリコン層を被覆した第１および第２
の金属層または金属シリサイド層とからなる蓄積電極を
形成する。
この蓄積電極の表面にＣＶＤ法により五酸化タンタルか
らなる誘電体膜を形成する。この誘電体膜の表面に金属
層または金属シリサイド層を形成し、この金属層または
金属シリサイドの表面に多結晶シリコン層を形成するこ
とにより、下層が金属層または金属シリサイド層からな
り上層が多結晶シリコン層からなるプレーｌ−電極をす
る。
請求項０３記載の半導体記憶装置の製造方法は、次のと
おりである。
半導体基板」二にトランジスタ領域を形成する。
このｌ・ランンスタ領域に電気的に接続した多結晶シリ
コン層を形成する。リソクラフィおよびドライエッチン
クによりパターン形状の多結晶シリコン層を形成する。
このパターン形状の多結晶シリコン層の表面のみにＣＶ
Ｄ法により金属層または金属シリサイド層を選択的に形
成することにより、パターン形状の多結晶シリコン層と
この多結晶シリコン層の表面を被覆した金属層または金
属シリザイト層とからなる蓄積電極を形成する。この蓄
積電極の表面にＣＶＤ法により五酸化タンタルからなる
誘電体膜を形成する。この誘電体膜の表面に金属層また
は金属シリサイド層を形成し、この金属層または金属シ
リケイトの表面に多結晶シリコン層を形成することによ
り、下層か金属層または金属シリサイド層からなり上層
が多結晶シリコン層からなるプレート電極をする。
請求項（１４）記載の半導体記憶装置の製造方法は、次
のとおりである。
半導体基板」−に１−ランシスタ領域を形成する。
このトランジスタ領域に電気的に接続した金属層または
金属シリサイド層からなる蓄積電極を形成する。この蓄
積電極の表１１１にＣＶ　Ｄ法により五酸化タンタルか
らなる誘電体膜を形成する。この誘電体膜の表面に金属
層または金属シリサイド層からなるプレート電極を形成
する。
〔作用〕
この発明の構成によれば、蓄積電極を構成する多結晶シ
リコン層と五酸化タンタルからなる誘電体膜との間に、
金属層または金属シリサイｆ’層を有し、この金属層ま
たは金属シリサイド層を構成する金属を、その酸化物の
生成自由エネルギーか誘電体膜を構成するタンタルの酸
化物の生成自由エネルギーより大きな金属とした。した
がって、蓄積電極と五酸化タンタルからなる誘電体膜と
の界面に、従来のような自然酸化膜および金属酸化膜か
形成されることがない。
〔実施例〕
この発明の一実施例の半導体記憶装置を第１図ないし第
５図に基づいて説明する。
第１図はこの発明の第１の実施例の半導体記憶装置の構
成を示す断面図である。
第１図において、１はシリコン基板、２は素子分離膜、
３はゲート絶縁膜、４はゲート電極（ワード線を兼ねる
。）、５はドレイン、６はソースであり、このゲート絶
縁膜３．ゲーＩ・電極４．ドレイン５およびソース６は
トランジスタ領域を構成する。７は層間分離膜、８は多
結晶シリコン層、９ａはタングステン（Ｗ）からなる金
属層を示し、この多結晶シリコン層８および金属層９ａ
は蓄積電極１０ａを構成する。また、１１は誘電体膜、
１２はタングステンシリサイド（ＷＳｉ２）層からなる
プレー１〜電極、１３は層間分離膜、１４は蓄積電極１
０ａの引出し用パッド、１５はビット線（図示せず）の
引出し用パッドであり、この引出し用パッド１４．１５
は多結晶シリコンからなる。７ａは層間膜を示す。
また、多結晶シリコン層８．金属層９ａおよびＴａ２０
５膜１１の各膜厚は、それぞれ、２００Ｃｎｍ）、２０
　（ｎｍ）および１１（ｎｍ：ｌである。
第１図に示すように、蓄積電極１０ａは多結晶シリコン
層８とこの多結晶シリコン層８上に形成した金属層９ａ
との２層からなる。また、プレート電極１２は金属シリ
サイド層であるタングステンシリサイド（ＷＳｉ２）か
らなる。また、蓄積電極］Ｏａとプレート電極１２との
間の誘電体膜１１は、五酸化タンタル（Ｔａ２０．）か
らなる。
このように構成した半導体記憶装置の蓄積電極］Ｏａの
一部となる金属層９ａを構成する金属（タングステン）
は、その酸化物の生成自由エネルギーが誘電体膜１１を
構成するタンタル（Ｔａ）の酸化物の生成自由エネルギ
ーよりも大きい金属である。したかって、蓄積電極１０
ａと誘電体膜１１となる五酸化タンタルとの界面に自然
酸化膜および金属酸化膜か存在することがない。
なお、タングステン（Ｗ）、モリブデン（Ｍｏ）。
タンタル（Ｔａ、）およびＳｉ（シリコン）の各酸化物
の生成自由エネルギー・デルタＧｆは、それぞれ、−１
２／Ｉ、−１１３，−１８６，−２０８（ｋｃａ、ｌ／
ｍｏｌ）である。
このように構成した半導体記憶装置を６４ＭバイトのＤ
ＲＡＭ対応のセル（１，８Ｃμｍ）　２）に適用した場
合、そのセル容ｆｆ−Ｃｓは４３［：ｆＦ）か得られた
。
なお、この第１の実施例では蓄積電極１０ａを構成する
金属層９ａとしてタングステン（Ｗ）を用いたが、ＭＯ
（モリブデン）を用いても良い。
また、タングステンシリサイド（ＷＳｉ２）またはモリ
ブデンシリサイド（ＭＯＳｉ２）の金属シリサイド層を
用いても良い。
また、プレート電極１２として、金属シリサイド層であ
るタングステンシリサイド（ＷＳ　＋　７　）を用いた
が、モリブデンシリサイド（ＭＯＳ　Ｉ　２　）を用い
ても良い。またタングステン（Ｗ　）またはＭＯ（モリ
ブデン）の金属層を用いても良い。
第２図はこの発明の第２の実施例の半導体記憶装置の構
成を示す断面図である。
第２図において、第１図と同符号のものは、第１の実施
例と同様の部分を示し、また、９ｂはタングステン（Ｗ
）からなる金属層、ＩＯｂは蓄積電極を示す。
第２図に示すように、蓄積電極１０ｂは、多結晶シリコ
ン層８とこの多結晶シリコン層８の全表面を被覆した金
属膜９１）とからなる。また、プレート電極１２はタン
グステンシリサイド（ＷＳｉ２）からなる。また、蓄積
電極１０ｂとプレート電極１２との間の誘電体膜１１は
、五酸化タンタル（Ｔａ２０ｉ）からなる。
このように構成した半導体記憶装置の蓄積電極１０１〕
の一部となる金属層９ｂを構成する金属（タングステン
）は、その酸化物の生成自由エネルギーか誘電体膜１１
を構成するタンタル（Ｔａ）の酸化物の生成自由エネル
ギーよりも大きい金属である。したかって、蓄積電極１
０ｂと誘電体膜１１となる五酸化タンタルとの界面に自
然酸化膜および金属酸化膜か存在することかない。
このように構成した半導体記憶装置を６４Ｎ４バイ）・
のＤＲＡＭ対応のセル（１，８Ｃμｍ）　２）に適用し
た場合、そのセル容量Ｃ８はｆ３４１：ｆＦ）か得られ
た。
なお、この第２の実施例では蓄積電極１０ｂの一部とな
る金属膜９ｂとしてタングステン（Ｗ）を用いたが、Ｍ
Ｏ（モリブデン）を用いても良い。
また、タングステンシリサイド（ＷＳｉ、）またはモリ
ブデンシリサイド（ＭＯＳｉ２）の金属シリサイド層を
用いても良い。
第３図はこの発明の第３の実施例の半導体記憶装置の構
成を示す断面図である。
第３図において、第１図と同符号のものは、第１の実施
例と同様の部分を示し、また、１６はタングステンシリ
サイｔ”　（ＷＳ　ｉ□）層、１７は多結晶シリコン層
、１８はプレート電極を示す。
第３図に示すように、蓄積電極］Ｏａは、第１の実施例
と同様に、多結晶シリコン層８とこの多結晶シリコン層
８上に形成した金属層９ａとの２層からなり、また、プ
レート電極１８は、下層のタングステンシリサイド（Ｗ
Ｓｉ２）層１６と」二層の多結晶シリコン層１７とから
なる。また、蓄積電極１０ａとブレーｌ−電極１８との
間の誘電体膜１１は、五酸化タンタル＜ｒａｔ　Ｏ５）
からなる。
このように構成した半導体記憶装置の蓄積電極］Ｏａの
一部となる金属層９ａを構成する金属（タングステン）
は、その酸化物の生成自由エネルギーか誘電体膜ＩＩを
構成するタンタル（Ｔａ）の酸化物の生成自由エネルギ
ーよりも大きい金属である。したかって、蓄積電極１０
ａと誘電体膜１１となる五酸化タンタルとの界面に自然
酸化膜および金属酸化膜か存在することかない。
このように構成した半導体記憶装置を６４ＭバイトのＤ
　Ｒ，Ａ、　Ｍ対応のセル（１，８［：μｍ）　２）に
適用した場合、そのセル容量Ｃｓは第１の実施例と同様
の４３（ｆＦ）か得られた。
なお、この第３の実施例では蓄積電極１０ａを構成する
金属膜９ａとしてタングステン（Ｗ）を用いたが、ＭＯ
（モリブデン）を用いても良い。
また、タングステンシリサイド（ＷＳ　ｌ　２　）また
はモリブデンシリサイｌ”　（ＭＯ３ｉ　２　）の金属
シリサイド層を用いても良い。また、プレート電極１８
の下層としてタングステンシリサイド（ＷＳｉ２）層１
６を用いたが、モリブデンシリサイド（ＭＯＳｉ２）を
用いても良い。また、タングステン（Ｗ）またはＭＯ（
モリブデン）の金属膜を用いても良い。
第４図はこの発明の第４の実施例の半導体記憶装置の構
成を示す断面図である。
第４図において、第１図と同符号のものは、第１の実施
例と同様の部分を示し、また、９ｂはタングステン（Ｗ
）からなる金属膜、１０ｂは蓄積電極、１６はタングス
テンシリサイド（ＷＳｉ、）層、１７は多結晶シリコン
層、１８はプレート電極を示す。
第４図に示すように、蓄積電極ｆｏｂは多結晶シリコン
層８とこの多結晶シリコン層８の全表面を被覆した金属
膜９１）との２層からなる。また、プレート電極１８は
、下層のタングステンシリサイド（ＷＳｉ２）層１６と
上層の多結晶シリコン層１７とからなる。また、蓄積電
極１０ａとプレート電極１８との間の誘電体膜１１は、
五酸化タンタル（Ｔａ、０５）からなる。
このように構成した半導体記憶装置の蓄積電極１０ｂの
一部となる金属層９ｂを構成する金属（タングステン）
は、その酸化物の生成自由エネルギーか誘電体膜１１を
構成するタンタル（Ｔａ）の酸化物の生成自由エネルギ
ーよりも大きい金属である。したかって、蓄積電極１０
ｂと誘電体膜１１となる五酸化タンタルとの界面に自然
酸化膜および金属酸化膜か存在することかない。
このように構成した半導体記憶装置を６４Ｎ４バイトの
ＤＲＡＭ対応のセル（１，８Ｃμｍ）　２）に適用した
場合、そのセル容量Ｃｓは第２の実施例と同様の６４（
ｆＦ）か得られた。
なお、この第４の実施例では蓄積電極１．Ｏｂを構成す
る金属膜９ｂとしてタングステン（Ｗ）を用いたが、Ｍ
Ｏ（モリブデン）を用いても良い。
また、タングステンシリサイド（ＷＳ　ｌ　２　）また
はモリブデンシリサイｌ”　（ＭＯ３ｉ　２　）の金属
シリサイド層を用いても良い。
また、プレート電極１８の下層としてタングステンシリ
サイド（ＷＳｉ２）層１６を用いたが、モリブデンシリ
サイド（ＭＯＳｉ２）を用いても良い。また、タングス
テン（Ｗ）またはＭＯ（モリブデン）の金属層を用いて
も良い。
第５図はこの発明の第５の実施例の半導体記憶装置の構
成を示す断面図である。
第５図において、第１図と同符号のものは、第１の実施
例と同様の部分を示し、また、１０ｃは蓄積電極、１６
はタングステンシリサイド（ＷＳ１□）層、１７は多結
晶シリコン層、１８はプレート電極を示す。
第５図に示すように、蓄積電極１０ｃを構成する金属層
はタングステン（Ｗ）からなる。また、プレート電極１
８は、下層のタングステンシリサイド（ＷＳｉ２）層１
６と上層の多結晶シリコン層１７とからなる。また、蓄
積電極１０ｃとプレー　１−電極１８との間の誘電体膜
１１は、五酸化タンタル（Ｔａ２０５）からなる。なお
、蓄積電極１０Ｃの膜厚は２００（ｎｍ）である。
このように構成した半導体記憶装置の蓄積電極１０Ｃと
なる金属層を構成する金属は、その酸化物の生成自由エ
ネルギーが、誘電体膜１１を構成するタンタルの酸化物
生成自由エネルギーよりも太きいものである。
このように構成した半導体記憶装置を６４Ｍ／＼イトの
ＤＲＡＭ対応のセル（１，８Ｃμｍ）　２）に適用した
場合、そのセル容量Ｃｓは第２の実施例と同様の６４（
ｆＦ）か得られた。
なお、この第５の実施例では蓄積電極１０ｃとしてタン
グステン（Ｗ）を用いたが、ＭＯ（モリブデン）を用い
ても良い。また、タングステンシリサイド（ＷＳ　ｉ　
２　）またはモリブデンシリサイド（ＭＯ３ｉ□）の金
属シリサイド層を用いても良い。また、プレート電極１
８の下層としてタングステンシリサイド（ＷＳｉ２）層
１６を用いたが、モリブデンシリサイド（ＭＯＳｉ２）
を用いても良い。また、タングステン（Ｗ）またはＭＯ
（モリブデン）の金属膜を用いても良い。
以」−１上述第１〜第５の実施例の半導体記憶装置にお
いて、蓄積電極１０ａ、１０ｂの一部となる金属層９ａ
、９ｂを構成する金属および蓄積電極］Ｏｃを構成する
金属は、その酸化物の生成自由エネルギーか誘電体膜１
１を構成するタンタル（Ｔａ）の酸化物の生成自由エネ
ルギーよりも大きい金属である。したかって、蓄積電極
１０ａ。
１０ｂの一部となる金属層９ａ、９ｂと誘電体膜１１と
なる五酸化タンタルとの界面に金属酸化膜か存在するこ
とかなく、また、多結晶シリコン層８と金属層９ａとの
自然酸化膜か存在することもない。その結果、誘電体膜
Ｉ＋を薄膜化しても、比誘電率か低下することかない。
次に、この発明の一実施例の半導体記憶装置の製造方法
を第６図（ａ）〜（ｅ）ないし第１０図（ａ）〜（ｄ）
に基ついて説明する。
第６図（ａ、ｊ〜（ｅ）はこの発明の第１の実施例の半
導体記憶装置の製造方法を示す工程順断面図である。
第６図（ａ）に示すように、半導体基板１上に素子分離
膜２を形成し、ケート酸化膜３．ケート電極（ワード線
を兼ねる。）４．ドレイン５およびソース６からなるト
ランジスタ領域を形成し、層間分離膜７の形成後、ドレ
イン５１−にビット線（図示せず）の引出し用パット１
凱　ソース６−ヒに蓄積電極（図示せず）の引き出し用
多結晶シリコンパッド１４．および全面に層間膜７ａを
形成する。
層間膜７ａはＢＰＳＧ膜またはＰＳＧ膜であり、蒸着後
、温度９００Ｃ°Ｃ）て３０分間の熱処理を施し表面を
平坦化する。そして、蓄積電極の引出し用パット１４上
の層間膜７ａにコンタクト穴］９を形成する。
次に、第６図（ｂ）に示すように、コンタクト穴１９を
含む全面に多結晶シリコン層８′を蒸着し、さらにこの
多結晶シリコン層８″」二にタングステン層９ａ’　を
蒸着する。
次に、第６図（Ｃ）に示すように、リソグラフィおよび
ドライエツチングにより、パターン形状の多結晶シリコ
ン層８およびタングステン層９ａからなる蓄積電極１０
ａを形成する。そして、全面に誘電体膜１１として五酸
化タンタル（Ｔ　ａ　２０５）膜を蒸着する。この誘電
体膜１１となる五酸化夕ンタルの蒸着は、Ｌ　Ｐ　ＣＶ
　Ｄ　（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ
　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、Ｔａ
（○Ｃ、，１（５）ｓを原料として、温度４５０　じＣ
〕にて行い、さらに蒸着後、オゾンアニール処理および
連続してＤｒｙの０２中において、９００　じＣ〕のア
ニールを施す。
なお、誘電体膜１１となる五酸化タンタル膜の原料は、
Ｔａ（○Ｃ２Ｈ３）、に限らず、例えばＴａＣ＋ｈても
良い。
次に、第６図（ｄ）に示すように、全面にタングステン
シリサイド（ＷＳｉ２）を蒸着させることにより、プレ
ート電極１２を形成する。
そして、第６図（ｅ）に示すように、プレート電極１２
上に層間分離膜１３．金属配線（図示せず）およびパッ
シベーション膜（図示せず）を形成する。なお、この第
６図（ｅ）は第１図と同様のものである。
第７図（ａ）〜（（１）はこの発明の第２の実施例の半
導体記憶装置の製造方法を示す工程順断面図である。
第７図（ａ）に示すように、第１の実施例と同様にして
、半導体基板１上に素子分離膜２と、ケート酸化膜３．
ゲート電極４．トレイン５およびソース６からなるトラ
ンンスタ領域と、層間分離膜７と、ヒラＩ・線（図示せ
ず）の引出し用パット１５と、蓄積電極（図示せず）の
引き出し用多結晶シリコンパッド１４と、層間膜７ａと
、コンタクト穴１９とを形成する。
そして、引出し用多結晶シリコンパッド１４」二および
層間膜７ａ上に多結晶シリコンを蒸着し、リソグラフィ
およびドライエツチングによりパターン形状の多結晶シ
リコン層８を形成する。
次に、第７図（１つ）に示すように、多結晶シリコン　
　□層８の表面のみに、選択ＣＶＤ法によりタングステ
ン（Ｗ）からなる金属層９ｂを形成する。
次に、第７図（Ｃ）に示すように、金属層９ｂの表面に
、ＣＶＤ法により五酸化タンタル（Ｔａ２０５）からな
る誘電体膜１１を形成し、この誘電体膜１１上にタング
ステンシリサイド（ＷＳｉ２）を蒸着することによりプ
レー１〜電極１２を形成する。
そして、第７図（（１）に示すように、プレート電極１
２上に層間分離膜１３．金属配線（図示せず）およびパ
ッシベーション膜（図示せず）を形成する。
第８図（ａ）〜（Ｃ１）はこの発明の第３の実施例の半
導体記憶装置の製造方法を示す工程順断面図である。
第８図（ａ）に示すように、第１の実施例と同様にして
、半導体基板１上に素子分離膜２と、ゲート酸化膜３．
ケート電極４．ドレイン５およびソース６からなるトラ
ンジスタ領域と、層間分離膜７と、ピッ）・線（図示せ
ず）の引出し用パット１５と、蓄積電極（図示せず）の
引き出し用多結晶シリコンパット１４と、層間膜７ａと
、コンタクト穴１９とを形成する。
次に、第８図（ｂ）に示すように、コンタクト穴１９を
含む全面に多結晶シリコンを蒸着し、さらにこの多結晶
シリコン上にタングステンを蒸着し、リソグラフィおよ
びドライエッチンクにより、パターン形状の多結晶シリ
コン層８および金属層９ａからなる蓄積電極１０ａを形
成する。
次に、第８図（Ｃｌに示すように、蓄積電極１０ａ」二
および層間膜７ａ上に、ＣＶＤ法により五酸化タンタル
（Ｔ　ａ　２０５）からなる誘電体膜１１を形成し、さ
らに誘電体膜１１上にプレート電極の下層となるタンク
ステンシリサイ１〜層１６を形成する。
ぞして、第８図（（１）に示すように、タングステンシ
リサイド層１６」二にプレート電極１８の上層となる多
結晶シリコン層１７を形成する。その後、ブレート電極
１８上に層間分離膜１３．金属配線（図示せず）および
パッシベーション膜（図示せず）を形成する。
第９図（ａ、）〜（ｄ）はこの発明の第４の実施例の半
導体記憶装置の製造方法を示す工程順断面図である。
第９図（ａ）に示すように、第１の実施例と同様にして
、半導体基板１」二に素子分離膜２と、ゲート酸化膜３
．ケート電極４．ドレイン５およびソース６からなるト
ランジスタ領域と、層間分離膜７と、ビット線（図示せ
ず）の引出し用パラ１〜１５と、蓄積電極（図示せず）
の引き出し用多結晶シリコンパッ１〜１４と、層間膜７
ａと、コンタク１〜穴１９とを形成する。
そして、コンタクト穴１９を含む全面に多結晶シリコン
を蒸着し、さらにこの多結晶シリコン上にタングステン
を蒸着し、リックラフイエ程およびドライエッチンクに
より、多結晶シリコン層８およびタングステン層９ｃを
形成した後、さらに全表面にＣＶＤ法によりタングステ
ンを蒸着することにより、金属層２０を形成する。
次に、第９図（ｂ）に示すように、タングステン層２０
にドライエッチングを施すことにより、多結晶シリコン
層８およびタングステン層９ｃの表面のみにタングステ
ン層２０を残置させ、他の領域のタングステン層２０を
除去する。これにより、多結晶シリコン層８とこの多結
晶シリコン層８の全表面を被覆したタングステン層９１
）とからなる蓄積電極１．Ｏｂを形成する。
次に、第９図（Ｃ）に示すように、蓄積電極１０１〕の
タングステン層９ｂ上および層間膜７ａ上にＴａ２０５
膜からなる誘電体膜１１を形成し、さらに誘電体膜１１
」二にプレート電極の下層となるタンクステンシリサイ
ト層１６を形成する。
そして、第９図（（１）に示すように、タングステンシ
リサイド層１６」二にプレート電極１８の」二層となる
多結晶シリコン層１７を形成する。その後、プレート電
極１８」−に層間分離膜１３．金属配線（図示せず）お
よびパッジへ−ション膜（図示せず）を形成する。
第１０図（ａ）〜（ｄ）はこの発明の第５の実施例の半
導体記憶装置の製造方法を示す工程順断面図である。
第１０図（ａ）に示すように、第１の実施例と同様にし
て、半導体基板１上に素子分離膜２と、ケート酸化膜３
．ゲート電極４．ｌ・レイン５およびソース６からなる
！・ランシスタ領域と、層間分離膜７と、ヒラＩ・線（
図示せず）の引出し用パッド１５と、蓄積電極（図示せ
ず）の引き出し用多結晶シリコンパッド１４と、層間膜
７ａと、コンタクＩ・穴１９とを形成する。
次に、第１０図（１））に示すように、コンタクト穴１
９を含む全表面に、プランケラＩ−ＣＶ　Ｄ法により膜
厚２ｏｏｃｎｍ）のタングステン２１を蒸着させる。
次に、第１０図（Ｃ）に示すように、リソグラフィおよ
びドライエツチングにより、タングステン２１をパター
ン形状とすることにより蓄積電極１０ｃを形成する。
そして、第１０図（ｄ）に示すように、第３および第４
の実施例と同様にして、誘電体膜１１．下層がタングス
テンシリサイド層１６および上層か多結晶シリコン層１
７からなるプレート電極１８゜層間分離膜１３．金属配
線（図示せず）およびパッシベーション膜（図示せず）
を形成する。
なお、第７図に示す第２の実施例の半導体記憶装置の製
造方法における蓄積電極１０ｂは、第９図（ａ）および
（ｂ）に示す工程と同様にして形成しても良い。また、
第９図に示す第４の実施例の半導体記憶装置の製造方法
における蓄積電極１０ｂは、第７図（ａ）および（ｂ）
に示す工程と同様して形成しても良い。
〔発明の効果〕
この発明の半導体記憶装置によれば、蓄積電極を構成す
る多結晶シリコン層と五酸化タンタルからなる誘電体膜
との間に、金属層または金属シリサイド層を有し、この
金属層または金属シリサイド層を構成する金属を、ぞの
酸化物の生成自由エネルギーが誘電体膜を構成するタン
タルの酸化物の生成自由エネルギーより大きな金属とし
た。したがって、蓄積電極と五酸化タンタルからなる誘
電体膜との界面に、従来のような自然酸化膜および金属
酸化膜か形成されることかない。
その結果、五酸化タンタルからなる誘電体膜を薄膜化し
ても、蓄積電極、誘電体膜およびプレート電極からなる
キャパシタの比誘電率は低下することなく、このキャパ
シタをプレーナ型にすることか可能になり、その実用的
効果は大きい。
【図面の簡単な説明】
第１図はこの発明の第１の実施例の半導体記憶装置の構
成を示す断面図、第２図はこの発明の第２の実施例の半
導体記憶装置の構成を示す断面図、第３図はこの発明の
第３の実施例の半導体記憶装置の構成を示す断面図、第
４図はこの発明の第４の実施例の半導体記憶装置の構成
を示す断面図、第５図はこの発明の第５の実施例の半導
体記憶装置の構成を示す断面図、第６図（ａ）〜（ｅ）
はこの発明の第１の実施例の半導体記憶装置の製造方法
を示す工程順断面図、第７図（ａ）〜（ｄ）はこの発明
の第２の実施例の半導体記憶装置の製造方法を示す工程
順断面図、第８図（ａ）〜（ｄ）はこの発明の第３の実
施例の半導体記憶装置の製造方法を示す工程順断面図、
第９図（ａ）〜（ｄ）はこの発明の第４の実施例の半導
体記憶装置の製造方法を示す工程順断面図、第１０図（
ａ）〜（ｄ）はこの発明の第５の実施例の半導体記憶装
置の製造方法を示す工程順断面図、第１１図は従来の半
導体記憶装置の構成を示す断面図である。 訃・多結晶シリコン層、９ａ、９ｂ・・・金属層、１０
ａ、ＩＯｂ、１０ｃ＝−蓄積電極、ＩＩ・・・誘電体膜
、１２．１８・・プレート電極 Ｃつ　　−で　　・り一 一　−メ　−トぐへのゝ− 二　二　　認　Ｌｎ　　、　　、ｊ−ｍ−（つ 乙８ゝ１ゝ−□） ｉ　　　　　　田 兇−■ＣＯトＬ！Ｊ２り−のヘ　− ＬＸ　　　ＬＸ　　　　−＋ｊ　　Ｎ　　（、Ｏ弓　　
ゞくへ■ −〇　　　　　（１） ＼−雫一−７ 弓 巴　　Ｏ −Ｕ

Claims (14)

    【特許請求の範囲】
  1. （１）半導体基板上に、トランジスタ領域と、このトラ
    ンジスタ領域に電気的に接続した蓄積電極と、この蓄積
    電極上に形成した誘電体膜と、この誘電体膜上に形成し
    たプレート電極とを備えた半導体記憶装置であって、 前記蓄積電極が多結晶シリコン層とこの多結晶シリコン
    層上に形成した金属層または金属シリサイド層との２層
    からなり、前記誘電体膜が五酸化タンタルからなり、前
    記プレート電極が金属層または金属シリサイド層からな
    り、前記蓄積電極の一部となる前記金属層または金属シ
    リサイド層を構成する金属を、その酸化物の生成自由エ
    ネルギーが前記誘電体膜を構成するタンタルの酸化物の
    生成自由エネルギーより大きな金属としたことを特徴と
    する半導体記憶装置。
  2. （２）半導体基板上に、トランジスタ領域と、このトラ
    ンジスタ領域に電気的に接続した蓄積電極と、この蓄積
    電極上に形成した誘電体膜と、この誘電体膜上に形成し
    たプレート電極とを備えた半導体記憶装置であって、 前記蓄積電極が多結晶シリコン層とこの多結晶シリコン
    層の全表面を被覆した金属層または金属シリサイド層と
    からなり、前記誘電体膜が五酸化タンタルからなり、前
    記プレート電極が金属層または金属シリサイド層からな
    り、前記蓄積電極の一部となる前記金属層または金属シ
    リサイド層を構成する金属を、その酸化物の生成自由エ
    ネルギーが前記誘電体膜を構成するタンタルの酸化物の
    生成自由エネルギーより大きな金属としたことを特徴と
    する半導体記憶装置。
  3. （３）半導体基板上に、トランジスタ領域と、このトラ
    ンジスタ領域に電気的に接続した蓄積電極と、この蓄積
    電極上に形成した誘電体膜と、この誘電体膜上に形成し
    たプレート電極とを備えた半導体記憶装置であって、 前記蓄積電極が多結晶シリコン層とこの多結晶シリコン
    層上に形成した金属層または金属シリサイド層との２層
    からなり、前記誘電体膜が五酸化タンタルからなり、前
    記プレート電極の下層が金属層または金属シリサイド層
    であり上層が多結晶シリコン層であり、前記蓄積電極の
    一部となる前記金属層または金属シリサイド層を構成す
    る金属を、その酸化物の生成自由エネルギーが、前記誘
    電体膜を構成するタンタルの酸化物の生成自由エネルギ
    ーより大きな金属としたことを特徴とする半導体記憶装
    置。
  4. （４）半導体基板上に、トランジスタ領域と、このトラ
    ンジスタ領域に電気的に接続した蓄積電極と、この蓄積
    電極上に形成した誘電体膜と、この誘電体膜上に形成し
    たプレート電極とを備えた半導体記憶装置であって、 前記蓄積電極が多結晶シリコン層とこの多結晶シリコン
    層の全表面を被覆した金属層または金属シリサイド層と
    からなり、前記誘電体膜が五酸化タンタルからなり、前
    記プレート電極の下層が金属層または金属シリサイド層
    であり上層が多結晶シリコン層であり、前記蓄積電極の
    一部となる前記金属層または金属シリサイド層を構成す
    る金属を、その酸化物の生成自由エネルギーが、前記誘
    電体膜を構成するタンタルの酸化物の生成自由エネルギ
    ーより大きな金属としたことを特徴とする半導体記憶装
    置。
  5. （５）半導体基板上に、トランジスタ領域と、このトラ
    ンジスタ領域に電気的に接続した蓄積電極と、この蓄積
    電極上に形成した誘電体膜と、この誘電体膜上に形成し
    たプレート電極とを備えた半導体記憶装置であって、 前記蓄積電極が金属層または金属シリサイド層からなり
    、前記誘電体膜が五酸化タンタルからなり、前記プレー
    ト電極の下層が金属層または金属シリサイド層であり上
    層が多結晶シリコン層であり、前記蓄積電極となる前記
    金属層または金属シリサイド層を構成する金属を、その
    酸化物の生成自由エネルギーが前記誘電体膜を構成する
    タンタルの酸化物の生成自由エネルギーより大きな金属
    としたことを特徴とする半導体記憶装置。
  6. （６）前記蓄積電極の一部となる前記金属層または金属
    シリサイド層が、Ｗ（タングステン）、Ｍｏ（モリブデ
    ン）またはタングステンシリサイド（ＷＳｉ＿２）、モ
    リブデンシリサイド（ＭｏＳｉ＿２）であることを特徴
    とする請求項（１）、（２）、（３）、（４）または（
    ５）記載の半導体記憶装置。
  7. （７）前記プレート電極となる金属層または金属シリサ
    イド層がＷ（タングステン）、Ｍｏ（モリブデン）また
    はタングステンシリサイド（ＷＳｉ＿２）、モリブデン
    シリサイド（ＭｏＳｉ＿２）であることを特徴とする請
    求項（１）、（２）、（３）、（４）または（５）記載
    の半導体記憶装置。
  8. （８）半導体基板上にトランジスタ領域を形成する工程
    と、 このトランジスタ領域に電気的に接続した多結晶シリコ
    ン層およびこの多結晶シリコン層上に金属層または金属
    シリサイド層を連続して形成する工程と、 リソグラフィおよびドライエッチングによりパターン形
    状の前記多結晶シリコン層と前記金属層または金属シリ
    サイド層との２層からなる蓄積電極を形成する工程と、 この蓄積電極の表面にＣＶＤ法により五酸化タンタルか
    らなる誘電体膜を形成する工程と、この誘電体膜上に金
    属層または金属シリサイド層からなるプレート電極を形
    成する工程とを含む請求項（１）記載の半導体記憶装置
    の製造方法。
  9. （９）半導体基板上にトランジスタ領域を形成する工程
    と、 このトランジスタ領域に電気的に接続した多結晶シリコ
    ン層およびこの多結晶シリコン層上に第１の金属層また
    は金属シリサイド層を連続して形成する工程と、 リソグラフィおよびドライエッチングによりパターン形
    状の前記多結晶シリコン層と前記第１の金属層または金
    属シリサイド層とを形成する工程と、 全面にＣＶＤ法により第２の金属層または金属シリサイ
    ド層を形成することにより、前記パターン形状の多結晶
    シリコンの表面を第１および第２の金属層または金属シ
    リサイド層で被覆する工程と、 前記パターン形状の多結晶シリコン層の表面を被覆した
    以外の前記第２の金属層または金属シリサイド層を除去
    することにより、前記パターン形状の多結晶シリコン層
    とこの多結晶シリコン層の全表面を被覆した第１および
    第２の金属層または金属シリサイド層とからなる蓄積電
    極を形成する工程と、 この蓄積電極の表面にＣＶＤ法により五酸化タンタルか
    らなる誘電体膜を形成する工程と、この誘電体膜の表面
    に金属層または金属シリサイド層からなるプレート電極
    を形成する工程とを含む請求項（２）記載の半導体記憶
    装置の製造方法。
  10. （１０）半導体基板上にトランジスタ領域を形成する工
    程と、 このトランジスタ領域に電気的に接続した多結晶シリコ
    ン層を形成する工程と、 リソグラフィおよびドライエッチングによりパターン形
    状の前記多結晶シリコン層を形成する工程と、 このパターン形状の多結晶シリコン層の表面のみにＣＶ
    Ｄ法により金属層または金属シリサイド層を選択的に形
    成することにより、前記パターン形状の多結晶シリコン
    層とこの多結晶シリコン層の表面を被覆した前記金属層
    または金属シリサイド層とからなる蓄積電極を形成する
    工程と、この蓄積電極の表面にＣＶＤ法により五酸化タ
    ンタルからなる誘電体膜を形成する工程と、この誘電体
    膜の表面に金属層または金属シリサイド層からなるプレ
    ート電極を形成する工程とを含む請求項（２）記載の半
    導体記憶装置の製造方法。
  11. （１１）半導体基板上にトランジスタ領域を形成する工
    程と、 このトランジスタ領域に電気的に接続した多結晶シリコ
    ン層およびこの多結晶シリコン層上に金属層または金属
    シリサイド層を連続して形成する工程と、 リソグラフィおよびドライエッチングによりパターン形
    状の前記多結晶シリコン層と前記金属層または金属シリ
    サイド層との２層からなる蓄積電極を形成する工程と、 この蓄積電極の表面にＣＶＤ法により五酸化タンタルか
    らなる誘電体膜を形成する工程と、この誘電体膜の表面
    に金属層または金属シリサイド層を形成し、この金属層
    または金属シリサイドの表面に多結晶シリコン層を形成
    することにより、下層が金属層または金属シリサイド層
    からなり上層が多結晶シリコン層からなるプレート電極
    をする工程とを含む請求項（３）記載の半導体記憶装置
    の製造方法。
  12. （１２）半導体基板上にトランジスタ領域を形成する工
    程と、 このトランジスタ領域に電気的に接続した多結晶シリコ
    ン層およびこの多結晶シリコン層上に第１の金属層また
    は金属シリサイド層を連続して形成する工程と、 リソグラフィおよびドライエッチングによりパターン形
    状の前記多結晶シリコン層と前記第１の金属層または金
    属シリコン層とを形成する工程と、ＣＶＤ法により全面
    に第２の金属層または金属シリコン層を形成することに
    より、前記パターン形状の多結晶シリコンの表面を第１
    および第２の金属層または金属シリコン層で被覆する工
    程と、前記パターン形状の多結晶シリコンの表面を被覆
    した以外の前記第２の金属層または金属シリコン層を除
    去することにより、前記パターン形状の多結晶シリコン
    層とこの多結晶シリコン層を被覆した第１および第２の
    金属層または金属シリサイド層とからなる蓄積電極を形
    成する工程と、この蓄積電極の表面にＣＶＤ法により五
    酸化タンタルからなる誘電体膜を形成する工程と、この
    誘電体膜の表面に金属層または金属シリサイド層を形成
    し、この金属層または金属シリサイドの表面に多結晶シ
    リコン層を形成することにより、下層が金属層または金
    属シリサイド層からなり上層が多結晶シリコン層からな
    るプレート電極をする工程とを含む請求項（４）記載の
    半導体記憶装置の製造方法。
  13. （１３）半導体基板上にトランジスタ領域を形成する工
    程と、 このトランジスタ領域に電気的に接続した多結晶シリコ
    ン層を形成する工程と、 リソグラフィおよびドライエッチングによりパターン形
    状の前記多結晶シリコン層を形成する工程と、 このパターン形状の多結晶シリコン層の表面のみにＣＶ
    Ｄ法により金属層または金属シリサイド層を選択的に形
    成することにより、前記パターン形状の多結晶シリコン
    層とこの多結晶シリコン層の表面を被覆した前記金属層
    または金属シリサイド層とからなる蓄積電極を形成する
    工程と、この蓄積電極の表面にＣＶＤ法により五酸化タ
    ンタルからなる誘電体膜を形成する工程と、この誘電体
    膜の表面に金属層または金属シリサイド層を形成し、こ
    の金属層または金属シリサイドの表面に多結晶シリコン
    層を形成することにより、下層が金属層または金属シリ
    サイド層からなり上層が多結晶シリコン層からなるプレ
    ート電極をする工程とを含む請求項（４）記載の半導体
    記憶装置の製造方法。
  14. （１４）半導体基板上にトランジスタ領域を形成する工
    程と、 このトランジスタ領域に電気的に接続した金属層または
    金属シリサイド層からなる蓄積電極を形成する工程と、 この蓄積電極の表面にＣＶＤ法により五酸化タンタルか
    らなる誘電体膜を形成する工程と、この誘電体膜の表面
    に金属層または金属シリサイド層からなるプレート電極
    を形成する工程とを含む請求項（５）記載の半導体記憶
    装置の製造方法。
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