JPS61150368A - 半導体装置 - Google Patents
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Classifications
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板又は多結晶シリコン電極の表面に
容量が形成されて々る半導体装置に関する。
容量が形成されて々る半導体装置に関する。
ダイナミックＲＡＭ（几ａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ ）のごとく、構成要素として容量を有する
半導体装置においては、チップ中に占める容量の面積を
極力小さくすることが上記半導体装置の高密度化を計る
上で重要である。
ｅｍｏｒｙ ）のごとく、構成要素として容量を有する
半導体装置においては、チップ中に占める容量の面積を
極力小さくすることが上記半導体装置の高密度化を計る
上で重要である。
容量の占める面積を小さく、かつ大きな容量値を得るた
めに、従来、誘電材料としての誘電率の大きなタンタル
の酸化物を用いた構造が試みられている。第７図及び第
８図はかかる従来例の要部を示す断面図である。第７図
は単結晶シリコン基板１上に、タンタルの酸化物層とし
てＴａｚＯｓ層２を介して、電極層としての多結晶シリ
コン層３を形成して容量を構成するものである。又、第
８図は、単結晶シリコン基板１の表面にタンタル層４゜
Ｔａ ２０５層２．多結晶シリコン層３を積層した容量
である。
めに、従来、誘電材料としての誘電率の大きなタンタル
の酸化物を用いた構造が試みられている。第７図及び第
８図はかかる従来例の要部を示す断面図である。第７図
は単結晶シリコン基板１上に、タンタルの酸化物層とし
てＴａｚＯｓ層２を介して、電極層としての多結晶シリ
コン層３を形成して容量を構成するものである。又、第
８図は、単結晶シリコン基板１の表面にタンタル層４゜
Ｔａ ２０５層２．多結晶シリコン層３を積層した容量
である。
上記した２つの従来例に用いたタンタル酸化物（Ｔａ２
ｅｓ ）は、誘電体材料として従来広く用いられている
５ｉＱｚに比べて比誘電率が約７倍であるため、上記構
造によれば容量の占める面積を著しく小さくすることが
可能である。
ｅｓ ）は、誘電体材料として従来広く用いられている
５ｉＱｚに比べて比誘電率が約７倍であるため、上記構
造によれば容量の占める面積を著しく小さくすることが
可能である。
しかし、上記構造では引き続く高温熱処理工程により、
第７図の構造においては、ＴａｚＯｓ層２と単結晶シリ
コン基板１及び多結晶シリコン層３との間で、又、第８
図の構造においては、 Ｔａ２０５層２と多結晶シリコ
ン層３との間で、反応が生じてＴａｚＱｓ層２の絶縁性
が損われるために洩れ電流が増加する。
第７図の構造においては、ＴａｚＯｓ層２と単結晶シリ
コン基板１及び多結晶シリコン層３との間で、又、第８
図の構造においては、 Ｔａ２０５層２と多結晶シリコ
ン層３との間で、反応が生じてＴａｚＱｓ層２の絶縁性
が損われるために洩れ電流が増加する。
第９図は、これを改善した従来例の要部を示す断面図で
ある、単結晶シリコン基板１の表面に金属シリサイド層
５． ＴａｇＯｓ層２．多結晶シリコン層３を積層し
て容量を形成する。すなわち、 Ｔａ２ｅｓ層２と単結
晶シリコン基板１との間に金属シリサイド層５を挾みこ
むことによりＴａ２０５層２の熱反応による劣化を防止
するものである。
ある、単結晶シリコン基板１の表面に金属シリサイド層
５． ＴａｇＯｓ層２．多結晶シリコン層３を積層し
て容量を形成する。すなわち、 Ｔａ２ｅｓ層２と単結
晶シリコン基板１との間に金属シリサイド層５を挾みこ
むことによりＴａ２０５層２の熱反応による劣化を防止
するものである。
しかし、本従来例の構造においては、金属シリサイド層
５０表面には、Ｔａ２Ｏ３層２を形成する際に金属シリ
サイド層５との間に反応が生じるため、形成されたＴａ
２０１１層２に洩れ電流が生ずるという問題点があり、
なおＴａ２０５層２と多結晶シリコン層３との反応につ
いては対策が施されていない。
５０表面には、Ｔａ２Ｏ３層２を形成する際に金属シリ
サイド層５との間に反応が生じるため、形成されたＴａ
２０１１層２に洩れ電流が生ずるという問題点があり、
なおＴａ２０５層２と多結晶シリコン層３との反応につ
いては対策が施されていない。
従って、本発明の目的は、上記した従来法の問題点を解
決することにより、誘電体材料としてタンタルを含む組
成の材料を用いながらも、洩れ電流の極めて少ない容量
を有する半導体装置を提供することにある。
決することにより、誘電体材料としてタンタルを含む組
成の材料を用いながらも、洩れ電流の極めて少ない容量
を有する半導体装置を提供することにある。
本第１の発明の半導体装置は、半導体基板又は多結晶シ
リコン電極の表面に容量が形成されてなる半導体装置に
おいて、第１の金属シリサイド層とタンタルを含む組成
の誘電体層と第２の金属シリサイド層又は金属層とが順
次積層されてなる容量を有している。又、本第２Ｑ発明
の半導体装置は、半導体基板又は多結晶シリコン電極の
表面に容量が形成されてなる半導体装置において、第１
の金属シリサイド層と絶縁体層とタンタルを含む組成の
誘電体層と第２の金属シリサイド層又は金属層とが順次
積層されてなる容量を有している。
リコン電極の表面に容量が形成されてなる半導体装置に
おいて、第１の金属シリサイド層とタンタルを含む組成
の誘電体層と第２の金属シリサイド層又は金属層とが順
次積層されてなる容量を有している。又、本第２Ｑ発明
の半導体装置は、半導体基板又は多結晶シリコン電極の
表面に容量が形成されてなる半導体装置において、第１
の金属シリサイド層と絶縁体層とタンタルを含む組成の
誘電体層と第２の金属シリサイド層又は金属層とが順次
積層されてなる容量を有している。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本第１の発明の第１の実施例の要部を示す断面
図で容量部分を示す。本実施例は、単結晶シリコン基板
１１の表面に、第１の金属シリサイド層１５とＴａｇＯ
ｓ層１２と電極層としての第２の金属シリサイド層１３
とが順次積層されてなる容量を有している。
図で容量部分を示す。本実施例は、単結晶シリコン基板
１１の表面に、第１の金属シリサイド層１５とＴａｇＯ
ｓ層１２と電極層としての第２の金属シリサイド層１３
とが順次積層されてなる容量を有している。
すなわち、本実施例は、Ｔａ２ｅｓ層１２と単結晶シリ
コン基板１１との間に金属シリサイド層１５を挾むこと
によシ、又、 Ｔａ２０５層１２の上の電極層として金
属シリサイド層１３を用いることにより、 Ｔａｚｅｓ
層１２の熱処理による劣化を防止するものである。
コン基板１１との間に金属シリサイド層１５を挾むこと
によシ、又、 Ｔａ２０５層１２の上の電極層として金
属シリサイド層１３を用いることにより、 Ｔａｚｅｓ
層１２の熱処理による劣化を防止するものである。
かかる構造の容量は、例えば次の工程で形成できる。ま
ず、単結晶シリコン基板１１０表面に、ＭＯ，Ｔｉ、
Ｗ、 ＰＬ、 Ｔａ など高融点金属のうちのいずれ
かの金属層を真空蒸着あるいは気相成長にどの手法を用
いて被着させた後、４００〜５５０℃の熱処理によりこ
れら金属層とシリコン基板１１とを反応させることによ
り、又は、気相成長法。
ず、単結晶シリコン基板１１０表面に、ＭＯ，Ｔｉ、
Ｗ、 ＰＬ、 Ｔａ など高融点金属のうちのいずれ
かの金属層を真空蒸着あるいは気相成長にどの手法を用
いて被着させた後、４００〜５５０℃の熱処理によりこ
れら金属層とシリコン基板１１とを反応させることによ
り、又は、気相成長法。
プラズマＣＶＤ法、スパッタ法などの手法を用い直接シ
リサイドを被着させることにより、金属シリサイド層１
５が形成される。次に、気相成長法。
リサイドを被着させることにより、金属シリサイド層１
５が形成される。次に、気相成長法。
プラズマＣＶＤ法、スパッタ法あるいはイオンビームデ
ポジション法などの手法を用いて、 Ｔａｚｅｓ層１２
が全１２れた後、金属シリサイド層１３がスパッタ法、
気相成長法あるいはプラズマＣＶＤ法などの手法を用い
て形成され、容量が形成される。
ポジション法などの手法を用いて、 Ｔａｚｅｓ層１２
が全１２れた後、金属シリサイド層１３がスパッタ法、
気相成長法あるいはプラズマＣＶＤ法などの手法を用い
て形成され、容量が形成される。
本実施例では、Ｔａｚｅｓ層１２が全１２リサイド層１
３．１５によシ挾まれているため、高温熱処理によるＴ
ａｇＯｓ層１２の層線２の劣化が抑制され、１０００℃
まで加熱しても洩れ電流のけん著な増加はみられず、従
来のものの約１ＯＡに対して約Ｉ Ｑ−１０Ａという小
さな値となった。
３．１５によシ挾まれているため、高温熱処理によるＴ
ａｇＯｓ層１２の層線２の劣化が抑制され、１０００℃
まで加熱しても洩れ電流のけん著な増加はみられず、従
来のものの約１ＯＡに対して約Ｉ Ｑ−１０Ａという小
さな値となった。
しかしながら、半導体装置の用途によっては、例えば超
ＬＳＩメモリなどの場合においては、この洩れ電流の値
が１Ｏ−１２Ａ以下であることが要求されるので、なお
改善が要求される。
ＬＳＩメモリなどの場合においては、この洩れ電流の値
が１Ｏ−１２Ａ以下であることが要求されるので、なお
改善が要求される。
第２図は本第２の発明の第１の実施例の要部を示す断面
図で容量部分を示す。
図で容量部分を示す。
本実施例は、単結晶シリコン基板１１の表面に、金属シ
リサイド層１５．８１０２層１６． Ｔａ２ｅｓ層１
２及び金属シリサイド層１３を順次積層してなる容量を
有している。すなわち、本実施例は第１図の本第１の発
明の第１の実施例に対して、さらに金属シリサイド層１
５とＴａｚｅｓ層１２間に絶縁体層として５ｉＯｚ層１
６を挾んだものである。
リサイド層１５．８１０２層１６． Ｔａ２ｅｓ層１
２及び金属シリサイド層１３を順次積層してなる容量を
有している。すなわち、本実施例は第１図の本第１の発
明の第１の実施例に対して、さらに金属シリサイド層１
５とＴａｚｅｓ層１２間に絶縁体層として５ｉＯｚ層１
６を挾んだものである。
これは、第１図の構造においては、 ＴａｇＯｓ層１２
の層線２による単結晶シリコン基板１１との反応による
劣化を完全に防止することが必ずしも出来ない結果に鑑
みて、５ｉＯｚ層１６を挿入したものである。
の層線２による単結晶シリコン基板１１との反応による
劣化を完全に防止することが必ずしも出来ない結果に鑑
みて、５ｉＯｚ層１６を挿入したものである。
かかる構造の容量は、例えば次の工程で形成できる。ま
ず、単結晶シリコン基板１１の表面に、Ｍｏ、 Ｔｉ、
Ｗ、 Ｐｔ、 Ｔａ など高、融点金属のうちのい
ずれかの金属層を真空蒸着あるいは気相成長などの手法
を用いて被着させた後、４００〜５５０℃の熱処理によ
シこれら金属層とシリコンとを反応させることによシ、
又は、気相成長法、プラズマＣＶＤ法、スパッタ法など
の手法を用い直接シリサイドを被着させることにより、
金属シリサイド層１５が形成される。
ず、単結晶シリコン基板１１の表面に、Ｍｏ、 Ｔｉ、
Ｗ、 Ｐｔ、 Ｔａ など高、融点金属のうちのい
ずれかの金属層を真空蒸着あるいは気相成長などの手法
を用いて被着させた後、４００〜５５０℃の熱処理によ
シこれら金属層とシリコンとを反応させることによシ、
又は、気相成長法、プラズマＣＶＤ法、スパッタ法など
の手法を用い直接シリサイドを被着させることにより、
金属シリサイド層１５が形成される。
次に、金属シリサイド層１５の表面を熱酸化法又は気相
成長法によシ、あるいは次の工程でＴａ２０ｓｔ−ＣＶ
Ｄ法を用いて形成する場合には膜形成の最初に酸素を入
れるなどの手法により、５ｉＯｚ層１６が形成される。
成長法によシ、あるいは次の工程でＴａ２０ｓｔ−ＣＶ
Ｄ法を用いて形成する場合には膜形成の最初に酸素を入
れるなどの手法により、５ｉＯｚ層１６が形成される。
次に、気相成長法、プラズマＣＶＤ法、スパッタ法ある
いはイオンビームデポジション法などの手法を用いて、
Ｔａ膜が形成された後に当該膜を酸化することにより、
もしくは気相成長法、プラズマＣＶＤ法、スパッタ法あ
るいはイオンビームデポジション法などの手法を用いて
直接Ｔａ２０５を被着させることＫより、Ｔａ２Ｏ５層
１・２が形成され、続いて、金属シリサイド層１３がス
パッタ法、気相成長法あるいはプラズマＣＶＤ法などの
手法を用いて形成され、容量が形成される。
いはイオンビームデポジション法などの手法を用いて、
Ｔａ膜が形成された後に当該膜を酸化することにより、
もしくは気相成長法、プラズマＣＶＤ法、スパッタ法あ
るいはイオンビームデポジション法などの手法を用いて
直接Ｔａ２０５を被着させることＫより、Ｔａ２Ｏ５層
１・２が形成され、続いて、金属シリサイド層１３がス
パッタ法、気相成長法あるいはプラズマＣＶＤ法などの
手法を用いて形成され、容量が形成される。
本実施例では、金属シリサイド層１５とＴａ２０５層１
２との間にＳ ｉＱ２層１６が介在するため、ＴａｚＯ
ｓ層１２を層成２る際のＴａｚＱｓ層１２の層線２の劣
化が抑制され、１０００″Ｃまで加熱しても洩れ電流が
１０１２Ａ以下と極めて少ない容量が実現できた。
２との間にＳ ｉＱ２層１６が介在するため、ＴａｚＯ
ｓ層１２を層成２る際のＴａｚＱｓ層１２の層線２の劣
化が抑制され、１０００″Ｃまで加熱しても洩れ電流が
１０１２Ａ以下と極めて少ない容量が実現できた。
第３図は本第１の発明の第２の実施例の要部を示す断面
図であり、本発明に係る容量を用いて作成したダイナミ
ックＲＡＭのメモリセルを示す。
図であり、本発明に係る容量を用いて作成したダイナミ
ックＲＡＭのメモリセルを示す。
第３図において、１７は素子領域を分離するフィールド
酸化膜、１８はゲート巽様膜、１９はゲート電極、２０
及び２１はソース又はドレイン領域となる高濃度不純物
領域、２２は絶縁膜である。
酸化膜、１８はゲート巽様膜、１９はゲート電極、２０
及び２１はソース又はドレイン領域となる高濃度不純物
領域、２２は絶縁膜である。
そして、同図に見られる如く、このメモリセルは容量が
高濃度不純物領域２０上に、第１の金属シリサイド層１
５． Ｔａｘｅｓ層１２．第１２金属クリサイド層１
３とから構成されている。
高濃度不純物領域２０上に、第１の金属シリサイド層１
５． Ｔａｘｅｓ層１２．第１２金属クリサイド層１
３とから構成されている。
第４図は、本第１の発明の第３の実施例の要部を示す断
面図であり、本発明に係る容量を用いて作成した他のダ
イナミック几ＡＭのメモリセルを示す。本実施例では、
容量部がシリコン基板１１表面に設けられた四部に形成
されており、容量部の面積を実効的に広くすることによ
りよシ大きな容量値を得るものである。
面図であり、本発明に係る容量を用いて作成した他のダ
イナミック几ＡＭのメモリセルを示す。本実施例では、
容量部がシリコン基板１１表面に設けられた四部に形成
されており、容量部の面積を実効的に広くすることによ
りよシ大きな容量値を得るものである。
第５図及び第６図は、それぞれ本第２の発明の第２及び
第３の実施例の要部を示す断面図で、本第２の発明に係
る容量を用いて作成したダイナミックＲＡＭのメモリセ
ルを示す。これらの実施例はそれぞれ第３図及び第４図
に示した本第１の発明の第２及び第３の実施例に対応す
る。すなわち、これら実施例においては、容量は、高不
純物領域２０上に積層された、第１の金属シリサイド層
１５．５ｉＯｚ層１６． Ｔａｘｅｓ層１２．第１２
金属シリサイド層１３から構成されている。
第３の実施例の要部を示す断面図で、本第２の発明に係
る容量を用いて作成したダイナミックＲＡＭのメモリセ
ルを示す。これらの実施例はそれぞれ第３図及び第４図
に示した本第１の発明の第２及び第３の実施例に対応す
る。すなわち、これら実施例においては、容量は、高不
純物領域２０上に積層された、第１の金属シリサイド層
１５．５ｉＯｚ層１６． Ｔａｘｅｓ層１２．第１２
金属シリサイド層１３から構成されている。
このように形成された第３図〜第６図に示すこれら実施
例のダイナミック几ＡＭは、Ｔａ２１ｓ層１２の誘電率
が非常に大きいため、通常の如く３ｉ０ｚ層を誘電体層
に用いた場合に比べて容量の占める面積を極めて小さく
することが出来、従って装置を高密度化することができ
る。かつ第１図〜第２図で説明したように、これら実施
例に用いられた容量は、従来のようにＴａｚｅｓ層の熱
処理による劣化がほとんどなく、その洩れ電流の極めて
小さいものが得られる。
例のダイナミック几ＡＭは、Ｔａ２１ｓ層１２の誘電率
が非常に大きいため、通常の如く３ｉ０ｚ層を誘電体層
に用いた場合に比べて容量の占める面積を極めて小さく
することが出来、従って装置を高密度化することができ
る。かつ第１図〜第２図で説明したように、これら実施
例に用いられた容量は、従来のようにＴａｚｅｓ層の熱
処理による劣化がほとんどなく、その洩れ電流の極めて
小さいものが得られる。
なお、上記説明においては、容量が単結晶シリコン基板
の表面上に形成される場合について説明したが、これは
容量が多結晶シリコン電極の表面上に形成される場合に
ついても同様である。
の表面上に形成される場合について説明したが、これは
容量が多結晶シリコン電極の表面上に形成される場合に
ついても同様である。
又、容量の上部電極層としては、金属シリサイド層を用
いたけれども、これは金属であっても同様である。そし
て金属としてはＡｅの様な金属であっても良いが、Ｗ、
Ｍｏの様な高融点の金属を用いるのが好ましい。
いたけれども、これは金属であっても同様である。そし
て金属としてはＡｅの様な金属であっても良いが、Ｗ、
Ｍｏの様な高融点の金属を用いるのが好ましい。
さらに１容量を形成するタンタルを含む組成の誘電体層
としては、タンタル酸化物（Ｔａ２ｅｓ ） 。
としては、タンタル酸化物（Ｔａ２ｅｓ ） 。
タンタルとシリコンと酸素とからなる化合物、タンタル
とアルミニウムと酸素とからなる化合物又はタンタルと
シリコンと酸素と窒素とからなる化合物を用いても同様
である。
とアルミニウムと酸素とからなる化合物又はタンタルと
シリコンと酸素と窒素とからなる化合物を用いても同様
である。
なお又、金属シリサイド層としては、チタンシリティド
、モリブデンシリティド、タングステンシリサイド若し
くはタンタルシリサイドのいずれか１つ又はこれらのシ
リサイドの組合せからなるものを用いることができる。
、モリブデンシリティド、タングステンシリサイド若し
くはタンタルシリサイドのいずれか１つ又はこれらのシ
リサイドの組合せからなるものを用いることができる。
なおさらに、第１の金属シリティド層上の絶縁体層とし
ては、シリコン酸化物（５ｉｎ２）を用いたが、シリコ
ン窒化物を用いても同様である。
ては、シリコン酸化物（５ｉｎ２）を用いたが、シリコ
ン窒化物を用いても同様である。
以上、詳細説明したとおり、本発明によれば、上記の手
段を有しているので、誘電体材料としてタンタルを含む
組成の誘電率の大きい誘電体層を用いかつ洩れ電流の極
めて小さい容量を有する半導体装置が得られる。従って
本発明を用いることによシ、特性【で優れ、高密度化さ
れた例えば、ダイナミックＲＡＭの如き半導体装置が得
られる。
段を有しているので、誘電体材料としてタンタルを含む
組成の誘電率の大きい誘電体層を用いかつ洩れ電流の極
めて小さい容量を有する半導体装置が得られる。従って
本発明を用いることによシ、特性【で優れ、高密度化さ
れた例えば、ダイナミックＲＡＭの如き半導体装置が得
られる。
第１図、第２図はそれぞれ本第１及び第２の発明の第１
の実施例の要部を示す断面図、第３図。 第４図及び第５図、第６図はそれぞれ本第１及び第２の
発明の第２．第３の実施例の要部を示す断面図、第７図
、第８図、第９図はそれぞれ従来例の要部を示す断面図
である。 １１・・・・・・単結晶シリコン基板、１２・・・・・
・Ｔａ２０６層、１３．１５・・・・・・金属シリサイ
ド層、１６・・・・・・３ｉＱｇ層、１７・・・・・・
フィールド酸化膜、１８・・・・・・ゲート絶縁膜、１
９・・・・・・ゲート電極、２０．２１・・・・・・高
濃度不純物領域、２２・・・・・・絶縁膜。 第 １鴇 第２″′ｒｆｉＪ 早３”［／２ニア々２θよ層 ／幻ケ°＝ト電
トレ／３．に：鵬 ２θ、ｚｔ：Ｐｌ：峡セモ埒碑或
シリザイドΔｔ ）−一 ４−ｆｄ Ｎ 弘 −
の実施例の要部を示す断面図、第３図。 第４図及び第５図、第６図はそれぞれ本第１及び第２の
発明の第２．第３の実施例の要部を示す断面図、第７図
、第８図、第９図はそれぞれ従来例の要部を示す断面図
である。 １１・・・・・・単結晶シリコン基板、１２・・・・・
・Ｔａ２０６層、１３．１５・・・・・・金属シリサイ
ド層、１６・・・・・・３ｉＱｇ層、１７・・・・・・
フィールド酸化膜、１８・・・・・・ゲート絶縁膜、１
９・・・・・・ゲート電極、２０．２１・・・・・・高
濃度不純物領域、２２・・・・・・絶縁膜。 第 １鴇 第２″′ｒｆｉＪ 早３”［／２ニア々２θよ層 ／幻ケ°＝ト電
トレ／３．に：鵬 ２θ、ｚｔ：Ｐｌ：峡セモ埒碑或
シリザイドΔｔ ）−一 ４−ｆｄ Ｎ 弘 −
Claims (4)
- （１）半導体基板又は多結晶シリコン電極の表面に容量
が形成されてなる半導体装置において、前記容量が第１
の金属シリサイド層とタンタルを含む組成の誘電体層と
第２の金属シリサイド層又は金属層とが順次積層されて
なることを特徴とする半導体装置。 - （２）半導体基板又は多結晶シリコン電極の表面に容量
が形成されてなる半導体装置において、前記容量が第１
の金属シリサイド層と絶縁体層とタンタルを含む組成の
誘電体層と第２の金属シリサイド層又は金属層とが順次
積層されてなることを特徴とする半導体装置。 - （３）タンタルを含む組成の誘電体層が、タンタル酸化
物、タンタルとシリコンと酸素とからなる化合物、タン
タルとアルミニウムと酸素とからなる化合物又はタンタ
ルとシリコンと酸素と窒素とからなる化合物のいずれか
の組成からなる特許請求の範囲第（１）項又は第（２）
項記載の半導体装置。 - （４）金属シリサイド層が、チタンシリサイド、モリブ
デンシリサイド、タングステンシリサイド若しくはタン
タルシリサイドのいずれか１つ又はこれらのシリサイド
の組合せからなる特許請求の範囲第（１）項又は第（２
）項記載の半導体装置。（５）絶縁体層がシリコン酸化
物又はシリコン窒化物からなる特許請求の範囲第（２）
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278024A JPS61150368A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278024A JPS61150368A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150368A true JPS61150368A (ja) | 1986-07-09 |
Family
ID=17591584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278024A Pending JPS61150368A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396094A (en) * | 1990-11-09 | 1995-03-07 | Matsushita Electric Industrial Co. Ltd. | Semiconductor memory device with a capacitor having a protection layer |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133089A (en) * | 1978-04-06 | 1979-10-16 | Nec Corp | Thin film capacitor and its manufacture |
| JPS5745968A (en) * | 1980-08-29 | 1982-03-16 | Ibm | Capacitor with double dielectric unit |
| JPS5810852A (ja) * | 1981-07-10 | 1983-01-21 | Fujitsu Ltd | 半導体装置 |
| JPS5810855A (ja) * | 1981-07-14 | 1983-01-21 | Fujitsu Ltd | 半導体装置 |
| JPS58112360A (ja) * | 1981-12-25 | 1983-07-04 | Nec Corp | 半導体装置用キヤパシタおよびその製造方法 |
| JPS594152A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-12-25 JP JP59278024A patent/JPS61150368A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133089A (en) * | 1978-04-06 | 1979-10-16 | Nec Corp | Thin film capacitor and its manufacture |
| JPS5745968A (en) * | 1980-08-29 | 1982-03-16 | Ibm | Capacitor with double dielectric unit |
| JPS5810852A (ja) * | 1981-07-10 | 1983-01-21 | Fujitsu Ltd | 半導体装置 |
| JPS5810855A (ja) * | 1981-07-14 | 1983-01-21 | Fujitsu Ltd | 半導体装置 |
| JPS58112360A (ja) * | 1981-12-25 | 1983-07-04 | Nec Corp | 半導体装置用キヤパシタおよびその製造方法 |
| JPS594152A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396094A (en) * | 1990-11-09 | 1995-03-07 | Matsushita Electric Industrial Co. Ltd. | Semiconductor memory device with a capacitor having a protection layer |
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