JPS594152A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS594152A JPS594152A JP57113241A JP11324182A JPS594152A JP S594152 A JPS594152 A JP S594152A JP 57113241 A JP57113241 A JP 57113241A JP 11324182 A JP11324182 A JP 11324182A JP S594152 A JPS594152 A JP S594152A
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- semiconductor substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、高誘電率材料膜を形成する必要がある半導体
装置、例えばキャパシタを有する半導体装置或いはＭＩ
Ｓ半導体装置等を製造するのに好適な方法に関する。
装置、例えばキャパシタを有する半導体装置或いはＭＩ
Ｓ半導体装置等を製造するのに好適な方法に関する。
（１）
従来技術と問題点
従来、モノリシック集積回路装置では、高誘電率材料膜
を使用した素子は検討段階であって未だ実用化されてい
ない状態にある。
を使用した素子は検討段階であって未だ実用化されてい
ない状態にある。
本発明者等の実験に依れば次のことが確認されている。
シリコン半導体基板上に高誘電率材料として知られてい
る酸化タンタル（Ｔａ２０５）膜を形成し、その」二に
多結晶シリコン電極を形成し、６００〜７００（”Ｃ）
以」二の熱処理を行なうと酸化タンタル膜に於けるリー
ク電流が増大する。また、酸化タンタルは元来バンド・
ギヤツブが小さいので、耐圧が低く、リーク電流が大で
ある欠点がある。これは、酸化タンタルに限らず元素周
期律表の３ａ族＋４ａ族＋５ａ族等の酸化物を誘電体と
してキャパシタを構成した後、高温熱処理を行なうと特
性劣化が発生し、特にリーク電流が増大する。
る酸化タンタル（Ｔａ２０５）膜を形成し、その」二に
多結晶シリコン電極を形成し、６００〜７００（”Ｃ）
以」二の熱処理を行なうと酸化タンタル膜に於けるリー
ク電流が増大する。また、酸化タンタルは元来バンド・
ギヤツブが小さいので、耐圧が低く、リーク電流が大で
ある欠点がある。これは、酸化タンタルに限らず元素周
期律表の３ａ族＋４ａ族＋５ａ族等の酸化物を誘電体と
してキャパシタを構成した後、高温熱処理を行なうと特
性劣化が発生し、特にリーク電流が増大する。
この原因について、ＡＥＳ、ＩＭＡ等に依り調べた結果
、キャパシタの上下電極と誘電体材料の（２） 界面反応及び電極中のシリコン（Ｓｌ）が誘電体＋Ａ利
へ拡散することに依存していることが判った。
、キャパシタの上下電極と誘電体材料の（２） 界面反応及び電極中のシリコン（Ｓｌ）が誘電体＋Ａ利
へ拡散することに依存していることが判った。
発明の目的
本発明は、高誘電率材料膜を備え、１０００Ｃ”Ｃ）以
」−の高？ｍ熱処理を受けても特性が劣化しないキャパ
シタ或いはＭＩＳ構造等を有する半導体装置を製造する
方法を提供しようとするものである。
」−の高？ｍ熱処理を受けても特性が劣化しないキャパ
シタ或いはＭＩＳ構造等を有する半導体装置を製造する
方法を提供しようとするものである。
発明の実施例
本発明者等は、前記高誘電率月料に関する知見に基づき
、第１図に見られるような構造を有する試料を作製した
。
、第１図に見られるような構造を有する試料を作製した
。
第１図に於いて、１はシリコン半導体基板、２は二酸化
シリコン（Ｓｉ０２）絶縁膜、３は酸化タンタル膜、４
はモリブデン・シリサイド（ＭＯ３ｉＸ＞膜をそれぞれ
示す。
シリコン（Ｓｉ０２）絶縁膜、３は酸化タンタル膜、４
はモリブデン・シリサイド（ＭＯ３ｉＸ＞膜をそれぞれ
示す。
この試料に於いて、モリブデン・シリサイド膜４を、Ｍ
ｏＳｉ、ＭｏＳｉ２．ＭｏＳｉ３の３種類とし、それぞ
れについて熱処理に依るリーク電流変化を調べたところ
、第２図の如き結果が得ら（３） れた。
ｏＳｉ、ＭｏＳｉ２．ＭｏＳｉ３の３種類とし、それぞ
れについて熱処理に依るリーク電流変化を調べたところ
、第２図の如き結果が得ら（３） れた。
第２図は、８００ （”ｃ）、９００ （℃）、１００
０（’ｃｌの各温度にて、Ｎ２中で３０〔分〕の熱処理
を行なった際のデータである。
０（’ｃｌの各温度にて、Ｎ２中で３０〔分〕の熱処理
を行なった際のデータである。
図から判るように、モリブデン・シリサイド膜４ （−
上部電極）をＭ ｏ Ｓ ｌ ３ 、即ち、シリコン・
リンチとした場合のリーク電流が急激に増加している。
上部電極）をＭ ｏ Ｓ ｌ ３ 、即ち、シリコン・
リンチとした場合のリーク電流が急激に増加している。
これに対し、Ｍ ｏ Ｓ ｉ ２ 、 Ｍ ｏ Ｓ Ｉ
の場合では、１０００（’Ｃ〕の熱処理を行なってもリ
ーク電流は増加していない。
の場合では、１０００（’Ｃ〕の熱処理を行なってもリ
ーク電流は増加していない。
この原因としては、モリブデン・シリサイド膜４がシリ
コン・リンチになると酸化タンタル膜３とモリブデン・
シリサイド膜４との界面に於いてモリブデン・シリサイ
ド膜４に於けるシリコンがパイル・アンプして見掛は上
Ｓｉ Ｔａ２０ｇの界面となり、このＳｉとＴ ａ
２０５の反応拡散が起る為であると考えられる。また、
Ｍｏ５ｉｚ＋ＭｏＳｉの場合は、ＭＯＳｉ２が化学量論
的条件を満足しているため安定であり、Ｍ ｏ Ｓ ｉ
はＭＯのパイル・アンプはあるものの、ＭＯ−’ｒａ２
０５（４） 系では、Ｔ ａ ２０ ｇが安定で熱力学的に反応しな
いことが考えられる。また、多結晶シリコン、モリブデ
ン（ＭＯ）についても測定を行なったが、第２図から判
るように前記の考え方は正しいことが証明された。
コン・リンチになると酸化タンタル膜３とモリブデン・
シリサイド膜４との界面に於いてモリブデン・シリサイ
ド膜４に於けるシリコンがパイル・アンプして見掛は上
Ｓｉ Ｔａ２０ｇの界面となり、このＳｉとＴ ａ
２０５の反応拡散が起る為であると考えられる。また、
Ｍｏ５ｉｚ＋ＭｏＳｉの場合は、ＭＯＳｉ２が化学量論
的条件を満足しているため安定であり、Ｍ ｏ Ｓ ｉ
はＭＯのパイル・アンプはあるものの、ＭＯ−’ｒａ２
０５（４） 系では、Ｔ ａ ２０ ｇが安定で熱力学的に反応しな
いことが考えられる。また、多結晶シリコン、モリブデ
ン（ＭＯ）についても測定を行なったが、第２図から判
るように前記の考え方は正しいことが証明された。
このような結果からすると、酸化タンタル膜３」−に形
成される上部電極であるモリブデン・シリサイド膜４は
化学量論的な量を越えるシリコンを含むものであっては
ならないことが判る。
成される上部電極であるモリブデン・シリサイド膜４は
化学量論的な量を越えるシリコンを含むものであっては
ならないことが判る。
前記したことは、Ｍｏ５ｉｘ−Ｔａ２０５系のみならず
、他のシリサイド、例えばタングステン・シリサイド、
タンタル・シリサイド、１金シリサイド等と前記３ａ族
、４ａ族、５ａ族等の酸化物とからなる系に於いても同
様である。そして、シリコンの量を押える旨の観点から
見ると究極的には純粋な金属であって高温に耐えるもの
、即ち、高融点金属も好ましいものの瞳部に含まれる。
、他のシリサイド、例えばタングステン・シリサイド、
タンタル・シリサイド、１金シリサイド等と前記３ａ族
、４ａ族、５ａ族等の酸化物とからなる系に於いても同
様である。そして、シリコンの量を押える旨の観点から
見ると究極的には純粋な金属であって高温に耐えるもの
、即ち、高融点金属も好ましいものの瞳部に含まれる。
ところで、前記したようなシリコンと酸化タンタルとの
反応の問題は、シリコン半導体基板１と酸化タンタル膜
３との間にも当然に発生する。
反応の問題は、シリコン半導体基板１と酸化タンタル膜
３との間にも当然に発生する。
（５）
そこで、本発明では、シリコン半導体基板１と酸化タン
タル膜３との間に二酸化シリコン膜２を介在させ、前記
の如き反応及び拡散等を抑制する働きをさせると共に本
質的にリーク電流が大である酸化タンタル膜３の欠点を
補っている。
タル膜３との間に二酸化シリコン膜２を介在させ、前記
の如き反応及び拡散等を抑制する働きをさせると共に本
質的にリーク電流が大である酸化タンタル膜３の欠点を
補っている。
この二酸化シリコン膜２を形成することは本発明者等が
開発した技法を採ると極めて容易である。
開発した技法を採ると極めて容易である。
第３図乃至第５図は第１図に見られる試料を作製する場
合を説明する為の工程要所に於ける試料の要部断面図で
あり、以下これらの図を参照しつつ説明する。
合を説明する為の工程要所に於ける試料の要部断面図で
あり、以下これらの図を参照しつつ説明する。
第３図参照
（１）シリコン半導体基板１に陽極酸化法、熱酸化法、
リアクティブ・スパッタリング法等を適用して酸化タン
タル膜３を形成する。
リアクティブ・スパッタリング法等を適用して酸化タン
タル膜３を形成する。
第４図参照
（２）湿性酸化雰囲気中で温度８００（”Ｃ）、時間１
０〜３０〔分〕程度の熱処理を行なう。
０〜３０〔分〕程度の熱処理を行なう。
これに依り、シリコン半導体基板１と酸化タンタル膜３
との間に厚さ３〜１０ 〔ｎｍ〕、即（６） ち、３０〜１００ 〔人〕程度の二酸化シリコン膜２が
形成されるものである。
との間に厚さ３〜１０ 〔ｎｍ〕、即（６） ち、３０〜１００ 〔人〕程度の二酸化シリコン膜２が
形成されるものである。
このようなことが可能であるのは、湿性酸化雰囲気中に
於いて、酸化タンタル膜３が酸化種を自由に通過させる
からである。
於いて、酸化タンタル膜３が酸化種を自由に通過させる
からである。
この酸化は、乾性雰囲気中でも不可能ではないが、酸化
速度は極めて低くなる。
速度は極めて低くなる。
第５図参照
（３）スパッタ法、化学気相堆積法等に依り、モリブデ
ン・シリサイド肱４を形成する。
ン・シリサイド肱４を形成する。
第６図は、湿性酸化雰囲気中で温度８０Ｍ’Ｃ）の熱処
理を行なった場合のリーク電流の変化を説明するもので
あり、横軸には誘電体膜に加わる電圧を、縦軸にはリー
ク電流を採っである。尚、パラメータは熱処理時間であ
る。
理を行なった場合のリーク電流の変化を説明するもので
あり、横軸には誘電体膜に加わる電圧を、縦軸にはリー
ク電流を採っである。尚、パラメータは熱処理時間であ
る。
第７図乃至第１３図は本発明を実施してグイリーミソク
・ランダム・アクセス・メモリ （ｄ−ＲＡＭ）を製造
する場合を説明する為の工程要所に於ける半導体装置の
要部断面図であり、以下これらの図を参照しつつ説明す
る。
・ランダム・アクセス・メモリ （ｄ−ＲＡＭ）を製造
する場合を説明する為の工程要所に於ける半導体装置の
要部断面図であり、以下これらの図を参照しつつ説明す
る。
（７）
第７図参照
（１）シリコン半導体基板１１上に通常の技法にて厚さ
例えば１ 〔μｍ〕程度のフィールド酸化膜１２を形成
する。
例えば１ 〔μｍ〕程度のフィールド酸化膜１２を形成
する。
（２）高周波スパッタ法にて、厚さ例えば５０〜２００
（人〕程度のタンタル膜を形成する。
（人〕程度のタンタル膜を形成する。
高周波スパッタの条件としては、加速電圧を２．３ （
ＫＶ）とし、真空度４ Ｘ １０−２（Ｔ。
ＫＶ）とし、真空度４ Ｘ １０−２（Ｔ。
ｒｒ）のアルゴン（Ａｒ）雰囲気を採用した。
第８図参照
（３）温度５００（’Ｃ）程度の熱酸化を行ない、タン
タル１１９を厚さ１．１０〜４４ｏ 〔人〕程度の酸化
タンクル膜１３とする。
タル１１９を厚さ１．１０〜４４ｏ 〔人〕程度の酸化
タンクル膜１３とする。
（４）湿性酸化雰囲気中で温度８００（”Ｃ）として熱
処理を行なう。
処理を行なう。
これに依り、シリコン半導体基板１１と酸化タンタル膜
１３との間に二酸化シリコン膜１４が厚さ例えば３０〜
９０ 〔人〕程度に形成される。
１３との間に二酸化シリコン膜１４が厚さ例えば３０〜
９０ 〔人〕程度に形成される。
第９図参照
（５）スパッタ法、化学気相堆積法等に依り、キ（８）
ャバシタ用電極１５を形成する。
この材料としては、前記したように、Ｍｏ。
Ｔａ、Ｗ等の高融点金属或いは高融点金属リンチの高融
点金属シリサイドが使用されることば云うまでもない。
点金属シリサイドが使用されることば云うまでもない。
（６）例えば化学気相堆積法にて、二酸化シリコンから
なる層間絶縁膜１６を形成する。
なる層間絶縁膜１６を形成する。
第１０図参照
（７）例えばＣＦ４．ＣＨＦ３等をエッチャントとする
ドライ・エツチング法を適用して眉間絶縁膜１６．キャ
パシタ用電極１５．酸化タンタル膜１３をパターニング
して二酸化シリコン膜１４の一部を露出させる。
ドライ・エツチング法を適用して眉間絶縁膜１６．キャ
パシタ用電極１５．酸化タンタル膜１３をパターニング
して二酸化シリコン膜１４の一部を露出させる。
この時のエツチングは、二酸化シリコン膜Ｉ４上に酸化
タンタル膜１３が若干残留する程度であっても良い。
タンタル膜１３が若干残留する程度であっても良い。
第１１図参照
（８）化学気相堆積法にて二酸化シリコン膜Ｉ７を形成
する。
する。
第１２図参照
（９）
（９）二酸化シリ：Ｉン膜１７をドライ・エツチング法
でエツチングし、キャパシタ用電極１５の側面を覆う部
分を残して他を除去する。
でエツチングし、キャパシタ用電極１５の側面を覆う部
分を残して他を除去する。
（１０）前記エツチングに依り、シリコン半導体基板１
１の表面が露出されてしまうので、熱酸化法に依り、新
たに二酸化シリコン膜を厚さ４００〔人〕程度に形成し
、これをトランスファ・ゲート絶縁、膜１８とする。
１の表面が露出されてしまうので、熱酸化法に依り、新
たに二酸化シリコン膜を厚さ４００〔人〕程度に形成し
、これをトランスファ・ゲート絶縁、膜１８とする。
第１３図参照
（１１）化学気相堆積法にて多結晶シリコン膜を形成し
、これを通常のフォト・リソグラフィ技術にてパターニ
ングしてトランスファ・ゲート電極１９を形成する。
、これを通常のフォト・リソグラフィ技術にてパターニ
ングしてトランスファ・ゲート電極１９を形成する。
（１２）イオン注入法を適用し、例えば砒素（Ａｓ）を
打し込んでピッ１−線コンタクト領域２ｏを形成する。
打し込んでピッ１−線コンタクト領域２ｏを形成する。
尚、この際、同時にトランスファ・ゲート電極１９にも
砒素が注入されることは云うまでもない。
砒素が注入されることは云うまでもない。
（１３）熱酸化法にてトランスファ・ゲート電極１９の
表面に二酸化シリコン膜２１を形成し、こ（１０） れを通常のツメ１−・リソグラフィ技術にてパターニン
グして電極コンタク１〜窓を形成する。
表面に二酸化シリコン膜２１を形成し、こ（１０） れを通常のツメ１−・リソグラフィ技術にてパターニン
グして電極コンタク１〜窓を形成する。
（１４）例えば蒸着法にてアルミニウム膜を形成し、こ
れを通常の′２オド・リソグラフィ技術にてバターニン
グしビット線２２を形成する。
れを通常の′２オド・リソグラフィ技術にてバターニン
グしビット線２２を形成する。
発明の効果
本発明に依れば、元素周期律表の３ａ族、４ａ族、５ａ
族の酸化物からなる高誘電率材料膜を使用しても、その
−Ｆ部電極或いはシリコン半導体基板からシリコンが侵
入することは無くなるので、リーク電流は極めて少なく
なる。そして、ｄ−ＲＡＭのキャパシタを構成した場合
には、占有面積が少ないから、高密度化することは容易
であり、また、ゲート絶縁膜とした場合には、短チヤネ
ルトランジスタを構成することができる。
族の酸化物からなる高誘電率材料膜を使用しても、その
−Ｆ部電極或いはシリコン半導体基板からシリコンが侵
入することは無くなるので、リーク電流は極めて少なく
なる。そして、ｄ−ＲＡＭのキャパシタを構成した場合
には、占有面積が少ないから、高密度化することは容易
であり、また、ゲート絶縁膜とした場合には、短チヤネ
ルトランジスタを構成することができる。
第１図は本発明を実施して作製した試料の一例を表わす
要部断面図、第２図は第１図試料に於ける電極がシリコ
ン・リンチであってはならないことを説明する為のアニ
ール温度対リーク電流を表わず線図、第３図乃至第５図
は第１図の試料を作製する際の工程を説明する為の工程
要所に於ける試料の要部断面図、第６図は誘電体膜に印
加される電圧対リーク電流を表わす線図、第７図乃至第
１３図は本発明に従ってｄ−ＲＡＭを製造する場合を説
明する為の工程要所に於ける半導体装置の要部断面図で
ある。 図に於いて、１はシリコン半導体基板、２は二酸化シリ
コン膜、３は酸化タンタル膜、４はモリブデン・シリサ
イド膜である。 特許出願人 冨士通株式会社 代理人弁理士 工具 久五部 （外３名） 一 口 区 、−Ｆ） 舐 様 口 Ｓ 寸 Ｏ 脈 派 第１２図 第１３図
要部断面図、第２図は第１図試料に於ける電極がシリコ
ン・リンチであってはならないことを説明する為のアニ
ール温度対リーク電流を表わず線図、第３図乃至第５図
は第１図の試料を作製する際の工程を説明する為の工程
要所に於ける試料の要部断面図、第６図は誘電体膜に印
加される電圧対リーク電流を表わす線図、第７図乃至第
１３図は本発明に従ってｄ−ＲＡＭを製造する場合を説
明する為の工程要所に於ける半導体装置の要部断面図で
ある。 図に於いて、１はシリコン半導体基板、２は二酸化シリ
コン膜、３は酸化タンタル膜、４はモリブデン・シリサ
イド膜である。 特許出願人 冨士通株式会社 代理人弁理士 工具 久五部 （外３名） 一 口 区 、−Ｆ） 舐 様 口 Ｓ 寸 Ｏ 脈 派 第１２図 第１３図
Claims (1)
- 【特許請求の範囲】 シリコン半導体基板−ヒに元素周期律表の３ａ族。 ４ａ族、５ａ族の酸化物からなる高誘電率材料膜を形成
し、次に、酸化雰囲気中にて熱処理して前記シリコン半
導体基板と前記高誘電率材料膜との界面に二酸化シリ１
ン膜を形成し、次に、前記高誘電率材料膜上に化学量論
的に規定される量を越えない量のシリコンを有する高融
点金属シリサイド或いは高融点金属からなる電極を形成
する工程が含まれてなることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113241A JPS594152A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113241A JPS594152A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594152A true JPS594152A (ja) | 1984-01-10 |
Family
ID=14607139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113241A Pending JPS594152A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594152A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150368A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | 半導体装置 |
| JPS61187357A (ja) * | 1985-02-15 | 1986-08-21 | Seiko Epson Corp | 半導体装置 |
| JPS61198665A (ja) * | 1985-02-27 | 1986-09-03 | Nec Corp | 半導体装置 |
| JPS629666A (ja) * | 1985-07-05 | 1987-01-17 | Nec Corp | 半導体装置 |
| JPS6341060A (ja) * | 1986-08-07 | 1988-02-22 | Matsushita Electronics Corp | Ｍｉｓ型コンデンサおよびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147470A (en) * | 1980-04-17 | 1981-11-16 | Nec Corp | Semiconductor device |
| JPS5745968A (en) * | 1980-08-29 | 1982-03-16 | Ibm | Capacitor with double dielectric unit |
-
1982
- 1982-06-30 JP JP57113241A patent/JPS594152A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147470A (en) * | 1980-04-17 | 1981-11-16 | Nec Corp | Semiconductor device |
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| JPS61187357A (ja) * | 1985-02-15 | 1986-08-21 | Seiko Epson Corp | 半導体装置 |
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