JPS61198665A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61198665A JPS61198665A JP60037868A JP3786885A JPS61198665A JP S61198665 A JPS61198665 A JP S61198665A JP 60037868 A JP60037868 A JP 60037868A JP 3786885 A JP3786885 A JP 3786885A JP S61198665 A JPS61198665 A JP S61198665A
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- Japan
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- film
- oxide film
- layer
- capacitor
- tantalum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体装置を構成する
容量の構造に関する。
容量の構造に関する。
ダイナミックＲＩＡＭ （Ｒａｎｄｏｍ Ａｃ、ｃｅｓ
ｓ Ｍｅｍｏｒｙ）のごとく構成要素として容量を有す
る半導体装置においては、容量の面積を極力小さくする
ことが上記半導体装置の高密度化を行なう上で重要であ
る。
ｓ Ｍｅｍｏｒｙ）のごとく構成要素として容量を有す
る半導体装置においては、容量の面積を極力小さくする
ことが上記半導体装置の高密度化を行なう上で重要であ
る。
容量の占める面積を小さくシ、かつ大きな容量値を得る
ｔめに、従来、誘電材料として誘電率の大きなタンタル
酸化物を用いた構造が試みられている。特に、比較的リ
ーク電流の少ない構造として、シリコン酸化膜とタンタ
ル酸化膜の二層構造が考えられている。（加藤・出口、
電気学会研究会資料、１９８４年、Ｅｌ）Ｄ−８４−４
５、電子デバイス研究会） 〔発明が解決しようとする問題点〕 上述し几従来の容ｔＷＲ造を実際のメモリセルに組み込
む場合、対向電極としてポリシリコア、モリブチ／シリ
サイド、チタノシリサイド等を用いる必要があるが、こ
れらの電極を形成し比後熱処理が行なわれると上述の二
層構造膜の上層膜であるタンタル酸化膜が前記対向電極
とシリサイド反応を起こし前記容、ｔｌｌＩ造のリーク
電流が増大するという欠点があった。
ｔめに、従来、誘電材料として誘電率の大きなタンタル
酸化物を用いた構造が試みられている。特に、比較的リ
ーク電流の少ない構造として、シリコン酸化膜とタンタ
ル酸化膜の二層構造が考えられている。（加藤・出口、
電気学会研究会資料、１９８４年、Ｅｌ）Ｄ−８４−４
５、電子デバイス研究会） 〔発明が解決しようとする問題点〕 上述し几従来の容ｔＷＲ造を実際のメモリセルに組み込
む場合、対向電極としてポリシリコア、モリブチ／シリ
サイド、チタノシリサイド等を用いる必要があるが、こ
れらの電極を形成し比後熱処理が行なわれると上述の二
層構造膜の上層膜であるタンタル酸化膜が前記対向電極
とシリサイド反応を起こし前記容、ｔｌｌＩ造のリーク
電流が増大するという欠点があった。
本発明は上記欠点を排除する几めになされ友ものであり
、誘電体材料としてタンタル酸化膜を用い、対向電極と
してポリシリコン、モリブデンシリサイド、チタンシリ
サイド等を使用し次場合にも、シリサイド反応が抑制さ
れリーク電流の増大が抑えられる容１およびこの容量を
有する半導体装置を提供することを目的としている。
、誘電体材料としてタンタル酸化膜を用い、対向電極と
してポリシリコン、モリブデンシリサイド、チタンシリ
サイド等を使用し次場合にも、シリサイド反応が抑制さ
れリーク電流の増大が抑えられる容１およびこの容量を
有する半導体装置を提供することを目的としている。
本発明の半導体装置は、半導体基板もしくは多結昌シリ
コン層の表面に容量が形成されており、前記容量がシリ
コン酸化物層とタンタル酸化物層と、タンタル窒化物層
もしくは酸素原子を含むタンタル窒化物層とから構成さ
れていることを特徴とする半導体装置である。前記容量
構造は、従来報告されているシリコン酸化物層とタンタ
ル酸化物層の二層構造の上層に、さらにタンタル窒化物
層もしくは酸素原子を含むタンタル窒化物層を形成し元
構造であり、前記タンタル窒化物層もしくに酸素原子を
含むタンタル窒化物層を形成することによりタンタル酸
化物層とポリシリコン、モリブデンシリサイド、タンタ
ルシリサイド等の対向電極とのシリサイド反応を抑制し
ている。
コン層の表面に容量が形成されており、前記容量がシリ
コン酸化物層とタンタル酸化物層と、タンタル窒化物層
もしくは酸素原子を含むタンタル窒化物層とから構成さ
れていることを特徴とする半導体装置である。前記容量
構造は、従来報告されているシリコン酸化物層とタンタ
ル酸化物層の二層構造の上層に、さらにタンタル窒化物
層もしくは酸素原子を含むタンタル窒化物層を形成し元
構造であり、前記タンタル窒化物層もしくに酸素原子を
含むタンタル窒化物層を形成することによりタンタル酸
化物層とポリシリコン、モリブデンシリサイド、タンタ
ルシリサイド等の対向電極とのシリサイド反応を抑制し
ている。
次に、本発明の実施例を図面を用いて説明する。
（実施例１）：第１図は本発明の第一の実施例を示す要
部断面図である。図において、ｌはｐ型シリコン基板、
５はシリコ７酸化膜、６はタンタル酸化膜、７はタンタ
ル窒化膜でありこれらシリコン酸化膜、タンタル酸化膜
およびタンタル窒化膜の三層により容量膜が形成されて
いる。８は容量の対向電極としてのポリシリコンである
。
部断面図である。図において、ｌはｐ型シリコン基板、
５はシリコ７酸化膜、６はタンタル酸化膜、７はタンタ
ル窒化膜でありこれらシリコン酸化膜、タンタル酸化膜
およびタンタル窒化膜の三層により容量膜が形成されて
いる。８は容量の対向電極としてのポリシリコンである
。
上記シリコ７酸化膜、タンタル酸化膜およびタンタル窒
化膜の三層構造を形成する方法は特に限定する必要はな
いが比とえば次の方法がある。まず、熱酸化法によりシ
リコ／上に膜厚数十にの薄いシリコン酸化膜を形成する
。その上にタンタルをスパッタ法により堆積させ、これ
を熱酸化することによりシリコン酸化膜とタンタル酸化
膜の二層構造が形成される。さらに前記二層構造膜を窒
素処理するもしくはアンモニア処理する、あるいはプラ
ズマ中で窒素処理するもしくはプラズマ中でアンモニア
処理するなどの方法により前記二層構造膜の上層にタン
タル窒化膜を形成することができる。
化膜の三層構造を形成する方法は特に限定する必要はな
いが比とえば次の方法がある。まず、熱酸化法によりシ
リコ／上に膜厚数十にの薄いシリコン酸化膜を形成する
。その上にタンタルをスパッタ法により堆積させ、これ
を熱酸化することによりシリコン酸化膜とタンタル酸化
膜の二層構造が形成される。さらに前記二層構造膜を窒
素処理するもしくはアンモニア処理する、あるいはプラ
ズマ中で窒素処理するもしくはプラズマ中でアンモニア
処理するなどの方法により前記二層構造膜の上層にタン
タル窒化膜を形成することができる。
このように構成された三層膜は、対向電極としテポリシ
リコンを用い九場合でも、ポリシリコアと接しているの
がタンタル窒化膜である九めにポリシリコアのシリサイ
ド反応が抑えられる。したがって、本実施例で示した容
Ｊｌ病造はリーク電流が小さく、シかも、シリコン酸化
膜５およびタンタル窒化膜７を薄く形成できるのでタン
タル酸化膜６の誘電率が大きいという特徴を生かして単
位面積当りの容量値が大きい構造である。
リコンを用い九場合でも、ポリシリコアと接しているの
がタンタル窒化膜である九めにポリシリコアのシリサイ
ド反応が抑えられる。したがって、本実施例で示した容
Ｊｌ病造はリーク電流が小さく、シかも、シリコン酸化
膜５およびタンタル窒化膜７を薄く形成できるのでタン
タル酸化膜６の誘電率が大きいという特徴を生かして単
位面積当りの容量値が大きい構造である。
（実施例２）：第２図は本発明の第二の実施例を示す要
部断面図である。図において、１Ｆｉｐ型シリコン基板
、５はシリコン酸化膜、６はタンタル酸化膜、７はタン
タル窒化膜、８はポリシリコ／である。本実施例は、リ
アクティプイオノエッテノグ法等によりｐ型シリコ／基
板に溝を掘り、この溝部にシリコ７酸化膜５とタンタル
酸化膜６およびタンタル窒化膜７の三層構造膜を形成し
ている。したがって、本実施例では、容量部の容量値を
低下させることなく、シリコ／表面に占める容量部の面
積をさらに小さくすることができる。
部断面図である。図において、１Ｆｉｐ型シリコン基板
、５はシリコン酸化膜、６はタンタル酸化膜、７はタン
タル窒化膜、８はポリシリコ／である。本実施例は、リ
アクティプイオノエッテノグ法等によりｐ型シリコ／基
板に溝を掘り、この溝部にシリコ７酸化膜５とタンタル
酸化膜６およびタンタル窒化膜７の三層構造膜を形成し
ている。したがって、本実施例では、容量部の容量値を
低下させることなく、シリコ／表面に占める容量部の面
積をさらに小さくすることができる。
（実施例３〕：第３図は本発明の第三の実施例を示す要
部断面図であわ、ｎチャンネルＭＯ８ＩＩ造のダイナミ
ックＲＡＭのメモリーセルの断面を示している。図にお
いて、ｌはｐ型シリコン基板、２は素子領域を分離する
フィールド酸化膜、３および４は高濃度不純物領域、５
はシリコン酸化膜、６はタンタル酸化膜、７はタンタル
窒化膜でありこれらシリコンｒ１１化膜、タンタル酸化
膜およびタンタル窒化膜の三層によりメモリーセルの容
量膜が形成されている。８は容量の対向電極としてのポ
リシリコン、９はゲート酸化膜、１０はトランスファー
ゲート（ワード線）の役割をするポリシリコア、１１は
絶縁層としてのシリコン酸化膜である。上述した三層構
造の容量膜は対向電極にポリシリコンを用いた場合でも
リーク電流が小さく、しかも、シリコン酸化膜５および
夕／タル窒化膜７を薄く形成することができるのでタン
タル酸化膜６の誘電率が大きいという特徴を生かして単
位面積当りの容量値が大きい膜である。し九がって、こ
のような三層膜を容量部に持つ本実施例のダイナミック
ＲＡＭは、容量の対向電極にポリシリコ／を用いること
ができ、しかも高密度化が可能である。
部断面図であわ、ｎチャンネルＭＯ８ＩＩ造のダイナミ
ックＲＡＭのメモリーセルの断面を示している。図にお
いて、ｌはｐ型シリコン基板、２は素子領域を分離する
フィールド酸化膜、３および４は高濃度不純物領域、５
はシリコン酸化膜、６はタンタル酸化膜、７はタンタル
窒化膜でありこれらシリコンｒ１１化膜、タンタル酸化
膜およびタンタル窒化膜の三層によりメモリーセルの容
量膜が形成されている。８は容量の対向電極としてのポ
リシリコン、９はゲート酸化膜、１０はトランスファー
ゲート（ワード線）の役割をするポリシリコア、１１は
絶縁層としてのシリコン酸化膜である。上述した三層構
造の容量膜は対向電極にポリシリコンを用いた場合でも
リーク電流が小さく、しかも、シリコン酸化膜５および
夕／タル窒化膜７を薄く形成することができるのでタン
タル酸化膜６の誘電率が大きいという特徴を生かして単
位面積当りの容量値が大きい膜である。し九がって、こ
のような三層膜を容量部に持つ本実施例のダイナミック
ＲＡＭは、容量の対向電極にポリシリコ／を用いること
ができ、しかも高密度化が可能である。
（実施例４）：第４図は本発明の第四の実施例を示す要
部断面図であり、ｎチャ７ネルＭＯ８１Ｍ造のダイナミ
ックＲＡＭのメモリーセルの断面を示している。図にお
いて、１はｐ型シリコ７基板、２は素子領域を分離する
フィールド酸化膜、３および４は高濃度不純物領域、５
はシリコン酸化膜、６はタンタル酸化膜、７はタンタル
窒化膜、８はポリシリコン、９はゲート酸化膜、１ｏｆ
ｌワード線の役割をするポリシリコア、１１は絶縁層と
してのシリコン酸化膜である。本実施例ハ、リアクティ
ブイオ／エクテ７グ法等によりｐ型シリコン基板に溝を
掘り、この溝部にシリコン酸化膜５とタンタル酸化膜６
およびタンタル窒化膜７の三層構造膜を形成し容量部を
構成している。したがって、本実施例では、ダイナミッ
クＲＡＭのメモリーセルの容量部の容量値を低下させる
ことなく、シリコン表面に占める容量部の面積をさらに
小さくすることができ、ダイナミックＲＡＭの集積度を
さらに高くすることができる。
部断面図であり、ｎチャ７ネルＭＯ８１Ｍ造のダイナミ
ックＲＡＭのメモリーセルの断面を示している。図にお
いて、１はｐ型シリコ７基板、２は素子領域を分離する
フィールド酸化膜、３および４は高濃度不純物領域、５
はシリコン酸化膜、６はタンタル酸化膜、７はタンタル
窒化膜、８はポリシリコン、９はゲート酸化膜、１ｏｆ
ｌワード線の役割をするポリシリコア、１１は絶縁層と
してのシリコン酸化膜である。本実施例ハ、リアクティ
ブイオ／エクテ７グ法等によりｐ型シリコン基板に溝を
掘り、この溝部にシリコン酸化膜５とタンタル酸化膜６
およびタンタル窒化膜７の三層構造膜を形成し容量部を
構成している。したがって、本実施例では、ダイナミッ
クＲＡＭのメモリーセルの容量部の容量値を低下させる
ことなく、シリコン表面に占める容量部の面積をさらに
小さくすることができ、ダイナミックＲＡＭの集積度を
さらに高くすることができる。
以上説明したように本発明による半導体装置は、容量と
してシリコ／酸化物層とタンタル酸化物層とメンタル窒
化物層もしくは酸素原子を含むタンタル窒化物層から成
る三層構造を用いることにより、半導体装置の製造工程
では一般的となっているポリシリコ／やモリブデグシリ
サイドあるいはチタンシリサイド等を容量の対向電極と
して使用することができ、かつ、谷箪邪の単位面積当り
の容量値が大きいので半導体装置を高密度化できる効果
がある。
してシリコ／酸化物層とタンタル酸化物層とメンタル窒
化物層もしくは酸素原子を含むタンタル窒化物層から成
る三層構造を用いることにより、半導体装置の製造工程
では一般的となっているポリシリコ／やモリブデグシリ
サイドあるいはチタンシリサイド等を容量の対向電極と
して使用することができ、かつ、谷箪邪の単位面積当り
の容量値が大きいので半導体装置を高密度化できる効果
がある。
第１図は本発明の第一の実施例を示す要部断面図であり
、第２図は本発明の第二の実施例を示す要部断面図であ
る。第３図は本発明の第三の実施例を示すダイナミック
Ｒ，ＡＭのメモリーセルの要部断面図であり、第４図は
本発明の第四〇実施例を示すダイナミックＲＡＭのメモ
リーセルの要部断面図である。 ｌ・・・・・・ｐ型シリコン基板、２・・・・・・厚い
シリコン酸化膜、３・・・・・・ｎ型不純物領域、４・
・・・・・ｎ型不純物領域、５・・・・・・シリコ／酸
化膜、６・・・・・・タンタル酸化膜、７・・・・・・
タンタル窒化膜、８・・・・・・ポリシリコン、９・・
・・・・ゲート酸化膜、１０・・・・・・ホＵ ７１Ｊ
ニア／（ワード線）、ｉｔ・・・・・・シリコン酸化
膜。 ／ ／”ｌ’ｙ’ｊフー基板 榮１回 子２ゾ 峯３回 ／／ シリフン釣曖Ｊｔ片爽 茅４０
、第２図は本発明の第二の実施例を示す要部断面図であ
る。第３図は本発明の第三の実施例を示すダイナミック
Ｒ，ＡＭのメモリーセルの要部断面図であり、第４図は
本発明の第四〇実施例を示すダイナミックＲＡＭのメモ
リーセルの要部断面図である。 ｌ・・・・・・ｐ型シリコン基板、２・・・・・・厚い
シリコン酸化膜、３・・・・・・ｎ型不純物領域、４・
・・・・・ｎ型不純物領域、５・・・・・・シリコ／酸
化膜、６・・・・・・タンタル酸化膜、７・・・・・・
タンタル窒化膜、８・・・・・・ポリシリコン、９・・
・・・・ゲート酸化膜、１０・・・・・・ホＵ ７１Ｊ
ニア／（ワード線）、ｉｔ・・・・・・シリコン酸化
膜。 ／ ／”ｌ’ｙ’ｊフー基板 榮１回 子２ゾ 峯３回 ／／ シリフン釣曖Ｊｔ片爽 茅４０
Claims (1)
- 半導体基板もしくは多結晶シリコン層の表面に容量が形
成されてなる半導体装置において、前記容量がシリコン
酸化物層とタンタル酸化物層と、タンタル窒化物層もし
くは酸素原子を含むタンタル窒化物層とを有して構成さ
れることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037868A JPS61198665A (ja) | 1985-02-27 | 1985-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037868A JPS61198665A (ja) | 1985-02-27 | 1985-02-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198665A true JPS61198665A (ja) | 1986-09-03 |
Family
ID=12509511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037868A Pending JPS61198665A (ja) | 1985-02-27 | 1985-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198665A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750466A (en) * | 1980-09-12 | 1982-03-24 | Fujitsu Ltd | Semiconductor memory device |
| JPS594152A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5911663A (ja) * | 1982-07-12 | 1984-01-21 | Nec Corp | 半導体装置用キヤパシタの製造方法 |
| JPS5917279A (ja) * | 1982-07-21 | 1984-01-28 | Hitachi Ltd | 半導体装置 |
| JPS5928369A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置用キヤパシタの製造方法 |
| JPS5984570A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 半導体装置用キヤパシタの製造方法 |
| JPS59163852A (ja) * | 1983-03-09 | 1984-09-14 | Fujitsu Ltd | 薄膜集積回路装置の製造方法 |
-
1985
- 1985-02-27 JP JP60037868A patent/JPS61198665A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750466A (en) * | 1980-09-12 | 1982-03-24 | Fujitsu Ltd | Semiconductor memory device |
| JPS594152A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5911663A (ja) * | 1982-07-12 | 1984-01-21 | Nec Corp | 半導体装置用キヤパシタの製造方法 |
| JPS5917279A (ja) * | 1982-07-21 | 1984-01-28 | Hitachi Ltd | 半導体装置 |
| JPS5928369A (ja) * | 1982-08-10 | 1984-02-15 | Nec Corp | 半導体装置用キヤパシタの製造方法 |
| JPS5984570A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 半導体装置用キヤパシタの製造方法 |
| JPS59163852A (ja) * | 1983-03-09 | 1984-09-14 | Fujitsu Ltd | 薄膜集積回路装置の製造方法 |
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