JPH04170066A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、同一基板
上に容量素子とＭＩＳＦＥＴとを有する半導体集積回路
装置に適用して有効な技術に関するものである。

〔従来の技術〕

同一基板上にアナログ回路とデジタル回路とを有する半
導体集積回路装置が知られている。この種の半導体集積
回路装置は、アナログ処理を行うＡ／Ｄ変換器に容量素
子と抵抗素子とを有し、アナログ処理及びデジタル処理
を行うＭＯＳＦＥＴを有する。

前記Ａ／Ｄ変換器を構成する容量素子は、主に、絶縁膜
（例えばフィールド絶縁膜）上に第１電極、誘電体膜、
第２電極の夫々を順次積層した積層構造で構成されてい
る。積層構造で構成される容量素子は、ｐｎ接合、ＭＯ
Ｓ容量の夫々に比べて、電圧依存性が小さく、高制度の
アナログ処理に適している。この積層構造で構成される
容量素子の誘電体膜としては、例えば、アイ・イー・デ
イ−・エム８８、第７８２頁乃至第７８５頁（ＩＥＤＭ
８８、ｐｐ・７８２〜７８５）に記載されているように
、酸化珪素膜で形成した単層構造、酸化珪素膜、窒化珪
素膜、酸化珪素膜の夫々を順次積層した３層構造、窒化
珪素膜上に酸化珪素膜を積層した２層構造のいずれかで
構成されている。

前記容量素子の誘電体膜を単層構造で構成する場合、半
導体集積回路装置は、第７Ａ図乃至第７Ｃ図（各製造工
程毎に示す要部断面図）に示す第１の製造方法により形
成される。

まず、単結晶珪素からなるｐ−型半導体基板１の主面の
第１領域（容量素子形成領域）にｎ型ウェル領域２、ｒ
型半導体基板１の主面の第１領域と異なる第２領域（Ｍ
Ｏ８ＦＥＴ形成領域）にｐ型ウェル領域３の夫々を形成
する。この後、選択酸化法を使用し、第１領域のｎ型ウ
ェル領域２の主面上の全域及び第２領域のｐ型ウェル領
域３の主面上の比活性領域にフィールド絶縁膜（素子分
離絶縁膜）４を形成すると共に、第２領域のｐ型ウェル
領域３の主面部において、フィールド絶縁膜４下にｐ°
型半導体領域（チャネルストッパ領域）５を形成する。

この後、熱酸化法を使用し、ｐ型ウェル領域３の活性領
域の主面上に酸化珪素膜で形成される絶縁膜６を形成す
る。

次に、前記フィールド絶縁膜４上及び絶縁膜６上を含む
基板全面に多結晶珪素膜をＣＶＤ法で堆積する。多結晶
珪素膜には、抵抗値を低減する不純物がその堆積中又は
堆積後に導入される。この後、所定のマスクパターンを
有するフォトレジスト膜をエツチングマスクとして使用
し、前記多結晶珪素膜をバターニングして、第７Ａ図に
示すように、第１領域のフィールド絶縁膜４上に容量素
子の第１電極Ｃ１を形成する。

次に、基板全面にエツチングを施し、第２領域上の絶縁
膜６を除去し、この第２領域のｐ型ウェル領域３の表面
を露出する。エツチングは多結晶珪素膜に対して酸化珪
素膜のエツチング速度が速いエツチングで行う、この後
、熱酸化法を使用し、第１領域の第１電極Ｃ１上に酸化
珪素膜で形成された誘電体膜Ｃ２、第２領域のｐ型ウェ
ル領域３の活性領域上に酸化珪素膜で形成されたゲート
絶縁膜１４の夫々を同時に形成する。第１電極Ｃ１（多
結晶珪素）に熱酸化法で形成される酸化珪素膜は、ｐ型
ウェル領域３（単結晶珪素）に熱酸化法で形成される酸
化珪素膜と比べて、リーク電流量が大きく、絶縁耐圧が
低い等、電気的特性が悪いので、熱酸化法は、約１００
０〜１１００℃程度の高温度で行われ、第１電極Ｃ１上
に形成される誘電体膜Ｃ２の膜質を高めている。この後
、第７Ｂ図に示すように、第２領域のｐ型ウェル領域３
の活性領域の主面部にＭＯＳＦＥＴのしきい値電圧（ｖ
ｔｈ）を調整（制御）するｐ型不純物１２（例えばボロ
ン（Ｂ））を導入する。（Ｂ）はイオン打込み法を使用
し、第２領域上のゲート絶縁膜１４を通してｐ型ウェル
領域３の主面部に導入される。このｐ型不純物１２は、
前述の高温の熱酸化工程で拡散され、不純物プロファイ
ルがブロードになることを防止するため、この熱酸化工
程後、つまり、ゲート絶縁膜１４の形成後に導入される
。

次に、前記誘電体膜Ｃ２上及びゲート絶縁膜１４上を含
む基板全面に例えば多結晶珪素膜をＣＶＤ法で堆積する
。多結晶珪素膜には、抵抗値を低減する不純物がその堆
積中又は堆積後に導入される。

この後、多結晶珪素膜にパターニングを施し、前記誘電
体膜Ｃ２上に第２電極Ｃ３、前記ゲート絶縁膜１４上に
ゲート電ｔｉ１５の夫々を同時に形成する。

この第２電極Ｃ３を形成することにより、容量素子Ｃが
完成する。

次に、前記ゲート電極１５を不純物導入マスクとして使
用し、第２領域のｐ型ウェル領域３の主面部にｎ型不純
物を導入した後、熱拡散処理を施してソース領域及びド
レイン領域である一対のゴ型半導体領域１６を形成する
。このｎ゛型半導体領域１６を形成することにより、第
７Ｃ図に示すように、ｎチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　ｎが形成される。なお、図示しないが、Ｐチャネ
ルＭＯ３−ＦＥＴは、第１領域、第２領域の夫々と別な
第３領域において、ｎ型ウェル領域２の主面に形成され
る。

次に、前記容量素子の誘電体膜を３層構造で構成した場
合、半導体集積回路装置は、第８Ａ図乃至第８Ｃ図（各
製造工程毎に示す要部断面図）に示す第２の製造方法で
形成される。

まず、前述の第１の製造方法と同様に、ｐ−型半導体基
板１の主面にｎ型ウェル領域２、ｐ型ウェル領域３の夫
々を形成する。この後、フィールド絶縁膜４、ｐ°型半
導体領域５を形成する。この後、第２領域のＰ型ウェル
領域３の活性領域に絶縁膜６を形成する。

次に、前記フィールド絶縁膜４上及び絶縁膜６上を含む
基板全面に多結晶珪素膜を堆積する。この後、前記多結
晶珪素膜上に熱酸化法で形成された酸化珪素膜、ＣＶＤ
法で堆積された窒化珪素膜、この窒化珪素膜の表面に熱
酸化法を施して形成された酸化珪素膜の夫々を順次積層
する。この後、前記上層の酸化珪素膜、窒化珪素膜、下
層の酸化珪素膜、多結晶珪素膜の夫々に順次パターニン
グを施し、第１領域において、前記フィールド絶縁膜４
上に、第１電極Ｃ１と、下層の酸化珪素膜７、窒化珪素
膜８、上層の酸化珪素膜９の夫々で形成された３層構造
の誘電体膜Ｃ２とを形成する。

次に、第８Ａ図に示すように、第２領域のｐ型ウェル領
域３の主面部にＭＯＳＦＥＴのしきい値電圧調整用ｐ型
不純物１２を絶縁膜６を通して導入する。

次に、第１領域において、前記誘電体膜ｃ２を覆うフォ
トレジスト膜３０を形成する。このフォトレジスト膜３
０はエツチングマスクとして使用される。この後、第８
Ｂ図に示すように、フォトレジスト膜３０をエツチング
マスクとして使用し、第２領域上の絶縁膜６を除去し、
第２領域のｐ型ウェル領域３の表面を露出する。前記フ
ォトレジスト膜３０は、絶縁膜６の除去の際に、誘電体
膜ｃ２の上層の酸化珪素膜９が除去されることを防止す
る目的として形成される。

次に、前記フォトレジスト膜３０を除去した後。

熱酸化法を施して、第８Ｃ図に示すように、第２領域の
ｐ型ウェル領域３の活性領域にゲート絶縁膜１４を形成
する。ｐ型ウェル領域３（単結晶珪素）に形成される酸
化珪素膜の成長速度は、窒化珪素膜８の表面上に形成さ
れる酸化珪素膜の成長速度に比べて非常に早い。このた
め、両者に最適な膜厚の酸化珪素膜を同時に形成するこ
とができないので、ゲート絶縁膜１４を形成する工程の
前工程で容量素子Ｃの窒化珪素膜８上の上層の酸化珪素
膜９はゲート絶縁膜１４に対して独立の製造工程により
形成されている。

次に、前述の第１の製造方法と同様に、前記第１領域の
誘電体膜Ｃ２上に第２電極Ｃ３、前記ゲート絶Ｉ＃膜１
４上にゲート電極１５の夫々を同時に形成する。この第
２１！極Ｃ３を形成することにより。

容量素子Ｃが完成する。

次に、第２領域のｐ型ウェル領域３の主面部にソース領
域及びドレイン領域である一対のｎ゛型半導体領域１４
を形成する。このｎ°型半導体領域１４を形成すること
により、第８Ｄ図に示すように、ｎチャネルＭＯ８ＦＥ
ＴＱｎが完成する。

また、容量素子の誘電体膜を３層構造で構成する場合、
前記半導体集積回路装置は、第９Ａ図乃至第９Ｄ図（各
製造工程毎に示す要部断面図）に示す第３の製造方法に
より形成される。

まず、前述の第２の製造方法と同様に、ｐ−型半導体基
板１にｎ型ウェル領域２、ｐ型ウェル領域３の夫々を形
成する。この後、フィールド絶縁膜４、ｐ゛型半導体領
域５、絶縁膜６の夫々を形成する。この後、第１領域に
おいて、フィールド絶縁膜４上に第１電極Ｃ１を形成す
る。

次に、熱酸化法を施し、第１電極Ｃ１上に酸化珪素膜７
を形成する。この後、前記絶縁膜７上及び絶縁膜６上を
含む基板全面に窒化珪素膜（８）を例えばＣＶＤ法で堆
積し、熱酸化法を施して、第９Ａ図に示すように、窒化
珪素膜（８）上に酸化珪素膜（９）を形成する。

次に、第１領域の第１電極Ｃ１を覆うフォトレジスト膜
３０を形成し、このフォトレジスト膜３０をエツチング
マスクとして使用し、前記酸化珪素膜（９）、窒化珪素
膜（８）、の夫々に順次パターニングを施し、第９Ｂ図
に示すように、容量素子Ｃの誘電体膜として使用される
窒化珪素膜８、酸化珪素膜９の夫々を形成すると共に、
第２領域の絶縁膜６をエツチングで除去し、第２領域の
ｐ型ウェル領域３の表面を霧出する。この工程により、
上層の酸化珪素膜９、窒化珪素膜８．下層の酸化珪素膜
７の夫々で構成された３層構造の誘電体膜Ｃ２が形成さ
れる。この後、前述の第２の製造方法と同様に、第９Ｃ
図に示すように、第２領域のｐ型ウェル領域３の主面に
ゲート絶縁膜１４を形成し、しきい値電圧調整用不純物
１２を導入する。そして、第９Ｄ図に示すように、第１
領域に第２電極Ｃ３を形成し、容量素子Ｃが完成すると
共に、第２領域にゲート電極１５．ｎ″型半導体領域１
６の夫々を形成し、ｎチャネルＭＯ３ＦＥＴＱｎが完成
する。

なお、前記半導体集積回路装置に搭載される容量素子の
誘電体膜として、２層構造で構成する場合の製造方法は
、前述の第２又は第３の製造方法と実質的に同様なので
、説明は省略する。

〔発明が解決しようとする課題〕

本発明者は、前記半導体集積回路装置の製造方法につい
て検討した結果、以下の問題点を見出した。

前記半導体集積回路装置に搭載される容量素子の誘電体
膜を単層構造で構成する場合の第１の製造方法において
、容量素子Ｃの第１電極Ｃ１上に形成される誘電体膜Ｃ
２は、ｐ型ウェル領域３の主面に形成されるゲート絶縁
膜１４に比べて電気的特性が悪いので、約１０００〜１
１００”Ｃの高温の熱酸化法を施し、誘電体膜Ｃ２の膜
質を高めている。しかし、誘電体膜Ｃ２の膜質は改善さ
れるが、逆に、この誘電体膜Ｃ２と同一工程で形成され
るゲート絶縁膜１４は高温の熱処理で膜質が低下する。

また、ＭＯＳＦＥＴのしきい値電圧調整用不純物１２は
、導入された不純物１２が前記高温の熱酸化工程により
不純物濃度分布がブロードになるのを防止するため、ゲ
ート絶縁膜１４の形成後にそれを通して導入されている
。しかし、この不純物１２の導入は、ゲート絶縁膜１４
に物理的な損傷を与え。

このゲート絶縁膜１４の膜質を低下する。

また、前記半導体集積回路装置に搭載される容量素子の
誘電体膜を３層構造で構成する場合の第２、第３の夫々
の製造方法において、容量素子Ｃの誘電体膜Ｃ２の窒化
珪素膜８上に形成される酸化珪素膜９とｐ型ウェル領域
３の主面上に形成されるゲート絶縁膜１４とは、酸化珪
素膜の成長速度に大きな差があるので、別々の工程で形
成されている。つまり、ゲート絶縁膜１４の形成前に窒
化珪素膜８上に酸化珪素膜９を形成し、この酸化珪素膜
９を一担フオドレジスト膜３０で形成したエツチングマ
スクで覆い、このエツチングマスクを使用して、第２領
域のｐ型ウェル領域３の絶縁膜６を除去し、このｐ型ウ
ェル領域３の表面を露出し、前記フォトレジスト膜３０
を除去した後、ｐ型ウェル領域３の露出された表面上に
ゲート絶縁膜１４を形成している。しかし、フォトレジ
スト膜３０をエツチングマスクとして使用し、第２領域
のｐ型ウェル領域３の表面を露出すると、露出面がフォ
トレジスト膜３０に含まれる汚染物質、現像液や剥離液
に含まれる汚染物質等により汚染され、ゲート絶縁膜１
４の形成時に汚染物質が内部に取込まれるので、このゲ
ート絶縁膜１４の膜質が低下する。

また、容量素子Ｃの誘電体膜Ｃ２の上層の酸化珪素膜９
がフォトレジスト膜３０を形成することにより汚染され
、誘電体膜Ｃ２の膜質が低下する。

本発明の目的は、同一基板上に容量素子とＭＩＳＦＥＴ
とを有する半導体集積回路装置において、前記容量素子
の誘電体膜、前記ＭＩＳＦＥＴのゲート絶縁膜の夫々の
膜質を高め、電気的信頼性を向上することが可能な技術
を提供することにある。

本発明の他の目的は、前記目的を達成すると共に、半導
体集積回路装置の製造プロセスを低減することが可能な
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）半導体基板の主面の第１領域上に絶縁膜を介在し
て第１電極、誘電体膜、第２電極の夫々を順次積層した
容量素子と、前記半導体基板の主面の第１領域と異なる
第２領域上にゲート絶縁膜を介在してゲート電極を形成
したＭＩＳＦＥＴとを有する半導体集積回路装置の製造
方法において、前記半導体基板の主面の第１領域に第１
絶縁膜、第２領域に第２絶縁膜の夫々を形成する工程と
、前記第１領域の第１絶縁膜上に第１電極、誘電体膜の
夫々を順次積層する工程と、前記誘電体膜をマスクとし
て使用し、前記第２領域の第２絶縁膜を除去する工程と
、前記誘電体膜をマスクとして使用し、前記半導体基板
の主面の第２領域上に第３絶縁膜を形成する工程と、前
記半導体基板の主面の第２領域に第３絶縁膜を通してし
きい値調整用不純物を導入する工程と、前記誘電体膜を
マスクとして使用し、前記第２領域の第３絶縁膜を除去
する工程と、前記誘電体膜をマスクとして使用し、前記
半導体基板の主面の第２領域上にゲート絶縁膜を形成す
る工程と、前記誘電体膜上に第２電極、前記ゲート絶縁
膜上にゲート電極の夫々を同一導電層で形成する工程と
を備える。

（２）半導体基板の主面の第１領域上に絶縁膜を介在し
て第１電極、誘電体膜、第２電極の夫々を順次積層した
容量素子と、前記半導体基板の主面の第１領域と異なる
第２領域上にゲート絶縁膜を介在してゲート電極を形成
したＭＩＳＦＥＴとを有する半導体集積回路装置の製造
方法において、前記半導体基板の主面の第１領域上に第
１絶縁膜。

第２領域上に第２絶縁膜の夫々を形成する工程と、前記
第１絶縁膜上に第１−電極、誘電体膜の夫々を順次積層
する工程と、前記半導体基板の主面の第２領域に第２絶
縁膜を通してしきい値電圧調整用不純物を導入する工程
と、前記容量素子の誘電体膜をマスクとして使用し、前
記第２領域上の第２絶縁膜を除去する工程と、前記誘電
体膜をマスクとして使用し、前記半導体基板の主面の第
２領域上にゲート絶縁膜を形成する工程と、前記誘電体
膜上に第２電極、前記ゲート絶縁膜上にゲート電極の夫
々を同一導電層で形成する工程とを備える。

（３）前記手段（１）又は（２）の誘電体膜を形成する
工程は、酸化珪素膜、窒化珪素膜、酸化珪素膜の夫々を
順次積層する工程であり、前記第２絶縁膜を除去する工
程は、前記誘電体膜の窒化珪素膜をマスクとして使用し
、この窒化珪素膜上の酸化珪素膜及び第２絶縁膜を除去
する工程である。

〔作　　用〕

上述した手段（１）によれば、半導体基板の主面の第２
領域上に形成される第２絶縁膜、第３絶縁膜の夫々をフ
ォトレジスト膜を使用しないで誘電体膜を利用して除去
するので、半導体基板の第２領域上の表面がフォトレジ
スト膜の形成工程で汚染されるのを防止でき、第２領域
上に形成されるゲート絶縁膜の膜質を高めることができ
る。

また、半導体基板の主面の第２領域上にしきい値電圧調
整用不純物を導入した後、ゲート絶縁膜を形成している
ので、不純物の導入によるゲート絶縁膜の膜質の低下を
防止することができる。

また、容量素子の誘電体膜を形成した後、これに独立の
プロセスでゲート絶縁膜を形成し、誘電体膜を高温の熱
処理で形成し、ゲート絶縁膜を低温の熱処理で形成する
、所謂夫々の最適化ができるので、誘電体膜及びゲート
絶縁膜の膜質を高めることができる。

上述した手段（２）によれば、前記手段（１）の効果が
得られると共に、第２領域の第２絶縁膜を利用してしき
い値電圧調整用不純物を導入し、前記手段（１）の第３
絶縁膜を形成する工程を省略できるので、製造プロセス
を低減することができる。

上述した手段（３）によれば、容量素子の誘電体膜の窒
化珪素膜中のピンホールを上層の酸化珪素膜で埋め込む
ことができるので、前記誘電体膜の膜質を高めることが
できる。

また、容量素子の誘電体膜の窒化珪素膜中又は表面の汚
染物質を上層の酸化珪素膜中に取り込み。

この酸化珪素膜を除去したので、誘電体膜の膜質を高め
ることができる。

よって、前記半導体集積回路装置の電気的信頼性を向上
することができる。

以下、本発明の構成について、同一基板上にアナログ回
路とデジタル回路とを有する半導体集積回路装置に本発
明を適用した一実施例とともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例である同一基板上にアナログ回路とデ
ジタル回路とを有する半導体集積回路装置の概略構成を
第１図（要部断面図）及び第２図（第１図の要部平面図
）に示す。

第１図及び第２図に示すように、半導体集積回路装置は
、例えば単結晶珪素からなるｐ−型半導体基板１の主面
の第１領域（第１図中、圧側）上に容量素子Ｃ５前記ｐ
−型半導体基板１の主面の第１領域と異なる第２領域（
同第１図中、右側）上にｎチャネルＭＩＳＦＥＴＱｎ、
ｐチャネルＭＩＳＦＥＴＱｐの夫々を形成している。前
記容量素子Ｃはアナログ処理を行うＡ／Ｄ変換器を構成
し、前記ＭＩＳＦＥＴＱｎ、ＭＩＳＦＥＴＱｐの夫々は
、アナログ処理及びデジタル処理を行う。

前記容量素子Ｃは、Ｐ−型半導体基板１の主面に形成さ
れたｎ型ウェル領域２上にフィールド絶縁膜４を介在し
て構成され、第１電極Ｃ１、誘電体膜Ｃ２、第２電極Ｃ
３の夫々を順次積層した積層構造で構成されている。

前記第１電極Ｃ１は例えば多結晶珪素膜で形成され、こ
の多結晶珪素膜には抵抗値を低減する不純物が導入され
ている。前記誘電体膜Ｃ２は、絶縁膜７、絶縁膜８、絶
縁膜１３の夫々を順次積層した３層の積層構造で構成さ
れている。絶縁膜７は熱酸化法で第１電極Ｃ１の表面を
酸化して形成された酸化珪素膜である。この絶縁膜７は
第１電極Ｃ１上及びその側壁部に形成されている。絶縁
膜８は例えばＣＶＤ法で堆積した窒化珪素膜である。

絶縁膜１３は熱酸化法で絶縁膜８の表面を酸化してされ
た酸化珪素膜である。前記第２電極Ｃ３は、前述の第１
電極Ｃ１と同様に例えば多結晶珪素膜で形成され、この
多結晶珪素膜には抵抗値を低減する不純物が導入されて
いる。

前記ｎチャネルＭＩＳＦＥＴＱｎは、フィールド絶縁膜
４及びｐ型半導体領域（チャネルストッパ領域）５で周
囲を囲まれた領域内において、ｐ−型半導体基板１の主
面に形成されたｐ型ウェル領域３の主面に構成されてい
る。つまり、前記ｎチャネルＭＩＳＦＥＴＱｎは、ｐ型
ウェル領域（チャネル形成領域）３、ゲート絶縁膜１４
、ゲート電極１５、ソース領域及びトレイン領域である
一対のｎ°型半導体領域１６で構成されている。

前記ｐチャネルＭＩＳＦＥＴＱＰは、前述のｎチャネル
ＭＩＳＦＥＴＱｎと同様にフィールド絶縁膜４で周囲を
囲まれた領域内において、ｎ型ウェル領域２の主面に構
成されている。つまり、前記ｐチャネルＭＩＳＦＥＴＱ
Ｐは、ｎ型ウェル領域（チャネル形成領域）２、ゲート
絶縁膜１４、ゲート電極１５、ソース領域及びドレイン
領域である一対のｐ°型半導体領域１７で構成されてい
る。

前記ゲート絶縁膜１４は熱酸化法でｎ型ウェル領域３、
ｎ型ウェル領域２の夫々の主面を酸化して形成された酸
化珪素膜である。前記ゲート電極１５は前述の第２電極
Ｃ３と同一導電層で形成される。

つまり、ゲート電極１５は、前述の第２電極Ｃ３と同様
に例えば多結晶珪素膜で形成され、この多結晶珪素膜に
は抵抗値を低減する不純物が導入されている。なお、前
記第２電極Ｃ３及びゲート電極１５は、本実施例におい
て、多結晶珪素膜で形成しているが、この多結晶珪素膜
上にタングステンシリサイド（ＷＳｉ、）膜等の高融点
金属珪化膜を積層した積層膜で形成してもよい。

前記ｎチャネルＭＩＳＦＥＴＱｎのｎ°型半導体領域１
６は、絶縁膜１８に形成された接続孔１９ａを通して、
アルミニウム合金配線２０が電気的に接続されている。

同様に、前記ｐチャネルＭＩＳＦＥＴＱｐのｐ゛型半導
体領域１７はアルミニウム合金配線２０が電気的に接続
されている。前記容量素子Ｃの第１電極Ｃ１は、絶縁膜
１８に形成された接続孔１９Ｃを通してアルミニウム合
金配線２０に電気的に接続されている。前記容量素子Ｃ
の第２電極Ｃ３は、絶縁膜１８に形成された接続孔１９
ｂを通してアルミニウム配線２０に電気的に接続されて
いる。

次に、前記半導体集積回路装置の製造方法について、第
３Ａ図乃至第３Ｆ図（各製造工程毎に示す要部断面図）
を用いて具体的に説明する。

まず、単結晶珪素からなるｐ−型半導体基板ｌを用意す
る。

次に、前記ｐ−型半導体基板ｌの主面の第１領域にｎ型
不純物、第２領域にｐ型不純物及びｎ型不純物の夫々を
イオン打込み法（又は熱拡散法）で導入し、熱拡散処理
を施して、ｐ−型半導体基板１の主面の第１領域（容量
素子形成領域）にｎ型ウェル領域２、ｐ−型半導体基板
ｌの主面の第２領域（ＭＩＳＦＥＴ形成領域）にｎ型ウ
ェル領域３．ｎ型ウェル領域２の夫々を形成する。この
後１周知の選択酸化法により前記ｎ型ウェル領域２、ｎ
型ウェル領域３の夫々の非活性領域となる主面上にフィ
ールド絶縁膜４を形成すると共に、前記Ｐ型ウェル領域
３の主面の非活性領域にｐ゛型半導体領域５を形成する
。この後、熱酸化処理を施して、第３Ａ図に示すように
、第２領域において、ｎ型ウェル領域２、ｎ型ウェル領
域３の夫々の主面の活性領域上に酸化珪素膜で形成され
る絶縁膜６を形成する。

次に、前記フィールド絶縁膜４上及び絶縁膜６上を含む
基板全面に例えば多結晶珪素膜をＣＶＤ法で堆積する。

この多結晶珪素膜には、その堆積中又は堆積後に抵抗値
を低減する不純物（例えばｎ型不純物）が導入される。

その後、約９００〜１１００℃程度の熱酸化処理工程を
施して、前記多結晶珪素膜上に酸化珪素膜（７）を約１
０〜１５［ｎｍ］程度の膜厚で形成する。この後、例え
ばＣＶＤ法により前記酸化珪素膜（））上の全面に窒化
珪素ＩＩＩ（８）を約１５〜３０［ｎ＋ｗｌ程度の膜厚
で形成する。この後、約９００〜１０００℃程度の酸化
性雰囲気中で熱酸化処理工程を施し、前記窒化珪素膜（
８）上に薄い酸化珪素膜（９）を形成する。この熱酸化
処理工程は、窒化珪素膜（８）の表面に発生するピンホ
ールを埋め込むと共に、窒化珪素膜（８）中の汚染物質
又は表面の汚染物質を前記酸化珪素膜（９）中に取り込
むことができるので、窒化珪素膜（８）の絶縁耐圧の向
上、リーク電流量の低減等を図れ、窒化珪素膜（８）の
膜質を高めることができる。

次に、容量素子形成領域が覆われるフォトレジスト膜３
０を形成し、このフォトレジスト膜３０をエツチングマ
スクとして使用し、前記酸化珪素膜（９）、窒化珪素膜
（８）、酸化珪素膜（７）、多結晶珪素膜の夫々を順次
バターニングして、第３Ｂ図に示すように、前記フィー
ルド絶縁膜４上に第１電極Ｃ１、絶縁膜７、絶縁膜８、
絶縁膜９の夫々を形成する。この工程で形成された絶縁
膜７、絶縁膜８の夫々は誘電体膜Ｃ２を構成する。

次に、前記フォトレジスト膜３０を除去した後、ウェッ
トエツチングを施し、第２領域上のｎ型ウェル領域３．
ｎウェル領域２の夫々の絶縁膜６を除去して、第３Ｃ図
に示すように、第２領域のｎ型ウェル領域３、ｎ型ウェ
ル領域２の夫々の活性領域となる表面を露出する。この
時、容量素子形成領域において、誘電体膜Ｃ２の絶縁膜
８上の絶縁膜９も除去され、誘電体膜Ｃ２の絶縁膜８は
エツチングマスクとして使用される。これにより。

前記窒化珪素膜（絶縁膜８）中の汚染物質を取り込んだ
酸化珪素膜（絶縁膜９）を除去できるので、誘電体膜Ｃ
２の膜質を高めることができる。

次に、熱酸化処理工程を施し、前記第２領域において露
出されたＰ型ウェル領域３、ｎ型ウェル領域２の夫々の
表面上に酸化珪素膜で形成された絶縁膜１１を形成する
。この工程において、前記誘電体膜Ｃ２の絶縁膜８上に
は、酸化珪素膜で形成される薄い膜厚の絶縁膜１０が形
成されると共に、前記第１電極Ｃ１の側壁部に酸化珪素
膜で形成された絶縁膜７が形成される。

次に、第３Ｄ図に示すように、前記第２領域のｎ型ウェ
ル領域３、ｎ型ウェル領域２の夫々の活性領域に絶縁膜
１１を通して、ＭＩＳＦＥＴのしきい値電圧（ｖｔｈ）
を調整（制御）する例えばｐ型不純物（例えばボロン（
Ｂ））１２を導入する。このｐ型不純物はイオン打込み
法で導入される。なお、本実施例では、前述のように絶
縁膜６を除去した後、再度絶縁膜１１を形成し、この絶
縁膜１１を通して第２領域にｐ型不純物１２を導入して
いるが、前記絶縁膜６を除去しないで、絶縁膜６を通し
て第２領域にｐ型不純物１２を導入してもよい、この場
合、半導体集積回路装置の製造プロセスにおいて、絶縁
膜６の除去工程及び絶縁膜１１の形成工程に相当する分
、工程数を低減できる。

次に、基板全面にウェットエツチングを施し、第３Ｅ図
に示すように、前記第２領域上の絶縁膜ｆ１を除去して
、第２領域のｎ型ウェル領域３、ｎ型ウェル領域２の夫
々の活性領域の表面を露出する。この時、容量素子の誘
電体膜Ｃ２の絶縁膜８上の絶縁膜１０も除去され、前記
誘電体膜Ｃ２の絶縁膜８はエツチングマスクとして使用
される。

次に、約８００〜９００℃程度の低温の熱酸化処理工程
を施し、前記第２領域のｎ型ウェル領域３、ｎ型ウェル
領域２の夫々の活性領域上に酸化珪素膜で形成されたゲ
ート絶縁膜１４を約１５〜２０　［ｎｍ１程度の膜厚で
形成する。この時、前記誘電体膜Ｃ２の絶縁膜８の表面
も酸化され、この絶縁膜８上にも薄い膜厚の酸化珪素膜
で形成された絶縁膜１３が約１〜２　［ｎｍｌ程度の膜
厚で形成される。

この工程により、酸化珪素膜で形成された絶縁膜７、窒
化珪素膜で形成された絶縁膜８、酸化珪素膜で形成され
た絶縁膜１３の夫々を順次積層した３層の積層構造の誘
電体膜Ｃ２が形成される。

次に、前記絶縁膜１３上及びゲート絶縁膜１４上を含む
基板全面に例えば多結晶珪素膜をＣＶＤ法で堆積する。

この多結晶珪素膜には抵抗値を低減する不純物が導入さ
れる。この後、この多結晶珪素膜にパターニングを施し
て、前記第１領域の絶縁膜１３上に第２電極Ｃ３、第２
領域のゲート絶縁膜１４上にゲート電極１５の夫々を形
成する。この工程により、第１電極Ｃ１、誘電体膜Ｃ２
、第２電極Ｃ３の夫々で構成された容量素子Ｃが完成す
る。

次に、前記ゲート電極１５を不純物導入マスクとして使
用し、第２領域のｎ型ウェル領域３の活性領域の主面部
にｎ型不純物、ｎ型ウェル領域２の活性領域の主面部に
ｐ型不純物の夫々を導入して熱拡散処理を施すことによ
り、第３Ｆ図に示すように、ソース領域及びドレイン領
域である一対のｎ゛型半導体領域１６とソース領域及び
ドレイン領域である一対のｐ°型半導体領域１７が形成
される。この工程により、ｎチャネルＭＩＳＦＥＴＱｎ
及びｐチャネルＭＩＳＦＥＴＱＰが完成する。

次に基板全面にＣＶＤ法で堆積した酸化珪素膜で形成さ
れる絶縁膜１８を形成し、この絶縁膜１８に接続孔１９
ａ、１９ｂ、１９ｃの夫々を形成した後、アルミニウム
合金配線２０を前記接続孔１９ａ、１９ｂ、１９ｃの夫
々を通して各領域に接続する。これにより、前記第１図
及び第２図に示すように、同一基板上に容量素子Ｃ，ｎ
チャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱ
Ｐの夫々を有する半導体集積回路装置がほぼ完成する。

このように、ｐ−型半導体基板１の主面の第１領域上に
フィールド絶縁膜４を介在して第１電極Ｃ１、誘電体膜
Ｃ２、第２電極Ｃ３の夫々を順次積層した容量素子Ｃと
、前記ｐ−型半導体基板１の主面の第１領域と異なる第
２領域上にゲート絶縁膜１４を介在してゲート電極１５
を形成したＭＩＳＦＥＴＱｎ又はＱｐとを有する半導体
集積回路装置の製造方法において、前記ｐ−型半導体基
板１の第１領域（ｎ型ウェル領域２）の主面にフィール
ド絶縁膜４、第２領域（ｎ型ウェル領域２、ｐ型ウェル
領域３の夫々）の主面に絶縁膜６の夫々を形成する工程
と、前記第１領域のフィールド絶縁膜４上に第１電極Ｃ
１、誘電体膜Ｃ２の夫々を順次積層する工程と、前記誘
電体膜Ｃ２をマスクとして使用し、前記第２領域上の絶
縁膜６を除去する工程と、前記誘電体膜Ｃ２をマスクと
して使用し、前記第２領域（ｐ型ウェル領域３、ｎ型ウ
ェル領域２の夫々）上に絶縁膜１１を形成する工程と、
前記第２領域に絶縁膜１１を通してしきい値電圧調整用
不純物１２を導入する工程と、前記誘電体膜Ｃ２をマス
クとして使用し、前記第２領域上の絶縁膜１１を除去す
る工程と、前記誘電体膜Ｃ２をマスクとして使用し、前
記第２領域上にゲート絶縁膜１４を形成する工程と、前
記誘電体膜Ｃ２上に第２電極Ｃ３、前記ゲート絶縁膜１
４上にゲート電極１５の夫々を同一導電層で形成する工
程とを備える。これにより、前記第２領域上に形成され
る絶縁膜６、絶縁膜１１の夫々をフォトレジスト膜を使
用しないで誘電体膜Ｃ２を利用して除去するので、第２
領域のｐ型ウェル領域３、ｎ型ウェル領域２の夫々の活
性領域の表面がフォトレジスト膜の形成工程により汚染
されるのを防止することができ、第２領域上に形成され
るゲート絶縁膜１４の膜質を高めることができる。

また、前記第２領域にしきい値電圧調整用不純物１２を
導入した後、ゲート絶縁膜１４を低温の熱酸化処理工程
で形成しているので、しきい値電圧調整用不純物１２の
不純物濃度分布がブロードになることを防止できると共
に、しきい値電圧調整用不純物１２の導入によるゲート
絶縁膜１４の物理的な損傷に基づく膜質の低下を防止す
ることができる。

また、容量素子Ｃの誘電体膜Ｃ２を形成した後、これに
独立のプロセスでゲート絶縁膜１４を形成し、誘電体膜
Ｃ２の下層の絶縁膜（酸化珪素膜）７を高温の熱酸化処
理工程で形成し、ゲート絶縁膜１４を低温の熱酸化処理
工程で形成する、所謂両者の最適化ができるので、誘電
体膜Ｃ２及びゲート絶縁膜１４の膜質を高めることがで
きる。

また、前記半導体集積回路装置の製造方法において、前
記誘電体膜Ｃ２を形成する工程は、酸化珪素膜で形成さ
れた絶縁膜７、窒化珪素膜で形成された絶縁膜８．酸化
珪素膜で形成された絶縁膜１３の夫々を順次積層する工
程であり、前記絶縁膜６を除去する工程は、前記誘電体
膜Ｃ２の絶縁膜８をマスクとして使用し、この絶縁膜８
上の絶縁膜９及び絶縁膜６を除去する工程である。これ
により、前記容量素子Ｃの誘電体膜Ｃ２の絶縁膜８に発
生するピンホールを埋め込むことができるので、誘電体
膜Ｃ２の膜質を高めることができる。

また、前記容量素子Ｃの誘電体膜Ｃ２の絶縁膜８中又は
表面の汚染物質を絶縁膜９又は絶縁膜１０中に取り込み
、この絶縁膜９又は絶縁膜１０を除去したので、誘電体
膜Ｃ２の膜質を高めることができる。

よって、前記半導体集積回路装置の電気的信頼性を高め
ることができる。

次に、本発明の他の実施例である同一基板上にアナログ
回路とデジタル回路とを搭載した半導体集積回路装置の
概略構成を第４図（要部断面図）に示す。

第４図に示す半導体集積回路装置に搭載される容量素子
Ｃは、前述の実施例と同様に、第１電極Ｃ１、誘電体膜
Ｃ２、第２電極Ｃ３の夫々を順次積層した積層構造で構
成されている。この容量素子Ｃの誘電体膜Ｃ２は、絶縁
膜７．８．１３の夫々を積層した積層構造で構成され、
第１電極Ｃ１の上部表面及び第１電極Ｃ１の周囲の側壁
に沿って構成されている。

次に、前記半導体集積回路装置の製造方法について、第
５Ａ図乃至第５Ｄ図（各製造工程毎に示す要部断面図）
を用いて簡単に説明する。

まず、前述の実施例と同様に、ｐ−型半導体基板１の主
面部にＰ型ウェル領域３、ｎ型ウェル領域２の夫々を形
成する。

次に、第１領域のｎ型ウェル領域２、第２領域のｎ型ウ
ェル領域３及びｎ型ウェル領域２の夫々の非活性領域に
フィールド絶縁膜４を形成すると共に、前記第２領域の
ｎ型ウェル領域３の主面の非活性領域にＰ°型半導体領
域５を形成する。この後、熱酸化処理を施して、第２領
域のｎ型ウェル領域３、ｎ型ウェル領域２の夫々の活性
領域に絶縁膜６を形成する。

次に、前記第１領域のフィールド絶縁膜４上に第１電極
Ｃ１を形成した後、高温の熱酸化処理を施して、第１電
極Ｃ１上及び側壁部に酸化珪素膜で形成された絶縁膜７
を形成する。

次に、前記絶縁膜７上及び絶縁膜６上を含む基板全面に
例えばＣＶＤ法で窒化珪素膜（８）を堆積する。この後
、酸化性雰囲気中で熱酸化処理を施して、第５Ａ図に示
すように、前記窒化珪素膜（８）上に酸化珪素膜（９）
を形成する。この熱酸化処理工程は、前述の実施例と同
様に、窒化珪素膜（８）のピンホールを埋め込むと共に
、窒化珪素膜（８）の汚染物質を前記酸化珪素膜（９）
中に取り込ませることができるので、窒化珪素膜（９）
の膜質を高めることができる。

次に、前記第１領域の第１電極の上部表面及び側壁のす
べてを覆うフォトレジスト膜３０を形成し、このフォト
レジスト膜３０をエツチングマスクとして使用し、前記
酸化珪素膜（９）、窒化珪素膜（８）の夫々を順次エツ
チングして、絶縁膜７上に絶縁膜８、絶縁膜９の夫々を
形成する。この工程で形成される絶縁膜８、絶縁膜９の
夫々は、第１電極Ｃ１に比べて少なくとも製造プロセス
でのマスク合せ余裕寸法に相当する分、大きい平面サイ
ズでパターニングされる。この工程により、誘電体膜Ｃ
２を構成する絶縁膜７．絶縁膜８の夫々が形成される。

次に、前記フォトレジスト膜３０を除去した後、第５Ｂ
図に示すように、第２領域のＰ型ウェル領域３、ｎ型ウ
ェル領域２の夫々の活性領域に絶縁膜６を通して、しき
い値電圧（ｖｔｈ）を調整する例えばｐ型不純物１２を
導入する。なお、このｐ型不純物１２を導入する工程は
、前述の実施例と同様に、絶縁膜６を除去し、第２領域
上に再度絶縁膜１１を形成した後、この絶縁膜１１を通
して行ってもよい。

次に、前述の実施例と同様に、基板全面にウェットエツ
チングを施し、第２領域上の絶縁膜６を除去して、第５
Ｃ図に示すように、第２領域のＰ型ウェル領域３、ｎ型
ウェル領域２の夫々の活性領域の表面を露呂する。この
時、誘電体膜Ｃ２の絶縁膜８上の絶縁膜９も除去され、
誘電体膜Ｃ２の絶縁膜８はエツチングマスクとして使用
される。

これにより、前記窒化珪素膜（絶縁膜８）中の汚染物質
を取り込んだ酸化珪素膜（絶縁膜９）を除去できるので
、誘電体膜Ｃ２の膜質を高めることができる。

次に、前述の実施例と同様に、低温の熱酸化処理を施し
、前記第２領域のＰ型ウェル領域３、ｎ型ウェル領域２
の夫々の活性領域にゲート絶縁膜１４を形成する。この
熱酸化処理工程において、前記誘電体膜Ｃ２の絶縁膜８
上にも薄い膜厚の絶縁膜１３が形成される。この後、前
述の実施例と同様に５第２電極Ｃ３、ゲート電極１５、
ゴ型半導体領域１６．ｐ’型半導体領域１７の夫々を形
成することにより、前記第４図に示すように、容量素子
Ｃ，ｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ及びｐ
チャネルＭＩＳＦＥＴＱＰを有する半導体集積回路装置
がほぼ完成する。

このように、本実施例の製造方法によれば、第１電極Ｃ
１の側壁部に絶縁膜７．８．１３の夫々で構成された良
質の誘電体膜Ｃ２を形成することができ、例えば第６Ａ
図（要部断面図）及び第６Ｂ図（第６Ａ図の要部平面図
）に示すように、第２電極Ｃ３で第１電極Ｃ１を覆うよ
うに形成することができる（第１電極Ｃ１の周囲の側壁
部で誘電体膜Ｃ２の耐圧が律則されない）ので、設計上
のレイアウトの自由度を高められる。

なお、容量素子Ｃの誘電体膜Ｃ２の上層の絶縁膜１３は
、完成時に存在していても、存在していなくても誘電体
膜Ｃ２の電気的特性は実質的に差がないので、前述の実
施例では絶縁膜１３が存在するものとして説明したが、
本発明は絶縁膜１３が存在しなくてもよい。

また、前記容量素子Ｃの第１電極Ｃ１の周囲の側壁部の
誘電体膜Ｃ２は、前述の第１図に示すように、絶縁膜（
酸化珪素膜）７のみで形成してもよい。この場合、第１
電極Ｃ１の上部表面上には、絶縁膜７、絶縁膜（窒化珪
素膜）８の夫々が順次積層され、第１電極Ｃ１の周囲の
側壁部には、前記絶縁膜８を酸化マスクとして第１電極
Ｃ１の上部の絶縁膜７に比べて厚い膜厚の絶縁膜７が形
成される。この第１電極Ｃ１の周囲の側壁部の絶縁膜７
は、この第１電極Ｃ１の周囲の側壁部で誘電体膜Ｃ２の
耐圧が律則されないために厚く形成される。前記第１電
極Ｃ１、誘電体膜Ｃ２の絶縁膜８の夫々は同一マスクパ
ターンでパターニングされている。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、誘電体膜Ｃ２の絶縁膜８をタンタル
オキサイド（Ｔａ２０．）膜で形成した容量素子とＭＩ
ＳＦＥＴとを有する半導体集積回路装置に適用できる。

また、本発明は、スタックドキャパシタ（ｓｔａｃｋｅ
ｄ　ｃａｐａｃｉｔｏｒ）構造の容量素子とＭＩＳＦＥ
Ｔとの直列回路でメモリセルを構成するＤＲＡＭ（Ｄｙ
ｎａｍｉｃ　Ｒａｎｄｏｍ八ｃｃｅへｓ　Ｍ　ｅｍｏｒ
ｙ）を有する半導体集積回路装置に適用できる。

また、本発明は、ＭＮＯＳ　（Ｍｅｔａｌ　Ｎ１ｔｒｉ
ｄｅＯｘｉｄｅ　Ｓ　ｅｍｉｃｏｎｄｕｃｔｏｒ）構造
のトランジスタとＭＩＳＦＥＴとの直列回路でメモリセ
ル（２トランジスタ）を構成したＥ　Ｅ　Ｐ　ＲＯＭ　
（Ｅ　１ｅｃｔｒｉｃａｌｌｙＥ　ｒａｓａｂｌｅ　Ｐ
　ｒｏｇｒａｏ＋ｍａｂｌｅ　Ｒｅａｄ−Ω−ｎｌｙ　
Ｍｅｍｏｒｙ）を有する半導体集積回路装置に適用でき
る。この場合、ＭＮＯＳ構造のトランジスタのゲート絶
縁膜、ゲート電極の夫々が、前述の容量素子の誘電体膜
、第２電極の夫々に対応する。

また、本発明は、フローティングゲート電極及びコント
ロールゲート電極を有する電界効果トランジスタでメモ
リセルを構成するＥｐＲＯＭ（Ｅｒａｓａｂｌｅ　Ｐｒ
ｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏ
ｒｙ）を備えた半導体集積回路装置に適用できる。この
場合、メモリセルの電界効果トランジスタのフローティ
ングゲート電極、ゲート絶縁膜、コントロールゲート電
極の夫々が、前述の容量素子の第１電極、誘電体膜、第
２電極の夫々に対応する。

また、本発明は、Ｆ　Ｌ　ＯＴ　ＯＸ　（Ｆ　ｌｏａｔ
ｉｎｇ−ｇａｔｅ　Ｔ　ｕｎｎｅｌ−９−ｘｉｄｅ）構
造のメモリセルで構成されたＥＥＰＲＯＭを有する半導
体集積回路装置に適用できる。この場合、前記ＦＬＯＴ
ＯＸ構造のメモリセルのフローティングゲート電極、ゲ
ート絶縁膜、コントロール電極の夫々が、前述の容量素
子の第１電極、誘電体膜、第２電極の夫々に対応する。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

同一基板上に容量素子とＭＩＳＦＥＴとを有する半導体
集積回路装置において、前記容量素子の誘電体膜の膜質
を高めると共に、前記ＭＩＳＦＥＴのゲート絶縁膜の膜
質を高めることができる。

また、前記半導体集積回路装置の製造プロセスを低減で
きる。

【図面の簡単な説明】

第１図は、本発明の一実施例である同一基板上にアナロ
グ回路とデジタル回路とを有する半導体集積回路装置の
概略構成を示す要部断面図、第２図は、第１図の要部平
面図、 第３Ａ図乃至第３Ｆ図は、前記半導体集積回路装置の製
造方法を各製造工程毎に示す要部断面図、第４図は、本
発明の他の実施例である半導体集積回路装置の概略構成
を示す要部断面図、第５Ａ図乃至第５Ｄ図は、前記半導
体集積回路装置の製造方法を各製造工程毎に示す要部断
面図、第６Ａ図は、半導体集積回路装置の要部断面図、
第６Ｂ図は、第６Ａ図の要部平面図、 第７Ａ図乃至第７Ｃ図、第８Ａ図乃至第８Ｄ、第９Ａ図
乃至第９Ｄ図は、従来の前記半導体集積回路の製造方法
を各製造工程毎に示す要部断面図である。 図中、１・・・ｐ−型半導体基板、２・・・ｎ型ウェル
領域、３・・・ｎ型ウェル領域、４・・・フィールド絶
縁膜、Ｃ１・・・第１電極、Ｃ２・・・誘電体膜、Ｃ３
・・・第２電極、７．８．１３・・・絶縁膜、１４・・
・ゲート絶縁膜、１５・・・ゲート電極、１６・・・ｎ
゛型半導体領域、１７・・・ｐ°型半導体領域、２０・
・・アルミニウム合金配線、Ｃ・・・容量素子、Ｑ　ｎ
　−ｎチャネルＭＩＳＦＥＴ、Ｑｐ−ｐチャネルＭＩＳ
ＦＥＴである。 第２図 Ｃ１Ｃ３ １Ｅ７ｃ図 第７Ａ図 第７Ｂ図 ＬＦＪ 第８Ｃ図 １（Ｐ） 第８Ｄ図 １（Ｐ） 第弘図 第８８図 努９Ｃ図 第９Ｄ図 第９Ａ図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面の第１領域上に絶縁膜を介在して
   第１電極、誘電体膜、第２電極の夫々を順次積層した容
   量素子と、前記半導体基板の主面の第１領域と異なる第
   ２領域上にゲート絶縁膜を介在してゲート電極を形成し
   たＭＩＳＦＥＴとを有する半導体集積回路装置の製造方
   法において、前記半導体基板の主面の第１領域上に第１
   絶縁膜、第２領域上に第２絶縁膜の夫々を形成する工程
   と、前記第１絶縁膜上に第１電極、誘電体膜の夫々を順
   次積層する工程と、前記誘電体膜をマスクとして使用し
   、前記第２領域上の第２絶縁膜を除去する工程と、前記
   誘電体膜をマスクとして使用し、前記半導体基板の主面
   の第２領域上に第３絶縁膜を形成する工程と、前記半導
   体基板の主面の第２領域に第３絶縁膜を通してしきい値
   電圧調整用不純物を導入する工程と、前記誘電体膜をマ
   スクとして使用し、前記第２領域上の第３絶縁膜を除去
   する工程と、前記誘電体膜をマスクとして使用し、前記
   半導体基板の主面の第２領域上にゲート絶縁膜を形成す
   る工程と、前記誘電体膜上に第２電極、前記ゲート絶縁
   膜上にゲート電極の夫々を同一導電層で形成する工程と
   を備えたことを特徴とする半導体集積回路装置の製造方
   法。 ２、半導体基板の主面の第１領域上に絶縁膜を介在して
   第１電極、誘電体膜、第２電極の夫々を順次積層した容
   量素子と、前記半導体基板の主面の第１領域と異なる第
   ２領域上にゲート絶縁膜を介在してゲート電極を形成し
   たＭＩＳＦＥＴとを有する半導体集積回路装置の製造方
   法において、前記半導体基板の主面の第１領域上に第１
   絶縁膜、第２領域上に第２絶縁膜の夫々を形成する工程
   と、前記第１絶縁膜上に第１電極、誘電体膜の夫々を順
   次積層する工程と、前記半導体基板の主面の第２領域上
   に第２絶縁膜を通してしきい値電圧調整用不純物を導入
   する工程と、前記誘電体膜をマスクとして使用し、前記
   第２領域上の第２絶縁膜を除去する工程と、前記誘電体
   膜をマスクとして使用し、前記半導体基板の主面の第２
   領域上にゲート絶縁膜を形成する工程と、前記誘電体膜
   上に第２電極、前記ゲート絶縁膜上にゲート電極の夫々
   を同一導電層で形成する工程とを備えたことを特徴とす
   る半導体集積回路装置の製造方法。 ３、前記誘電体膜を形成する工程は、酸化珪素膜、窒化
   珪素膜、酸化珪素膜の夫々を順次積層する工程であり、
   前記第２絶縁膜を除去する工程は、前記誘電体膜の窒化
   珪素膜をマスクとして使用し、この窒化珪素膜上の酸化
   珪素膜及び第２絶縁膜を除去する工程であることを特徴
   とする請求項１又は請求項２に記載の半導体集積回路装
   置の製造方法。