JP2010245318A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2010245318A JP2010245318A JP2009092783A JP2009092783A JP2010245318A JP 2010245318 A JP2010245318 A JP 2010245318A JP 2009092783 A JP2009092783 A JP 2009092783A JP 2009092783 A JP2009092783 A JP 2009092783A JP 2010245318 A JP2010245318 A JP 2010245318A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon film
- silicon
- semiconductor device
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 66
- 239000010703 silicon Substances 0.000 claims abstract description 66
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 51
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 51
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 65
- 238000000034 method Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 claims description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 40
- 230000006866 deterioration Effects 0.000 abstract description 4
- 150000003376 silicon Chemical class 0.000 abstract 1
- 239000010408 film Substances 0.000 description 201
- 230000015572 biosynthetic process Effects 0.000 description 17
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000004140 cleaning Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000009194 climbing Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910015900 BF3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
【課題】従来の半導体装置では、容量素子の誘電体膜の膜厚がフォトレジストの剥離の際に一部除去され、その容量値がばらつき、耐圧特性が劣化するという問題があった。
【解決手段】本発明の半導体装置では、容量素子１の下部電極８上面に誘電体膜としてのシリコン窒化膜１２が形成され、シリコン窒化膜１２上面に上部電極１５が形成される。上部電極１５は、シリコン窒化膜１２を保護する多結晶シリコン膜１３とシリコン膜１４の積層構造から成る。この構造により、フォトレジストの剥離の際等にシリコン窒化膜１２の一部が除去され、容量素子１の容量値がばらつきや耐圧劣化が防止される。
【選択図】図１
【解決手段】本発明の半導体装置では、容量素子１の下部電極８上面に誘電体膜としてのシリコン窒化膜１２が形成され、シリコン窒化膜１２上面に上部電極１５が形成される。上部電極１５は、シリコン窒化膜１２を保護する多結晶シリコン膜１３とシリコン膜１４の積層構造から成る。この構造により、フォトレジストの剥離の際等にシリコン窒化膜１２の一部が除去され、容量素子１の容量値がばらつきや耐圧劣化が防止される。
【選択図】図１
Description
本発明は、容量値のばらつきや耐圧劣化を防止する半導体装置及びその製造方法に関する。
従来の半導体装置の製造方法一実施例として、下記の製造方法が知られている。図６（Ａ）及び（Ｂ）は、従来の半導体装置の製造方法を説明するための断面図である。
先ず、図６（Ａ）に示す如く、Ｐ型の半導体基板５１上にＮ型のエピタキシャル層５２を形成する。エピタキシャル層５２は分離領域５３により複数の素子形成領域に区分され、その１領域にはＮＰＮトランジスタ５４が形成され、他の領域のＬＯＣＯＳ酸化膜上には容量素子５５が形成される。そして、ＮＰＮトランジスタ５４の各拡散層を形成し、容量素子５５の下部電極５６と誘電体膜としてシリコン窒化膜５７を形成した後、エピタキシャル層５２上に絶縁層５８を形成する。その後、容量素子５５の形成領域では、上部電極を形成するために絶縁層５８に開口領域５９を形成し、シリコン窒化膜５７を露出させる。
次に、エピタキシャル層５２上にフォトレジスト６０を形成する。ＮＰＮトランジスタ５４の各電極や容量素子５５の下部引き出し電極を形成するために、フォトレジスト６０に開口領域を形成する。そして、フォトレジスト６０をマスクとして用いエッチングによりシリコン窒化膜５７と絶縁層５８にコンタクトホールを形成する。
次に、図６（Ｂ）に示す如く、フォトレジスト６０（図６（Ａ）参照）をアッシングにより剥離し、絶縁層５８上面等を、例えば、硫酸を用いて洗浄する。そして、絶縁層５８に形成された開口領域５９やコンタクトホールを介してＮＰＮトランジスタ５４の各電極や容量素子５５の下部引き出し電極や上部電極６１を形成する（例えば、特許文献１参照。）。
上述したように、容量素子５５では、下部電極５６上面に誘電体膜としてのシリコン窒化膜５７を形成する。そして、絶縁層５８に上部電極６１を形成するための開口領域５９を形成した後にエピタキシャル層５２上面にフォトレジスト６０を形成する。その後、絶縁層５８にコンタクトホールを形成した後、アッシングにより絶縁層５８上から剥離し、絶縁層５８上面等を硫酸により洗浄する。このとき、容量素子５５の形成領域では、フォトレジスト６０の下面に配置されたシリコン窒化膜５７の表面が酸化されたり、シリコン窒化膜５７の一部が硫酸により除去される。また、シリコン窒化膜５７は、開口領域５９を形成する際にも同様に薬液による洗浄される。そして、誘電体膜としてのシリコン窒化膜５７の膜厚が不均一になり、容量値がばらつくという問題が発生する。特に、電体膜としてのシリコン窒化膜５７を薄膜化し、容量素子５５の高密度化を図る場合、上記シリコン窒化膜５７表面の酸化やその膜厚のばらつきによる影響が大きくなる。
また、上述した問題に合わせて、シリコン窒化膜５７では薬液による洗浄の際に、シリコン窒化膜５７内の未反応物質や反応途中物質がエッチング除去される。そして、シリコン窒化膜５７にはピンホールのようなウイークポイントが形成され、その構造により耐圧特性の劣化を招くという問題が発生する。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層上に形成された容量素子の下部電極と、前記下部電極を被覆するように前記半導体層上に形成された絶縁層と、前記絶縁層に形成された開口領域と、前記開口領域から露出する前記下部電極と当接するように前記下部電極上に形成された誘電体膜と、少なくとも前記開口領域上に配置され、前記容量素子の上部電極となる第１のシリコン膜と、前記第１のシリコン膜を被覆し、前記誘電体膜上に形成された前記上部電極となる第２のシリコン膜とを有することを特徴とする。従って、本発明では、第１のシリコン膜により誘電体膜表面が酸化され、また、誘電体膜の一部がエッチングされることが防止され、容量値のばらつきや耐圧劣化が防止される。
また、本発明の半導体装置の製造方法では、半導体層上に容量素子の下部電極を形成し、前記下部電極を被覆するように前記半導体層上に絶縁層を形成した後、前記下部電極が露出するように前記絶縁層に開口領域を形成する工程と、前記開口領域から露出する前記下部電極を被覆するように前記絶縁層上に誘電体膜を形成し、前記開口領域上を被覆するように前記誘電体膜上に前記容量素子の上部電極となる第１のシリコン膜を形成する工程と、前記第１のシリコン膜を被覆するように前記誘電体膜上に前記上部電極となる第２のシリコン膜を形成する工程とを有することを特徴とする。従って、本発明では、第１のシリコン膜と第２のシリコン膜とを積層して上部電極を形成することで、誘電体膜の膜厚のばらつきや誘電体膜へのピンホールの形成を防止できる。
本発明では、上部電極がシリコン膜による積層構造と成ることで、誘電体膜の膜厚のばらつきが防止される。この構造により、容量素子の容量値のばらつきが防止される。
また、本発明では、誘電体膜が薬液に晒されることを防止し、誘電体膜にピンホールが形成されることを防止し、耐圧劣化が防止される。
また、本発明では、積層構造の上部電極において、上部電極表面の平坦性を向上させることで、上部電極上面に配置されるコンタクトホールが容易に形成される。
また、本発明では、少なくとも２層のシリコン膜を積層して上部電極を形成する。この製造方法により、その他の製造工程に用いる薬液により誘電体膜の一部が除去され、誘電体膜の膜厚がばらつくことやピンホールの発生を防止できる。
また、本発明では、ＮＰＮトランジスタのエミッタ取り出し電極と容量素子の上部電極とを共用工程にて形成することで、製造コストの低減が図れる。
また、本発明では、積層構造の上部電極において、その上部電極内に渡り不純物を拡散させることで、容量素子の電圧依存性を向上できる。
以下に、本発明の第１の実施の形態である半導体装置について、図１を参照し、詳細に説明する。図１（Ａ）は、容量素子１を説明するための断面図であり、図１（Ｂ）に示すＡ−Ａ線方向の断面図である。図１（Ｂ）は、容量素子１を説明するための平面図である。
図１（Ａ）に示す如く、Ｐ型の単結晶シリコン基板２上には、Ｎ型のエピタキシャル層３が形成される。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成される場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層される場合でも良い。また、エピタキシャル層３は、分離領域４により複数の素子形成領域に区分される。そして、分離領域４は、Ｐ型の埋込層４ＡとＰ型の拡散層４Ｂから構成される。エピタキシャル層３表面からの拡散層４Ｂの拡散深さ（這い下がり幅）は、基板２表面からの埋込層４Ａの拡散深さ（這い上がり幅）よりも浅くなり、分離領域４の形成領域を狭めることができる。
容量素子１が、複数の素子形成領域の中の１領域上に形成される。容量素子１の形成領域では、エピタキシャル層３表面側にＬＯＣＯＳ酸化膜５が形成される。そして、ＬＯＣＯＳ酸化膜５上面には、多結晶シリコン膜６とタングステンシリコン膜（以下、ＷＳｉ膜と呼ぶ。）７が堆積され、下部電極８が形成される。多結晶シリコン膜６は、例えば、１０００Åの膜厚を有し、ＷＳｉ膜７は、例えば、１０２０Åの膜厚を有する。
絶縁層９が、下部電極８上面に形成され、例えば、ＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜から成る。絶縁層９には開口領域１０が形成され、開口領域１０からは下部電極８が露出する。そして、下部電極８と絶縁層９の側面には、絶縁スペーサー１１が形成される。絶縁スペーサー１１は、例えば、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜から成る。
シリコン窒化膜１２が、下部電極８上を含むエピタキシャル層３上に形成され、開口領域１０を介して下部電極８と当接する。シリコン窒化膜１２は、例えば、１７５Åの膜厚を有し、容量素子１では誘電体膜として用いられる。そして、シリコン窒化膜１２は、上記膜厚のように薄膜として形成されることで、容量素子１の高密度化が実現される。尚、太線で示すように、多結晶シリコン膜１３に被覆されたシリコン窒化膜１２表面にはシリコン酸化膜が形成される。
多結晶シリコン膜１３が、少なくとも開口領域１０上を被覆するように、下部電極８上に形成される。多結晶シリコン膜１３は、例えば、５２５Åの膜厚を有する。詳細は後述するが、多結晶シリコン膜１３は、開口領域１０内に形成されたシリコン窒化膜１２がエッチングされることやシリコン窒化膜１２にピンホールが形成されることを防止する。そして、シリコン窒化膜１２は、誘電体膜として用いられる領域の膜厚のばらつきがなくなり、容量素子１の容量値のばらつきが防止される。尚、シリコン窒化膜１２がエッチングされることを防止するため、多結晶シリコン膜１３は、シリコン膜１４より薄い膜であり、シリコン窒化膜１２が、後工程のフォトレジストの洗浄用の薬液やシリコン膜を堆積する前の洗浄用の薬液によりエッチングされない膜厚を有していればよい。
シリコン膜１４が、多結晶シリコン膜１３を被覆するように、下部電極８上に形成される。シリコン膜１４は、例えば、２０００Åの膜厚を有する。シリコン膜１４は、堆積時にはアモルファスシリコン膜として形成される。その後の製造工程での熱がシリコン膜１４に加わることで、多結晶シリコン膜へと変遷する。そして、上部電極１５は、多結晶シリコン膜１３とシリコン膜１４との積層構造により形成される。尚、シリコン膜１４は、多結晶シリコン膜１３上に連続して積層されないため、多結晶シリコン膜１３上面には薄い酸化膜が形成される。その結果、多結晶シリコン膜１３とシリコン膜１４との結晶方位が若干異なる。また、シリコン膜１４は、アモルファスシリコン膜として堆積することで、多結晶シリコン膜として堆積する場合よりもグレインが大きくなり、低抵抗化が図れ、また、低抵抗化による高周波特性も向上される。
絶縁層１６が、エピタキシャル層３上に形成される。絶縁層１６は、例えば、ＴＥＯＳ膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等が積層され、構成される。そして、絶縁層１６にはコンタクトホール１７〜２０が形成され、コンタクトホール１７〜２０を介して上部引き出し電極２１〜２３と下部引き出し電極２４が形成される。
図１（Ｂ）では、実線２５、２６に囲まれる領域は、分離領域４の形成領域を示す。一点鎖線２７に囲まれる領域は、下部電極８の形成領域を示す。実線２８に囲まれる領域は、上部電極１５のシリコン膜１４の形成領域を示す。点線２９に囲まれる領域は、上部電極１５の多結晶シリコン膜１３の形成領域を示す。
先ず、実線２８及び点線２９にて示すように、上部電極１５では、シリコン膜１４が、多結晶シリコン膜１３を完全に被覆するように多結晶シリコン膜１３上面に形成される。また、実線３０は、絶縁層９に形成された開口領域１０を示す。そして、点線２９にて囲む領域であり、実線３０の領域内には９つの四辺形が図示され、上部引き出し電極を形成するためのコンタクトホールを示す。この構造により、多結晶シリコン膜１３上面はシリコン膜１４により完全に被覆され、シリコン膜１４表面の平坦な領域が増大し、絶縁層１６（図１（Ａ）参照）表面も平坦化される。そして、膜厚の均一な領域にはコンタクトホールが形成し易く、上部電極１５に対して均一にコンタクトホールが配置され、容量素子１の均一動作が実現される。
更に、実線２８、３０にて示すように、開口領域１０の端部と上部電極１５の端部との離間距離を短くすることで、上部電極１５に起因して発生する寄生容量を低減させ、高周波特性を向上させる。
更に、実線２８、点線２９にて示すように、多結晶シリコン膜１３がシリコン膜１４により完全に被服されることで、シリコン膜１４を加工する際の多結晶シリコン膜１３表面の酸化が防止される。
更に、一点鎖線２７にて示す下部電極８に対しては、紙面右側に７つの四辺形が図示され、下部引き出し電極を形成するためのコンタクトホールを示す。コンタクトホールは、紙面Ｙ軸方向に均等に配置される。尚、下部引き出し電極は、実線２８にて示すシリコン膜１４の周囲に一環状に配置される場合でもよく、容量素子１の形成領域との関係によりその配置領域が決定される。
尚、本実施の形態では、上部電極１５は、多結晶シリコン膜１３とアモルファスシリコン膜として堆積し、その後多結晶シリコン膜へと変遷するシリコン膜１４の積層構造から成る場合について説明したがこの場合に限定するものではない。上部電極１５は、アモルファスシリコン膜の積層構造の場合でも良く、また、シリコン膜１４は多結晶シリコン膜として堆積される場合でも良い。
次に、本発明の第２の実施の形態である半導体装置の製造方法について、図２〜図５を参照し、詳細に説明する。図２〜図５は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、図１に示した容量素子１にて説明した各構成要素と同じ構成要素には同じ符番を付している。
先ず、図２に示す如く、Ｐ型の単結晶シリコン基板２を準備し、基板２上にＮ型のエピタキシャル層３を形成する。基板２とエピタキシャル層３には分離領域４を形成し、エピタキシャル層３は分離領域４により複数の素子形成領域に区分される。１つの素子形成領域３２にはＮＰＮトランジスタ３１が形成され、他方の素子形成領域３３上には容量素子１が形成される。そして、素子形成領域３２では、コレクタ領域としてのＮ型の埋込層３４、Ｎ型の拡散層３５が形成される。
次に、エピタキシャル層３の所望の領域には、ＬＯＣＯＳ酸化膜５を形成する。そして、ＬＯＣＯＳ酸化膜５上面にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、多結晶シリコン膜６、ＷＳｉ膜７及び絶縁層９を順次堆積する。その後、多結晶シリコン膜６、ＷＳｉ膜７及び絶縁層９をエッチングにより選択的に除去し、素子形成領域３３にはＬＯＣＯＳ酸化膜５上面に容量素子１の下部電極８を形成する。尚、絶縁層９としてＮＳＧ膜を用いる。
次に、図３に示す如く、エピタキシャル層３上にＣＶＤ法によりＴＥＯＳ膜を堆積する。そして、そのＴＥＯＳ膜をエッチバックすることで、下部電極８と絶縁層９の側面に絶縁スペーサー１１を形成する。次に、絶縁層９をエッチングにより選択的に除去し、開口領域１０を形成する。そして、エピタキシャル層３上にＣＶＤ法によりシリコン窒化膜１２を形成する。シリコン窒化膜１２は容量素子１の誘電体膜として用いられるため、開口領域１０から露出する下部電極８上面を被覆する。その後、エピタキシャル層３上にＣＶＤ法により多結晶シリコン膜１３を堆積し、多結晶シリコン膜１３をエッチングにより選択的に除去する。ここで、太線で示すように、シリコン窒化膜１２を堆積後、その表面にシリコン酸化膜を形成した後、多結晶シリコン膜１３を堆積する。シリコン酸化膜を形成することで、シリコン窒化膜１２内の未反応物質や反応途中物質が酸化され、ピンホールのようなウイークポイントが形成されことなく、耐圧特性の劣化が防止される。
次に、エピタキシャル層３上にフォトレジスト３６を形成し、ＮＰＮトランジスタ３１のエミッタ領域の形成領域上が開口されるように、フォトレジスト３６に開口領域を形成する。そして、フォトレジスト３６をマスクとして用い開口領域から露出するシリコン窒化膜１２をエッチングにより選択的に除去する。
尚、シリコン窒化膜１２を形成する工程前に、素子形成領域３２にはＮＰＮトランジスタ３１のコレクタ領域としてのＮ型の拡散層３７及びベース領域としてのＰ型の拡散層３８、３９が形成される。
次に、図４に示す如く、フォトレジスト３６（図３参照）を剥離し、シリコン窒化膜１２上面等を洗浄する。例えば、アッシングによりシリコン窒化膜１２上のフォトレジスト３６を剥離し、シリコン窒化膜１２上面等を硫酸により洗浄する。このとき、容量素子１の開口領域１０では、シリコン窒化膜１２上面に多結晶シリコン膜１３が配置され、シリコン窒化膜１２が硫酸に晒されることを防止できる。また、フォトレジスト３６の剥離、洗浄工程において、開口領域１０に配置されたシリコン窒化膜１２表面が露出することはない。その結果、開口領域１０及びその周辺領域では、シリコン窒化膜１２の膜厚のばらつきやシリコン窒化膜１２にピンホールが形成されることが防止される。特に、本実施の形態のように、容量素子１の高密度化のため誘電体膜の薄膜化が図られる構造では、シリコン窒化膜１２の膜厚のばらつきやその表面の酸化を防止することで、容量値のばらつきが防止される。
次に、シリコン窒化膜１２表面（エピタキシャル層３の表面側）を、例えば、フッ酸とＳＣ１（アンモニア水（ＮＨ４ＯＨ）と過酸化水素水（Ｈ２Ｏ２）と水（Ｈ２Ｏ）とを１：１：５にて混合した液）にて洗浄した後、エピタキシャル層３上にＣＶＤ法によりシリコン膜４０を堆積する。シリコン膜４０としてアモルファスシリコン膜を堆積する。この洗浄工程においても、シリコン窒化膜１２上面に多結晶シリコン膜１３が配置され、シリコン窒化膜１２がその洗浄用の薬液に晒されることを防止できる。尚、図示したように、シリコン膜４０を堆積する前の洗浄工程において、シリコン窒化膜１２表面のシリコン酸化膜が選択的に除去される。また、前述したＳＣ１の混合比率は、使用状況に応じて種々の変更が可能である。
そして、シリコン膜４０に対してＮ型不純物、例えば、ヒ素（Ａｓ＋）を加速電圧９０〜１１０ｋｅＶ、導入量５．０×１０１４〜５．０×１０１６／ｃｍ２でイオン注入する。その後、太線で示すシリコン酸化膜をエッチングストッパー膜として用い、シリコン膜４０をエッチングにより選択的に除去し、ＮＰＮトランジスタ３１のエミッタ取り出し電極４２（図５参照）と容量素子１の上部電極１５（図５参照）を形成した後、基板２を１１００℃の酸化性雰囲気中に２０秒間程度置き、熱処理を行う。この熱処理により、ＮＰＮトランジスタ３１の形成領域では、シリコン膜４０からベース領域のＰ型の拡散層３８に対して上記不純物が拡散し、エミッタ領域としてのＮ型の拡散層４１が形成される。一方、容量素子１の形成領域では、この熱処理によりシリコン膜４０内の上記不純物が、多結晶シリコン膜１３内へと拡散することで、上部電極１５の空乏化が防止される。そして、容量素子１の電圧依存性が向上される。
また、前述したように、シリコン膜４０のみを選択的に除去し、上部電極１５を形成し、シリコン膜４０は多結晶シリコン膜１３を完全に被覆する。この製造方法により、上部電極１５での段差は、実質、シリコン膜４０の膜厚となり、その段差領域が急峻となることを防止できる。例えば、多結晶シリコン膜１３とシリコン膜４０とを同時に選択的に加工する場合には、段差が２５００Åとなるが、本実施の形態では、２０００Å程度に抑えることができる。
また、多結晶シリコン膜１３とシリコン膜４０との間には、太線にて図示したように、シリコン酸化膜が配置される。例えば、多結晶シリコン膜１３とシリコン膜４０とを同時に選択的に加工する場合には、そのシリコン酸化膜にてエッチングレート比の相違によりエッチングばらつきが発生する。しかしながら、本実施の形態では、シリコン膜４０のみを選択的に除去することで、エッチングばらつきを防止し、膜厚のばらつきによる容量素子１の容量値のばらつきを防止できる。
尚、上部電極１５では、多結晶シリコン膜１３とシリコン膜１４との界面に酸化膜が形成されるが、その酸化膜もこの熱処理工程によりボールアップされ、導通される。また、図示したように、シリコン膜４０をエッチングする際に、シリコン窒化膜１２の一部はオーバーエッチングされる。
次に、図５に示す如く、エピタキシャル層３上に絶縁層１６を形成する。絶縁層１６は、例えば、ＴＥＯＳ膜、ＢＰＳＧ膜、ＳＯＧ膜等が積層され、構成される。そして、絶縁層１６にコンタクトホール１７〜２０、４３〜４５を形成し、コンタクトホール１７〜２０、４３〜４５を介して上部引き出し電極２１〜２３、下部引き出し電極２４、エミッタ電極４６、ベース電極４７、コレクタ電極４８を形成する。
尚、本実施の形態では、多結晶シリコン膜１３自体に不純物をイオン注入しない製法について説明したが、この場合に限定するものではない。例えば、シリコン膜１４自体にＮ型不純物、例えば、フッ化ホウ素（ＢＦ２ ＋）を直接イオン注入した後に、多結晶シリコン膜１３上にシリコン膜１４を堆積する場合でも良い。この場合でも、上部電極１５の空乏化が防止され、容量素子１の電圧依存性が向上される。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１ 容量素子
８ 下部電極
１２ シリコン窒化膜
１３ 多結晶シリコン膜
１４ シリコン膜
１５ 上部電極
８ 下部電極
１２ シリコン窒化膜
１３ 多結晶シリコン膜
１４ シリコン膜
１５ 上部電極
Claims (8)
- 半導体層と、
前記半導体層上に形成された容量素子の下部電極と、
前記下部電極を被覆するように形成された絶縁層と、
前記絶縁層に形成された開口領域と、
前記開口領域から露出する前記下部電極と当接するように前記下部電極上に形成された誘電体膜と、
少なくとも前記開口領域上に配置され、前記容量素子の上部電極となる第１のシリコン膜と、
前記第１のシリコン膜を被覆し、前記誘電体膜上に形成された前記上部電極となる第２のシリコン膜とを有することを特徴とする半導体装置。 - 前記第１のシリコン膜は、前記第２のシリコン膜よりも薄い膜であり、前記第１のシリコン膜は、フォトレジストを剥離するための薬液が前記誘電体膜に届かない膜厚を有することを特徴とする請求項１に記載の半導体装置。
- 前記第２のシリコン膜は、前記第１のシリコン膜を完全に被覆することを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記誘電体膜はシリコン窒化膜であり、前記シリコン窒化膜の表面には酸化膜が形成されることを特徴とする請求項１または請求項２に記載の半導体装置。
- 半導体層上に容量素子の下部電極を形成し、前記下部電極を被覆するように前記半導体層上に絶縁層を形成した後、前記下部電極が露出するように前記絶縁層に開口領域を形成する工程と、
前記開口領域から露出する前記下部電極を被覆するように前記絶縁層上に誘電体膜を形成し、前記開口領域上を被覆するように前記誘電体膜上に前記容量素子の上部電極となる第１のシリコン膜を形成する工程と、
前記第１のシリコン膜を被覆するように前記誘電体膜上に前記上部電極となる第２のシリコン膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記誘電体膜はシリコン窒化膜であり、前記シリコン窒化膜の表面に酸化膜を形成した後、前記誘電体膜上面に第１のシリコン膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記半導体層にバイポーラトランジスタを形成し、前記バイポーラトランジスタのエミッタ取り出し電極と前記上部電極の第２のシリコン膜とを共用工程にて形成する半導体装置の製造方法において、
前記エミッタ取り出し電極を形成するためのコンタクトホールはフォトレジストをマスクとしてエッチングにより形成し、前記フォトレジストは前記第１のシリコン膜を形成した後に前記絶縁層上に形成することを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。 - 前記第２のシリコン膜としてアモルファスシリコン膜を堆積し、前記アモルファスシリコン膜に注入した不純物を前記第１のシリコン膜へと拡散させることを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009092783A JP2010245318A (ja) | 2009-04-07 | 2009-04-07 | 半導体装置及びその製造方法 |
| US12/755,663 US8461663B2 (en) | 2009-04-07 | 2010-04-07 | Semiconductor device with silicon capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009092783A JP2010245318A (ja) | 2009-04-07 | 2009-04-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010245318A true JP2010245318A (ja) | 2010-10-28 |
Family
ID=42825486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009092783A Pending JP2010245318A (ja) | 2009-04-07 | 2009-04-07 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8461663B2 (ja) |
| JP (1) | JP2010245318A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8685828B2 (en) | 2011-01-14 | 2014-04-01 | Infineon Technologies Ag | Method of forming a capacitor |
| US8318575B2 (en) | 2011-02-07 | 2012-11-27 | Infineon Technologies Ag | Compressive polycrystalline silicon film and method of manufacture thereof |
| US9011350B2 (en) | 2011-11-30 | 2015-04-21 | Lincoln Diagnostics, Inc. | Allergy testing device and method of testing for allergies |
| JP2016162904A (ja) * | 2015-03-03 | 2016-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04170066A (ja) * | 1990-11-01 | 1992-06-17 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH08213473A (ja) * | 1995-02-07 | 1996-08-20 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH10112507A (ja) * | 1996-08-14 | 1998-04-28 | Sony Corp | 半導体装置の製造方法 |
| JPH11135657A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | 半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2840488B2 (ja) | 1991-09-27 | 1998-12-24 | 三洋電機株式会社 | 半導体集積回路とその製造方法 |
| JP5129541B2 (ja) * | 2007-10-15 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2009
- 2009-04-07 JP JP2009092783A patent/JP2010245318A/ja active Pending
-
2010
- 2010-04-07 US US12/755,663 patent/US8461663B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04170066A (ja) * | 1990-11-01 | 1992-06-17 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH08213473A (ja) * | 1995-02-07 | 1996-08-20 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH10112507A (ja) * | 1996-08-14 | 1998-04-28 | Sony Corp | 半導体装置の製造方法 |
| JPH11135657A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100252910A1 (en) | 2010-10-07 |
| US8461663B2 (en) | 2013-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110875241B (zh) | 用于形成绝缘体上半导体（soi）衬底的方法 | |
| CN108231670B (zh) | 半导体元件及其制作方法 | |
| US11437272B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2006261161A (ja) | 半導体装置の製造方法 | |
| JP2016225512A (ja) | 半導体装置の製造方法 | |
| TW202013598A (zh) | 絕緣體上半導體基底、其形成方法以及積體電路 | |
| JP2010245318A (ja) | 半導体装置及びその製造方法 | |
| US8710626B2 (en) | Semiconductor device having trapezoidal shaped trenches | |
| US10134736B2 (en) | Method of integrating thyristor and metal-oxide semiconductor transistor on a semiconductor substrate | |
| JP2012028562A (ja) | 半導体装置の製造方法 | |
| US6884684B2 (en) | High density trench power MOSFET structure and fabrication method thereof | |
| JP2007287813A (ja) | 半導体装置およびその製造方法 | |
| US20090140332A1 (en) | Semiconductor device and method of fabricating the same | |
| KR100259075B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100801076B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US8823138B1 (en) | Semiconductor resistor including a dielectric layer including a species creating fixed charges and method for the formation thereof | |
| JP2006352003A (ja) | 半導体装置およびその製造方法 | |
| JP2009016754A (ja) | 半導体装置及びその製造方法 | |
| JP2005109361A (ja) | 半導体装置及びその製造方法 | |
| JP6375316B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
| JP5685344B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
| JP5928566B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
| US20040033443A1 (en) | Method of manufacturing a semiconductor device | |
| CN115954355A (zh) | 半导体器件 | |
| TW202433580A (zh) | 製造半導體裝置之方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110606 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120330 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130408 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130716 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130717 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131011 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131210 |