JPH0341762A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0341762A JPH0341762A JP1175455A JP17545589A JPH0341762A JP H0341762 A JPH0341762 A JP H0341762A JP 1175455 A JP1175455 A JP 1175455A JP 17545589 A JP17545589 A JP 17545589A JP H0341762 A JPH0341762 A JP H0341762A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置に関するものである。
（従来の技術）
以下第３図および第４図（ａ）〜（ｅ）を参照して従来
技術による相補型金属絶縁膜半導体装置（以下ＣＭＯ３
）−ランジスタと称す）について説明する。
技術による相補型金属絶縁膜半導体装置（以下ＣＭＯ３
）−ランジスタと称す）について説明する。
第３図は、ＣＭＯＳトランジスタの平面図である。ＣＭ
ＯＳトランジスタはＮチャネルＭＯＳトランジスタ（以
下ＮＭＯ８と称す）とＰチャネルＭＯ３）ランジスタ（
以下ＰＭＯ８と称す）とで構成されており、それら各ト
ランジスタはゲート電極（１１）をはさみ、それぞれソ
ース拡散層領域（１２） 、 （１４）及びドレイン拡
散層領域（１３）、 （１５）を有している。
ＯＳトランジスタはＮチャネルＭＯＳトランジスタ（以
下ＮＭＯ８と称す）とＰチャネルＭＯ３）ランジスタ（
以下ＰＭＯ８と称す）とで構成されており、それら各ト
ランジスタはゲート電極（１１）をはさみ、それぞれソ
ース拡散層領域（１２） 、 （１４）及びドレイン拡
散層領域（１３）、 （１５）を有している。
第４図（ａ） 〜（ｅ）は第３図のＡ−Ａ’断面図であ
り、これらを製造工程に従って説明する。
り、これらを製造工程に従って説明する。
第４図＜ａ）に示すように、半導体基板（１）にＮＭＯ
Ｓトランジスタ領域となるＰ型不純物が添加された半導
体基板領域（以下Ｐ ｗｅｌｌと称す）（２〉と、ＰＭ
ＯＳ）ランジスタ領域となるＮ型不純物が添加された半
導体基板領域（以下Ｎ Ｗｅｌｌと称す）（３）を形成
する。所定の場所に素子分離膜（４）を形成し、素子分
離膜（４）に囲まれた半導体基°板表面にゲート絶縁膜
（５）を形成し、続いてゲート電極材料として実質的に
不純物を含まない多結晶シリコン膜（６）を全面に形成
する。
Ｓトランジスタ領域となるＰ型不純物が添加された半導
体基板領域（以下Ｐ ｗｅｌｌと称す）（２〉と、ＰＭ
ＯＳ）ランジスタ領域となるＮ型不純物が添加された半
導体基板領域（以下Ｎ Ｗｅｌｌと称す）（３）を形成
する。所定の場所に素子分離膜（４）を形成し、素子分
離膜（４）に囲まれた半導体基°板表面にゲート絶縁膜
（５）を形成し、続いてゲート電極材料として実質的に
不純物を含まない多結晶シリコン膜（６）を全面に形成
する。
次に第４図（ｂ）に示すように、ＰＭＯＳ。
ＮＭＯＳトランジスタそれぞれのゲート電極材料に異な
る不純物を添加する場合、ＰＭＯＳ領域となるＮ Ｗｅ
ｌｌ（３）上の多結晶シリコン膜（８ｂ）上にレジスト
パターン（７ａ）を形成し、ＮＭＯ８領域となるＰ Ｗ
ａｌｌ（２）上の多結晶シリコン膜（６ａ）にＮ型の不
純物例えばヒ素（Ａｓ）のイオン注入を行う。
る不純物を添加する場合、ＰＭＯＳ領域となるＮ Ｗｅ
ｌｌ（３）上の多結晶シリコン膜（８ｂ）上にレジスト
パターン（７ａ）を形成し、ＮＭＯ８領域となるＰ Ｗ
ａｌｌ（２）上の多結晶シリコン膜（６ａ）にＮ型の不
純物例えばヒ素（Ａｓ）のイオン注入を行う。
第４図（ｅ）に示すように、レジストパターン（７ａ）
を剥離した後、ＮＭＯ８領域なとるＰ １（ａｌｌ（２
）上の多結晶シリコン膜（６ａ〉上にレジストパターン
（７ｂ〉を形成し、ＰＭＯ５領域となるＮ％１ｅｌｌ（
３）上の多結晶シリコン膜（６ｂ）にＰ型不純物例えば
ボロン（Ｂ）のイオン注入を行なう。
を剥離した後、ＮＭＯ８領域なとるＰ １（ａｌｌ（２
）上の多結晶シリコン膜（６ａ〉上にレジストパターン
（７ｂ〉を形成し、ＰＭＯ５領域となるＮ％１ｅｌｌ（
３）上の多結晶シリコン膜（６ｂ）にＰ型不純物例えば
ボロン（Ｂ）のイオン注入を行なう。
第４図（ｄ）に示すように、レジストパターン（７ｂ）
を剥離した後、全面に金属珪化膜（８）を形成する。
を剥離した後、全面に金属珪化膜（８）を形成する。
第４図（ｅ）に示すように、レジストパターン（９）を
形成しそれをマスクにゲート絶縁膜（５）、素子の形成
されない部分の多結晶シリコン膜（６ａ）。
形成しそれをマスクにゲート絶縁膜（５）、素子の形成
されない部分の多結晶シリコン膜（６ａ）。
（ｅｂ）及び金属珪化膜（８）のエツチングを行い、Ｐ
ＭＯＳ、ＮＭＯ３のゲート電極を同時に形成する。これ
により第３図に示すゲート電極（１１）が形成される。
ＭＯＳ、ＮＭＯ３のゲート電極を同時に形成する。これ
により第３図に示すゲート電極（１１）が形成される。
その後ＰＭＯＳ領域となるＮ Ｗｅｌｌ（３）上にゲー
ト電極（１１〉をマスクにＮ型不純物をイオン注入し自
己整合的にソース・ドレイン拡散層領域（１２）、（１
３）を形成する。同様にＮＭＯ８領域となるＰ Ｗａ
ｌｌ（２）上をレジストで覆いＰＭＯ８領域となるＮ
Ｗｅｌｌ（８）上にもＰ型不純物をイオン注入しＰ型の
ソース・ドレイン拡散層領域（１４） 、 （１５）を
形成する。
ト電極（１１〉をマスクにＮ型不純物をイオン注入し自
己整合的にソース・ドレイン拡散層領域（１２）、（１
３）を形成する。同様にＮＭＯ８領域となるＰ Ｗａ
ｌｌ（２）上をレジストで覆いＰＭＯ８領域となるＮ
Ｗｅｌｌ（８）上にもＰ型不純物をイオン注入しＰ型の
ソース・ドレイン拡散層領域（１４） 、 （１５）を
形成する。
以上のことより異なる不純物を含むゲート電極を有する
ＣＭＯ３）ランジスタが形成される。
ＣＭＯ３）ランジスタが形成される。
しかしながら従来技術による半導体装置では異なる不純
物を含む多結晶シリコン膜及び金属珪化膜の積層ゲート
電極となっているため、ゲート電極形成後、酸化や拡散
工程で多結晶シリコン膜中に添加された不純物がそれぞ
れ再分布し、トランジスタ特性が変動する。この再分布
の様子を第５図を用いて説明する。第５図は多結晶シリ
コン膜（Ｂａ） （６ｂ）と金属珪化膜（８）との境界
付近の拡大図である。数字は第４図に対応する。ゲート
電極形成後の酸化、拡散工程での熱処理により、多結晶
シリコン膜中のＮ型不純物であるヒ素とＰ型不純物であ
るボロンが金属珪化膜（８〉へ拡散する。この金属珪化
膜（８〉中でこれらの不純物は非常に速く拡散する。例
えば、９００℃、３０分窒素雰囲気中の熱処理でＮ型不
純物のヒ素は１００μｍ以上Ｐ型以上物のボロンは１０
μｍ以上拡散する。
物を含む多結晶シリコン膜及び金属珪化膜の積層ゲート
電極となっているため、ゲート電極形成後、酸化や拡散
工程で多結晶シリコン膜中に添加された不純物がそれぞ
れ再分布し、トランジスタ特性が変動する。この再分布
の様子を第５図を用いて説明する。第５図は多結晶シリ
コン膜（Ｂａ） （６ｂ）と金属珪化膜（８）との境界
付近の拡大図である。数字は第４図に対応する。ゲート
電極形成後の酸化、拡散工程での熱処理により、多結晶
シリコン膜中のＮ型不純物であるヒ素とＰ型不純物であ
るボロンが金属珪化膜（８〉へ拡散する。この金属珪化
膜（８〉中でこれらの不純物は非常に速く拡散する。例
えば、９００℃、３０分窒素雰囲気中の熱処理でＮ型不
純物のヒ素は１００μｍ以上Ｐ型以上物のボロンは１０
μｍ以上拡散する。
これら不純物の拡散経路は、主に金属珪化膜の結晶粒と
結晶粒の境界（以下粒界と称す）である。
結晶粒の境界（以下粒界と称す）である。
それぞれの不純物はこの粒界にそって榔←供詩逆タイプ
の添加された領域まで容易に拡散する。
の添加された領域まで容易に拡散する。
多結晶シリコン膜では金属珪化膜堆積前にイオン注入で
あらかじめ添加された不純物が熱処理により金属珪化膜
中に拡散して、濃度が低下しているため、逆タイプの不
純物が金属珪化膜から拡散してくると、多結晶シリコン
膜の仕事関数が変化し、トランジスタのしきい値の絶対
値が変化する。この変化の様子を第６図に示す。第６図
は横軸にゲート電圧Ｖ ［Ｖ］を、縦軸にドレイン電
流ＩＤ［Ａ］をとったものであＩＰＭＯＳトランジス夕
の特性を示したものである。■は、ゲート電極がＰ型不
純物のみの添加された多結晶シリコン膜及び金属珪化膜
から威る積層構造である場合のＰＭＯＳトランジスタの
特性である。■は■と同じ構造のＰＭＯＳトランジスタ
のゲート電極にＮ型不純物の添加された多結晶シリコン
膜及び金属珪化膜から成る積層構造配線がつながってい
る場合のＰＭＯ］トランジスタ特性である。第６図から
、■よりも■のＰＭＯＳトランジスタのしきい値電圧の
絶対値が大きくなっていることがわかる。
あらかじめ添加された不純物が熱処理により金属珪化膜
中に拡散して、濃度が低下しているため、逆タイプの不
純物が金属珪化膜から拡散してくると、多結晶シリコン
膜の仕事関数が変化し、トランジスタのしきい値の絶対
値が変化する。この変化の様子を第６図に示す。第６図
は横軸にゲート電圧Ｖ ［Ｖ］を、縦軸にドレイン電
流ＩＤ［Ａ］をとったものであＩＰＭＯＳトランジス夕
の特性を示したものである。■は、ゲート電極がＰ型不
純物のみの添加された多結晶シリコン膜及び金属珪化膜
から威る積層構造である場合のＰＭＯＳトランジスタの
特性である。■は■と同じ構造のＰＭＯＳトランジスタ
のゲート電極にＮ型不純物の添加された多結晶シリコン
膜及び金属珪化膜から成る積層構造配線がつながってい
る場合のＰＭＯ］トランジスタ特性である。第６図から
、■よりも■のＰＭＯＳトランジスタのしきい値電圧の
絶対値が大きくなっていることがわかる。
（発明が解決しようとする課題）
上記のような従来の半導体装置において、同一の多結晶
シリコン膜にＰ型不純物とＮ型不純物を添加し、それぞ
れをＰＭＯＳ、ＮＭＯ８トランジスタのゲート電極とし
て用いると電極形成後の熱処理による不純物の再分布が
起こりそのためトランジスタが正常動作せず半導体装置
の信頼性が低下するという問題があった。
シリコン膜にＰ型不純物とＮ型不純物を添加し、それぞ
れをＰＭＯＳ、ＮＭＯ８トランジスタのゲート電極とし
て用いると電極形成後の熱処理による不純物の再分布が
起こりそのためトランジスタが正常動作せず半導体装置
の信頼性が低下するという問題があった。
本発明は上述した問題を考慮してなされたものでゲート
電極形成後の熱処理による不純物の再分布を抑制し、ｆ
３頼性の高い半導体装置を提供することを目的とする。
電極形成後の熱処理による不純物の再分布を抑制し、ｆ
３頼性の高い半導体装置を提供することを目的とする。
［発明の構成〕
（課題を解決するための手段）
上記目的を解決するために本発明においては第１導電型
の半導体基板と、 この半導体基板内に形成された第１導電型領域及び第２
導電型領域と、 前記半導体基板の所定部分に形成された素子分離膜と、 前記第１導電型領域及び第２導電型領域上にゲート絶縁
膜を介して形成され、且つ前記第１導電型領域上には第
２導電型不純物が含まれ、前記第２導電型領域上には第
１導電型不純物が含まれた多結晶シリコン膜と、 この多結晶シリコン膜上に形成された不純物拡散阻止導
電層とを有する半導体装置である。
の半導体基板と、 この半導体基板内に形成された第１導電型領域及び第２
導電型領域と、 前記半導体基板の所定部分に形成された素子分離膜と、 前記第１導電型領域及び第２導電型領域上にゲート絶縁
膜を介して形成され、且つ前記第１導電型領域上には第
２導電型不純物が含まれ、前記第２導電型領域上には第
１導電型不純物が含まれた多結晶シリコン膜と、 この多結晶シリコン膜上に形成された不純物拡散阻止導
電層とを有する半導体装置である。
（作 用）
この様な半導体装置およびその製造方法によれば異なる
不純物の添加された多結晶シリコン膜上に不純物拡散阻
止膜が形成されているためゲ−ト電極形成後の酸化、拡
散工程等の熱処理による不純物の再分布を抑制する。
不純物の添加された多結晶シリコン膜上に不純物拡散阻
止膜が形成されているためゲ−ト電極形成後の酸化、拡
散工程等の熱処理による不純物の再分布を抑制する。
（実施例）
以下本発明の実施例を従来例と同一部には同一符号を付
して図面を参照して説明する。
して図面を参照して説明する。
第１図は本発明の第１の実施例による半導体装置の構造
を示す断面図であり、従来技術同様第３図のＡ−Ａ’
における断面図である。
を示す断面図であり、従来技術同様第３図のＡ−Ａ’
における断面図である。
第１図に示すように半導体基板（１）にＮＭＯＳトラン
ジスタ領域となるＰ Ｗａｌｌ（２）とＰＭＯＳ）ラン
ジスタ領域となるＮ Ｗｅｌｌ（３）が形成され、さら
に素子の形成されない部分に素子分離膜（４）が形成さ
れている。半導体基板表面に１００λ程度のゲート絶縁
膜（５）を介して多結晶シリコン膜が例えば１０００λ
程度形威されており、ＰＭＯ５領域となるＮνｅｌｌ（
３）上の多結晶シリコン膜（８１））にはＰ型不純物（
例えばボロン）がイオン注入され、ＮＭＯ５領域となる
Ｐ Ｗａｌｌ（２）上の多結晶シリコン膜（６ａ）には
Ｎ型不純物（例えばヒ素）がイオン注入されている。こ
の多結晶シリコン膜（８ａ）（ａｂ）上に金属珪化膜で
あるタングステンシリサイド膜（８ａ）が例えば１００
０λ程度形成され、ゲート電極を形成している。このタ
ングステンシリサイド膜（８ａ）はシリコン（Ｓｉ）が
イオン注入されており完全に非晶質化されている。
ジスタ領域となるＰ Ｗａｌｌ（２）とＰＭＯＳ）ラン
ジスタ領域となるＮ Ｗｅｌｌ（３）が形成され、さら
に素子の形成されない部分に素子分離膜（４）が形成さ
れている。半導体基板表面に１００λ程度のゲート絶縁
膜（５）を介して多結晶シリコン膜が例えば１０００λ
程度形威されており、ＰＭＯ５領域となるＮνｅｌｌ（
３）上の多結晶シリコン膜（８１））にはＰ型不純物（
例えばボロン）がイオン注入され、ＮＭＯ５領域となる
Ｐ Ｗａｌｌ（２）上の多結晶シリコン膜（６ａ）には
Ｎ型不純物（例えばヒ素）がイオン注入されている。こ
の多結晶シリコン膜（８ａ）（ａｂ）上に金属珪化膜で
あるタングステンシリサイド膜（８ａ）が例えば１００
０λ程度形成され、ゲート電極を形成している。このタ
ングステンシリサイド膜（８ａ）はシリコン（Ｓｉ）が
イオン注入されており完全に非晶質化されている。
この第１の実施例の半導体装置によれば、多結晶シリコ
ン膜（６ａ） （６ｂ）上に形成されている非晶質化さ
れたタングステンシリサイド膜には粒界が存在しないた
め、不純物拡散は通常のバルク中拡散と同様であり、従
来技術で述べたような粒界を経路とする非常に速い拡散
は生じない。よって、多結晶シリコン膜（Ｂａ） （６
ｂ）に含まれるＰ型、Ｎ型の不純物の再分布を抑制し、
トランジスタのしきい値電圧変動を防ぐことができ、そ
れにより信頼性の高い半導体装置を得ることができる。
ン膜（６ａ） （６ｂ）上に形成されている非晶質化さ
れたタングステンシリサイド膜には粒界が存在しないた
め、不純物拡散は通常のバルク中拡散と同様であり、従
来技術で述べたような粒界を経路とする非常に速い拡散
は生じない。よって、多結晶シリコン膜（Ｂａ） （６
ｂ）に含まれるＰ型、Ｎ型の不純物の再分布を抑制し、
トランジスタのしきい値電圧変動を防ぐことができ、そ
れにより信頼性の高い半導体装置を得ることができる。
また、上記第１の実施例において、タングステンシリサ
イド膜（８ａ〉を非晶質化させるためのＳｔイオン注入
をゲート電極バターニング後に行なった場合シリコン基
板表面も同時に非晶質化できるためその後のソース、ド
レイン拡散層形成のイオン注入工程におけるチャネリン
グ現象を抑制することができるため浅い拡散層形成が実
現でき、高速化、高集積化に大きな効果をもたらすこと
ができる。
イド膜（８ａ〉を非晶質化させるためのＳｔイオン注入
をゲート電極バターニング後に行なった場合シリコン基
板表面も同時に非晶質化できるためその後のソース、ド
レイン拡散層形成のイオン注入工程におけるチャネリン
グ現象を抑制することができるため浅い拡散層形成が実
現でき、高速化、高集積化に大きな効果をもたらすこと
ができる。
尚、上記第１の実施例において金属珪化膜としてタング
ステンシリサイド膜を用いたがこの膜はＰ型の多結晶シ
リコン膜（６ｂ）とＮ型の多結晶シリコン膜（８ａ）を
電気的に接続させるものてであるので例えばモリブデン
シリサイド、チタンシリサイド、コバルトシリサイド、
タンタルシリサイド等を用いても同様の効果を得ること
は言うまでもない。また、タングステンシリサイド膜を
非晶質化させるためにＳＬイオンを用いたが他のイオン
（例えばＧｅ、Ｎｅ、Ａｒ等）を用いてもかまわない。
ステンシリサイド膜を用いたがこの膜はＰ型の多結晶シ
リコン膜（６ｂ）とＮ型の多結晶シリコン膜（８ａ）を
電気的に接続させるものてであるので例えばモリブデン
シリサイド、チタンシリサイド、コバルトシリサイド、
タンタルシリサイド等を用いても同様の効果を得ること
は言うまでもない。また、タングステンシリサイド膜を
非晶質化させるためにＳＬイオンを用いたが他のイオン
（例えばＧｅ、Ｎｅ、Ａｒ等）を用いてもかまわない。
また第２図は本発明節２の実施例による半導体装置の構
造を示す断面図である。
造を示す断面図である。
第２図に示すように半導体基板（１）にＮＭＯＳトラン
ジスタ領域となるＰ Ｗｅｌｌ（２）とＰＭＯＳトラン
ジスタ領域となるＮ Ｗｅｌｌ（３）が形成され、さら
に素子の形成されない部分に素子分離膜（４）が形成さ
れている。半導体基板表面に１００λ程度のゲート絶縁
膜（５）を介して多結晶シリコン膜が例えば１０００入
程度形成されており、ＰＭＯ８領域となるＮ Ｗｅｌｌ
（３）上の多結晶シリコン膜（６ｂ）にはＰ型不純物（
例えばボロン）がイオン注入され、ＮＭＯ８領域となる
Ｐ Ｗａｌｌ（２）上の多結晶シリコン膜〈６ａ〉には
Ｎ型不純物（例えばヒ素）がイオン注入されている。こ
の多結晶シリコン膜（８ａ） （８ｂ）上に、チタンナ
イトライド膜００）が例えば１０００入程度形成されて
いる。さらにその上に金属珪化膜（８）が１０００入程
度形威され、ゲート電極を形成している。
ジスタ領域となるＰ Ｗｅｌｌ（２）とＰＭＯＳトラン
ジスタ領域となるＮ Ｗｅｌｌ（３）が形成され、さら
に素子の形成されない部分に素子分離膜（４）が形成さ
れている。半導体基板表面に１００λ程度のゲート絶縁
膜（５）を介して多結晶シリコン膜が例えば１０００入
程度形成されており、ＰＭＯ８領域となるＮ Ｗｅｌｌ
（３）上の多結晶シリコン膜（６ｂ）にはＰ型不純物（
例えばボロン）がイオン注入され、ＮＭＯ８領域となる
Ｐ Ｗａｌｌ（２）上の多結晶シリコン膜〈６ａ〉には
Ｎ型不純物（例えばヒ素）がイオン注入されている。こ
の多結晶シリコン膜（８ａ） （８ｂ）上に、チタンナ
イトライド膜００）が例えば１０００入程度形成されて
いる。さらにその上に金属珪化膜（８）が１０００入程
度形威され、ゲート電極を形成している。
この第２の実施例の半導体装置の構造によれば多結晶シ
リコン膜（８ａ） （８ｂ）上に形成°されているチタ
ンナイトライド膜が緻密な膜であり、不純物に対してブ
ロック効果を有するため多結晶シリコン膜（６ａ） （
８ｂ）中に含まれるＰ型、Ｎ型の不純物の再分布を抑制
することができる。また、チタンナイトライド膜（１０
〉上にこのチタンナイトライド膜より抵抗値の低い金属
珪化膜（８〉を形成することによりゲート電極の抵抗を
下げている。よって信頼性の高い半導体装置を得ること
がきる。
リコン膜（８ａ） （８ｂ）上に形成°されているチタ
ンナイトライド膜が緻密な膜であり、不純物に対してブ
ロック効果を有するため多結晶シリコン膜（６ａ） （
８ｂ）中に含まれるＰ型、Ｎ型の不純物の再分布を抑制
することができる。また、チタンナイトライド膜（１０
〉上にこのチタンナイトライド膜より抵抗値の低い金属
珪化膜（８〉を形成することによりゲート電極の抵抗を
下げている。よって信頼性の高い半導体装置を得ること
がきる。
尚、上記第２の実施例においてチタンナイトライド膜を
用いたが他の導電性のある金属窒化膜または金属酸化膜
を用いても本実施例同様の効果を得ることができる。
用いたが他の導電性のある金属窒化膜または金属酸化膜
を用いても本実施例同様の効果を得ることができる。
［発明の効果］
以上、詳述したように本発明の半導体装置によればトラ
ンジスタのしきい値電圧の変動を防止でき、信頼性の高
い半導体装置を得ることができる。
ンジスタのしきい値電圧の変動を防止でき、信頼性の高
い半導体装置を得ることができる。
第１図は本発明の第１の実施例における半導体装置の構
造を示す断面図、 第２図は本発明の第２の実施例における半導体装置の構
造を示す断面図、 第３図はＣＭＯ３）ランジスタを示す平面図、第４図（
ａ）〜（ｅ）は従来技術における半導体装置の製造工程
を示す断面図、 第５図は従来技術における半導体装置の構造を示す断面
図、 第６図はＰＭＯＳトランジスタの特性を示すグラフであ
る。 １・・・半導体基板、 ２−Ｐ Ｗａｌｌ 。 ３−Ｎ Ｗｅｌｌ 。 ４・・・素子分離膜、 ５・・・ゲート絶縁膜、 ６・・・多結晶シリコン膜、 ６ａ・・・Ａｓを含む多結晶シリコン膜、６ｂ・・・Ｂ
を含む多結晶シリコン膜、７ａ、７ｂ、９・・・レジス
ト膜、 ８．８ａ・・・金属珪化膜、 １０・・・金属窒化膜（チタンナイトライド膜）、１１
・・・ゲート電極、 １２．１４・・・ソース拡散層領域、 １３．１５・・・ドレイン拡散層領域。
造を示す断面図、 第２図は本発明の第２の実施例における半導体装置の構
造を示す断面図、 第３図はＣＭＯ３）ランジスタを示す平面図、第４図（
ａ）〜（ｅ）は従来技術における半導体装置の製造工程
を示す断面図、 第５図は従来技術における半導体装置の構造を示す断面
図、 第６図はＰＭＯＳトランジスタの特性を示すグラフであ
る。 １・・・半導体基板、 ２−Ｐ Ｗａｌｌ 。 ３−Ｎ Ｗｅｌｌ 。 ４・・・素子分離膜、 ５・・・ゲート絶縁膜、 ６・・・多結晶シリコン膜、 ６ａ・・・Ａｓを含む多結晶シリコン膜、６ｂ・・・Ｂ
を含む多結晶シリコン膜、７ａ、７ｂ、９・・・レジス
ト膜、 ８．８ａ・・・金属珪化膜、 １０・・・金属窒化膜（チタンナイトライド膜）、１１
・・・ゲート電極、 １２．１４・・・ソース拡散層領域、 １３．１５・・・ドレイン拡散層領域。
Claims (5)
- （１）第１導電型の半導体基板と、 この半導体基板内に形成された第１導電型領域及び第２
導電型領域と、 前記半導体基板の所定部分に形成された素子分離膜と、 前記第１導電型領域及び第２導電型領域上にゲート絶縁
膜を介して形成され、且つ前記第１導電型領域上には第
２導電型不純物が含まれ、前記第２導電型領域上には第
１導電型不純物が含まれた多結晶シリコン膜と、 この多結晶シリコン膜上に形成された不純物拡散阻止導
電層と、を具備することを特徴とする半導体装置。 - （２）前記不純物拡散阻止導電膜に非晶質化された金属
珪化膜を用いることを特徴とする請求項１記載の半導体
装置。 - （３）前記不純物拡散阻止導電膜に金属窒化膜を用いる
ことを特徴とする請求項１記載の半導体装置。 - （４）前記不純物拡散阻止導電膜に金属酸化膜を用いる
ことを特徴とする請求項１記載の半導体装置。 - （５）前記金属窒化膜上に金属膜または金属珪化膜を形
成することを特徴とする請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175455A JP2886186B2 (ja) | 1989-07-10 | 1989-07-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175455A JP2886186B2 (ja) | 1989-07-10 | 1989-07-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0341762A true JPH0341762A (ja) | 1991-02-22 |
| JP2886186B2 JP2886186B2 (ja) | 1999-04-26 |
Family
ID=15996373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175455A Expired - Fee Related JP2886186B2 (ja) | 1989-07-10 | 1989-07-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2886186B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459101A (en) * | 1991-06-21 | 1995-10-17 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device comprising a polycide structure |
| US5536684A (en) * | 1994-06-30 | 1996-07-16 | Intel Corporation | Process for formation of epitaxial cobalt silicide and shallow junction of silicon |
| US5652183A (en) * | 1994-01-18 | 1997-07-29 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device containing excessive silicon in metal silicide film |
-
1989
- 1989-07-10 JP JP1175455A patent/JP2886186B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459101A (en) * | 1991-06-21 | 1995-10-17 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device comprising a polycide structure |
| US5652183A (en) * | 1994-01-18 | 1997-07-29 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device containing excessive silicon in metal silicide film |
| US5536684A (en) * | 1994-06-30 | 1996-07-16 | Intel Corporation | Process for formation of epitaxial cobalt silicide and shallow junction of silicon |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2886186B2 (ja) | 1999-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |