JPH03283565A - Ｍｏｓ型半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の■的］ （産業上の利用分野） 本発明は、微細構造のＭＯＳトランジスタを集積したＭ
ＯＳ型半導体集積装置に関する。

（従来の技術） ＭＯＳＬＳＩの高集積化に伴い、トランジスタの微細化
が進み、その駆動能力は著るしく向上した。そのためゲ
ート遅延や、コンタクト抵抗もしくは拡散層抵抗という
ような寄生抵抗、或いは配線間の容量、拡散層容量、ゲ
ート容量のような寄生容量が無視できなくなっている。

特に、十分な電流を得てゲート遅延を防止するために、
ゲート電極の幅を大きくしても、ゲート電極部全体がオ
ン状態になるまでに時間がかかり、回路スピードが低下
することが指摘されている。一方、この回路スピードの
低下を防ぐために、トランジスタを並列に分割配列する
試みがある。しかし、この場合には、各トランジスタ間
を接続するための面積を必要とするので、高集積化を達
成できないといった問題がある。更に、集積回路におい
ては、ゲート電極の上に必ず一層以上の配線が形成され
るため、ゲート電極の高さはできる限り低いことが望ま
しい。しかし、ゲート電極を薄くしてしまうと抵抗は増
大するという矛盾があった。

これらの問題を解決するために、ゲート電極に高融点金
属のシリサイドを用いたり、多結晶シリコンと高融点金
属シリサイドとの２層構造（ポリサイド構造）を用いる
ことにより、ゲート電極の抵抗をドげる提案がなされて
いる。しかし、高融点シリサイドを直接ゲート電極とし
て用いると、■仕中関数の関係からしきい値制御が難か
しくなる、■ゲート電極形成後の酸化工程や層間膜形成
工程において、ゲート電極が応力によりはがれてしまう
、■同様の応力に原因してゲート電極より土に存在する
配線とゲート電極とのコンタクトをとることかできなく
なる、という問題があった。

２層からなるポリサイド構造の場合には、しきい値制御
は容易であるが、上述のはがれの問題やコンタクト形成
の問題はやはり生じてしまう。

更に、しきい値制御に関する２層ポリサイド構造のメリ
ットを生かして、ＮＭＯＳトランジスタはｎ＋型ポリサ
イド膜からなるゲート電極とし、ＰＭＯＳトランジスタ
はｐ＋型ポリサイド膜からなるゲート電極を採用するこ
とが提案されている。

このようにすると、ＮＭＯＳＳＰＭＯＳともに表面チャ
ネル（ｓｕｒｒａｃｃ　ｃｈａｎｎｅｌ　）が形成され
、トランジスタの微細化が図られる。しかし、このよう
な場合、ｎ°型ポリサイド膜中にｐ゛型不純物が拡散し
、ｐ°型ポリサイド膜中にｎ゛型不純物が拡散する、と
いう相互拡散が発生する。この相互拡散により、特に、
ＰＭＯＳとＮＭＯＳが近接している場合には素子領域で
多結晶シリコン膜中のキャリア濃度を十分な値に保つこ
とができなくなる。その結果、ゲート電極に電圧を印加
したときにゲート電極中に空乏層が延びてしまい、チャ
ネル領域に必要な電界がかからなくなり、しきい値電圧
の受動等素子特性が劣化するといった問題があった。こ
れを解決するには、それぞれのゲート電極を、熱処理す
る前にパターニングして切り離しておいて、その後別の
配線層でこれらのゲート電極をつなぐという方法もある
。しかし、この方法では高集積化を損なう。また、ゲー
ト電極形成後の熱処理温度を低温化することにより、相
互拡散を抑えるという方法もある。しかしこの方法は、
ゲート電極形成後の酸化条件や、層間膜の平担化等の、
他の制限要因があり、十分に低温化することは困難であ
る。

ところで、上述した不純物の相互拡散は、特にｎ″型領
領域Ａｓ’がｐ＋型領領域拡散し、ＰＭＯＳＩ−ランジ
スタのしきい値電圧を変動させることが問題となってい
る。そして本発明者等の研究によれば、このようなＡｓ
”の拡散は、多結晶シリコン膜中やシリサイド膜と多結
晶シリコン膜の界面では小さく、シリサイド膜中、特に
その表面付近で大きいことが観測されている。

（発明が解決しようとする課題） 以上のように、従来のポリシリコン膜からなる単層ゲー
ト構造のＭＯＳトランジスタにおいては、ゲート遅延に
より高速化が困難である。また単層シリサイド膜ゲート
構造のＭＯＳトランジスタあるいはポリサイド膜ゲート
構造のＭＯＳトランジスタにおいては、しきい値電圧の
制御が難しく、またゲート電極が応力によりはがれたり
、ゲート電極より上に存在する配線とゲート電極とのコ
ンタクトがとれないというような問題があった。

本発明は、このような問題を解決したゲート構造のＭＯ
Ｓ型半導体集積回路装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明におけるＭＯＳ型半導体集積回路装置は、ゲート
電極が多結晶シリコン膜、金属シリサイド膜および多結
晶シリコン膜の３層構造からなることを特徴とする。

本発明におけるＭＯＳ型半導体集積回路装置はまた、ゲ
ート電極が全周にわたって多結晶シリコン膜で覆オ）れ
た金属シリサイド膜からなることを特徴とする。

（作用） 本発明においては、ゲート電極の金属シリサイド膜が上
ドに多結晶シリコン膜を有し、或いは全周に渡って多結
晶シリコン膜で覆われていて、露出したシリサイド表面
が少ない。従って、シリサイド表面に沿って生じる速い
不純物拡散を抑えることができ、特に微細ＣＭＯＳ構造
において、ｎ″″ポリサイドゲート構造のＮＭＯＳＩ−
ランジスタ、ｐ゛型ポリサイドゲート構造のＰＭＯＳト
ランジスタのしきい値を適正に制御できる。これは、シ
リサイド膜と多結晶シリコン膜の界面および多結晶シリ
コン膜中では、シリサイド膜表面に比べて不純物の拡散
を抑えることができるという本発明者等の発見に基づく
ものである。また本発明によるゲート電極は、酸化によ
る応力が緩和され、はがれが牛しにくい構造となってい
る。更に、多結晶シリコン朕が必ずゲート電極の表面に
存在するので、ゲート電極より上に存在する配線とゲー
ト電極とのコンタクトは、従来の多結晶シリコンゲート
電極へのコンタクトと同様に、確実にとることが可能で
ある。

（実施例） 以上図面を参照して、本発明に係るＭＯＳ型半導体集積
回路装置の実施例を説明する。

第１図は本発明の実施例によるＣＭＯＳ構造を示す平面
図、第２図（ａ）　（ｂ）および（Ｃ）はそれぞれ、は
第１図におけるＡ−Ａ’　、Ｂ−Ｂ’およびｃ−ｃ’断
面図である。本実施例では、ｐウェル中にｎチャネルＭ
ＯＳトランジスタＱｎ、ｎウェル中にｐチャネルＭＯＳ
トランジスタＱｐがそれぞれ形成され、かつ、両トラン
ジスタのゲート電極は連続してそのまま配線としても用
いられている。

すなわちｎ型シリコン基板１に、ｎウェル２およびｎウ
ェル３が形成され、素子分離領域には素子分離酸化膜４
が形成されている。素子分離酸化膜４により囲まれた各
素子領域に互いに離隔して、ｎ＋型ソース、ドレイン層
１０＋　、１０２　、ｐ”型ソース、ドレイン層１１１
，１１２が形成されている。これらソース、ドレイン層
間のウェル表面には、ゲート酸化膜５が形成され、この
上にゲート電極が形成されている。ゲート電極はこの実
施例では、１１００ｎ程度の第１の多結晶シリコン膜６
．１１００ｎ程度の高融点金属シリサイド膜７および、
５０１１１程度の第２の多結晶シリコン膜８の３層構造
を杓”し、これが第１図および第２図（Ｃ）に示すよう
に両トランジスタＱｐ、Ｑｎの領域に跨がって連続的に
パターン形成されている。

この連続するゲート電極のうち、ｎチャネルＭＯＳトラ
ンジスタＱｎ領域には、第１．第２の多結晶シリコン膜
６．８にｎ型不純物がドープされ、ｐチャネルＭＯＳト
ランジスタＱｐ領域には第１．第２の多結晶シリコン膜
６．８にｐ型不純物がドープされている。素子形成され
た基板上は層間絶縁膜１２により覆われ、これにコンタ
クト孔１３が開けられて、Ａｎ）配線１４が形成されて
いる。

次にこの実施例のＣＭＯＳ構造の製造工程を、第３図〜
第７図に従って具体的に説明する。ｎ型シリコン基板１
にｎウェル２およびｎウェル１３を形成し、選択酸化法
を用いて素子分離酸化膜４を形成する（第３図（ａ）（
ｂ））。

次にゲート絶縁膜として熱酸化により１０ｎａ程度のゲ
ート酸化膜５を形成し１、その上に第１の多結晶シリコ
ンｐＡ６を例えば１１００ｎ堆積する。

そしてｎチャネルＭＯＳ）−ランジスタ形成領域のみ露
出されるようにレジストをパターニングし、例えば”Ａ
ｓ”を加速電圧３０　ｋｅＶ　、ドーズｍ５Ｅ１５ｃｍ
−２の条件でイオン注入する（第４図（ａ）〜（Ｃ））
。

同様にして、図示はしないが、ｐチャネルＭＯＳトラン
ジスタ形成領域のみ、例えばＢＦ”を加速電圧１５　ｋ
ｃＶ　、　ドーズ量５Ｅ１５ｃｍ−２の条件でイオン注
入する。

その後、例えばＷＳｉ２やＣｏＳｉ２等の高融点金属、
シリサイド膜７を１０Ｏｎ−程度堆積し、さらに第２の
多結晶シリコン膜８を５Ｏｎ−程度堆積する（第５図（
ａ）（ｂ））。第２の多結晶シリコン膜８には、第１の
多結晶シリコン膜５の場合と同様に、フォトレジスト・
パターンを用いた選択イオン注入により、ｎチャネル領
域ではＡｓ’を、ｐチャネル領域ではＢ゛をそれぞれド
ーピングする。ただしこの第２の多結晶シリコン膜８に
対するドーピングは必ずしも行なわなくても構わない。

次に、レジストパターニングおよび反応性イオンエツチ
ング技術を用いて、ゲート電極をパターン形成する（第
６図（ａ）〜（Ｃ））。

そして、後酸化を例えば８５０℃１０分程度行なって後
酸化膜９を形成した後にレジストをパタニングして、ｎ
チャネルＭＯＳトランジスタ領域のみ、例えばＡｓ’を
加速電圧４０　ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−’でイ
オン注入して、ｎ°型ソース、ドレイン層１０．，１０
２を形成する（第７図（ａ）〜（Ｃ））。

さらに図示はしないが、同様にレジスト・パターンを用
いた選択イオン注入によってｐチャネルＭＯＳトランジ
スタ領域にｐ＋型ソース、ドレイン層１１１，１１２を
形成する。

最後に通常の層間膜形成工程により、ＣＶＤ層間絶縁膜
１２を形成し、コンタクト孔１３を開け、Ａｎ）配線１
４を形成してＣＭＯＳが完成する。

この実施例によれば、ゲート電極は金属シリサイド膜が
上ドから多結晶シリコン膜により挾まれた構造をＨし、
応力によってはがれが生しにくくなっている。また、金
属シリサイド膜表面が多結晶シリコン膜で覆われている
ために、熱工程で金属シリサイド膜表面に沿って生じる
不純物の相互拡散が抑制され、したがってｎチャネル、
ｐチャネルＭＯＳトランジスタとも優れた素子特性が得
られる。

第８図（ａ）〜（ｃ）に他の実施例のＣＭＯＳ構造を示
す。平面図は第１図と同様で、（ａ）　（ｂ）および（
ｅ）はそれぞれ第１図のＡ−Ａ、Ｂ−Ｂ’およびｃ−ｃ
’断面を示している。本実施例ではゲート電極を構成す
るシリサイド膜が第１のポリシリコンと第２のポリシリ
コンで囲まれている構造となっている。

以下第９図〜第１３図に従ってその製造工程を説明する
。ｐウェル２、ｎウェル３を形成し、選択酸化法により
素子分離酸化膜４を形成し、ゲート酸化膜５を形成した
後、第１の多結晶シリコン６を堆桔し、ｎチャネルＭＯ
Ｓトランジスタ形成領域にＡｓ’を、ｐチャネルＭＯＳ
トランジスタ形成領域にＢ゛をイオン注入するところま
では前記実施例と同様に行なう。その後、例えばＷ！１
ｉｉ２やＣｏＳｉ２のような高融点金属シリサイド膜７
を１００ｒｖ程度堆積する（第９図（ａ）（ｂ））。次
にレジストをバターニング後、このシリサイド膜７を第
１の多結晶シリコン６と選択比がとれるようなエツチン
グ条件でエツチングする（第１０図（ａ）〜（Ｃ））。

この時第１の多結晶シリコン６はゲート酸化膜５に達し
なければ、いくらかエツチングされても構わない。こう
することにより、ゲート酸化膜耐圧の向上をはかること
ができる。

その後全面に第２の多結晶シリコン８を例えば５０ｎｍ
堆積する（第１１図（ａ）〜（ｃ））。この第２の多結
晶シリコン膜８にも必要ならＡｓ”をイオン注入した後
、第２の多結晶シリコン８と第１の多結晶シリコン６を
レジストパターンをマスクとして反応性エツチングによ
りエツチングする（第１２図（ａ）（ｂ））。そして例
えば、８５０’、１０分程度酸化を行なって酸化膜９を
形成した後、ｎチャネルＭＯＳトランジスタ領域が露出
されるようにレジストをバターニングし、Ａｓ”を例え
ば加速電圧４０　ｋｅＶ　　ドーズｍ５Ｅ１５ｃｍ−’
でイオン注入してｎ“型のソース。

ドレイン層１０．，１０２を形成する（第１３図（ａ）
〜（Ｃ））。

同様に、図には示さないが、ｐチャネルＭＯＳトランジ
スタ領域を露出するようにレジストをパターニングし、
例えばＢ＋を加速電圧３０　ｋｅＶ　。

ドーズｆｆｉ　５　Ｅ　１５　ａｍ−２の条件でイオン
注入してｐ１型のソース、ドレイン層１１１，１１２を
形成する。そして通常の層間膜形成工程により層間絶縁
膜１２を形成し、コンタクト孔１３を形成し、Ａｌｌ配
線１４を形成しＣＭＯＳが完成する（第８図（ａ）〜（
Ｃ））。

この実施例によれば、ゲート電極のシリサイド膜７は第
１の多結晶シリコン６、第２の多結晶シリコン８により
完全におおわれているため、不純物の相互拡散がより効
果的に抑えられ、また応力によるはがれが生しにくくな
る。

本実施例では、ゲート電極のパターニングを２回行なっ
ているが、以下のように１回のパターニングで済ませる
ことも可能である。その様な実施例を次に説明する。

第１４図（ａ）〜（ｃ）は、第３の実施例のＣＭＯＳ構
造を示す断面図である。（ａ）（ｂ）および（ｃ）はそ
れぞれ、第１図のＡ−Ａ’Ｂ−Ｂ’およびｃ−ｃ’断面
を表わしている。この実施例では、第１の多結晶シリコ
ン膜６、金属シリサイド膜７および第２の多結晶シリコ
ン膜８の積層膜をバターニングしてゲート電極を形成し
た後に、その側壁に第３の多結晶シリコン膜１５を選択
的に形成することによって、先の実施例と同様に金属シ
リサイド膜の全周を多結晶シリコン膜て覆ったゲート電
極構造を得ている。

第１５図〜第１７図に従ってその製造工程を説明する。

第１の実施例と同様に、ウェル形成、素子分離酸化膜形
成、ゲート酸化膜形成を行なったのち、第１の多結晶シ
リコン６を１０Ｏｎ−１高融点金属シリサイド膜７を１
００ｒｖ、および第２の多結晶シリコン膜８を５Ｏｎ鳳
、順次堆積する。第１．第２の多結晶シリコン膜６．８
のうち少なくとも第１の多結晶シリコン膜６には、各素
子領域に応じてＡｓ＋或いはＢ＋をイオン注入する。そ
してレジストをパターニングして、反応性イオンエツチ
ングにより、第２の多結晶シリコン膜８、シリサイド膜
７、第１の多結晶シリコン膜６の積層膜をエツチングす
る（第１５図（ａ）〜（Ｃ））。

次に第３の多結晶シリコン膜１５を例えば５０ｎｍ程度
堆積する（第１６図（ａ）（ｂ））。

そして反応性イオンエツチングにより第３の多結晶シリ
コンをエツチングすると、ゲートの側面部分にのみ第３
の多結晶シリコン膜１５が残ることになる（第１７図（
ａ）〜（Ｃ））。

その後は第１．第２の実施例と同様に後酸化を行ない、
イオン注入によりソース、ドレイン拡散層を形成し、層
間絶縁膜形成、コンタクト孔形成を経てＡＮ配線を形成
し、完成する（第１４図（ａ）〜（Ｃ））。

この実施例によればゲート電極のパターニングは１回で
済むため、合わせずれによるマージンを取る必要がなく
＾集積化に有利である。

以上３つの実施例はすべてＣＭＯＳの場合であるが、本
発明はもちろん、片チャネルであっても高融点金属シリ
サイド膜をゲート電極として用いる場合に有効である。

また、ＮＭＯＳ，ＰＭＯＳの各ゲート電極か実施例のよ
うにつながっていない場合でも有効である。ＭＯＳＩ−
ランジスタのソース、ドレイン構造は実施例で示した通
常の構造のほか、ＬＤＤ構造、ＣＤＤ構造その能様々な
構造とすることもできる。また実施例では、ゲート電極
上は後酸化膜を介して層間絶縁膜が堆積されているが、
ゲート電極をパターニングする前にＣＶＤ５ｉ０２膜あ
るいはＣＶＤ５ｉ０７膜とＣＶＤ５ｉＮ膜を堆積してお
くことも可能である。

また、３つの実施例では、第１の多結晶シリコンに対し
てレジストパターニング後２種のイオン注入をすること
によって、ドーピングしたが、１種類のイオン種のみを
イオン注入してドーピングを行なってもかまわない。ま
た、イオン注入後に熱処理を加えてあらかじめ活性化し
ておくことも可能である。あるいは、リン拡散によりゲ
ート電極にドーピングしても構わない。

その池水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。

［発明の効果］ 以上のべたように本発明によれば、しきい値電圧等の素
子特性の制御性に優れたゲート電極構造を有する、信頼
性に優れたＭＯＳ型半導体集積回路を得ることができる
。

【図面の簡単な説明】

第１図は本発明の一実施例によるＣＭＯＳ構造を示す平
面図、 第２図はその各部所面図、 第３図〜第７図は同じくそのＣＭＯＳ構造を得るための
工程断面図、 第８図は別の実施例のＣＭＯＳ構造を示す断面図、 第９図〜第１３図はそのＣＭＯＳ構造を得るための工程
断面図、 第１４図はさらに他の実施例のＣＭＯＳ構造を示す断面
図、 第１５図〜第１７図はそのＣＭＯＳ構造を得るためのＩ
゛程断面図である。 １・・・「１型シリコン基板、２・・・ｐウェル、３・
・・ｎウェル、４・・・素子分離酸化膜、５・・・ゲー
ト酸化膜、６・・・第１の多結晶シリコン膜、７・・・
高融点金属シリサイド膜、８・・・第２の多結晶シリコ
ン、９・・・後酸化膜、１０．．１０２・・・ｎ＋型ソ
ース、ドレイン層、１１１．１１２・・・ｐ＋型ソース
、ドレイン層、１２・・・層間絶縁膜、１３・・・コン
タクト孔、１４・・・ＡＸ）配線、１５・・・第３の多
結晶シリコン膜。

Claims (6)

【特許請求の範囲】
1. （１）ゲート電極が第１の多結晶シリコン膜、金属シリ
   サイド膜および第２の多結晶シリコン膜の３層構造から
   なるＭＯＳトランジスタを有することを特徴とするＭＯ
   Ｓ型半導体集積回路装置。
2. （２）ゲート電極が金属シリサイド膜を中心導体として
   その全周が多結晶シリコン膜でおおわれた構造のＭＯＳ
   トランジスタを有することを特徴とするＭＯＳ型半導体
   集積回路装置。
3. （３）半導体基板と、この基板の第１導電型領域に形成
   された第２導電チャネルＭＯＳトランジスタと、前記基
   板の第２導電型領域に形成された第１導電チャネルＭＯ
   Ｓトランジスタとを有するＭＯＳ型半導体集積回路装置
   において、 前記第２導電チャネルＭＯＳトランジスタは、前記第１
   導電型領域に互いに離隔して形成された第２導電型のソ
   ースおよびドレイン層と、これらソースおよびドレイン
   層間の第１導電型領域表面に形成されたゲート絶縁膜と
   、 このゲート絶縁膜上に形成された、第１の多結晶シリコ
   ン膜、金属シリサイド膜および第２の多結晶シリコン膜
   の３層構造からなるゲート電極とを有し、 前記第２導電チャネルＭＯＳトランジスタは、前記第２
   導電型領域に互いに離隔して形成された第１導電型のソ
   ースおよびドレイン層と、これらソースおよびドレイン
   層間の第２導電型領域表面に形成されたゲート絶縁膜と
   、 このゲート絶縁膜上に前記第２導電チャネルＭＯＳトラ
   ンジスタのゲート電極と同時に膜形成されてこれと連続
   する、第１の多結晶シリコン膜、金属シリサイド膜およ
   び第２の多結晶シリコン膜の３層構造からなるゲート電
   極とを有する、ことを特徴とするＭＯＳ型半導体集積回
   路装置。
4. （４）前記第２導電チャネルＭＯＳトランジスタ部のゲ
   ート電極の少なくとも第１の多結晶シリコン膜は第２導
   電型不純物が添加され、前記第１導電チャネルＭＯＳト
   ランジスタのゲート電極部の少なくとも第１の多結晶シ
   リコン膜は第２導電型不純物が添加されている請求項３
   記載のＭＯＳ型半導体集積回路装置。
5. （５）半導体基板と、この基板の第１導電型領域に形成
   された第２導電チャネルＭＯＳトランジスタと、前記基
   板の第２導電型領域に形成された第１導電チャネルＭＯ
   Ｓトランジスタとを有するＭＯＳ型半導体集積回路装置
   において、 前記第２導電チャネルＭＯＳトランジスタは、前記第１
   導電型領域に互いに離隔して形成された第２導電型のソ
   ースおよびドレイン層と、これらソースおよびドレイン
   層間の第１導電型領域表面に形成されたゲート絶縁膜と
   、 このゲート絶縁膜上に形成された、多結晶シリコン膜で
   全周が覆われた金属シリサイドからなるゲート電極とを
   有し、 前記第２導電チャネルＭＯＳトランジスタは、前記第２
   導電型領域に互いに離隔して形成された第１導電型のソ
   ースおよびドレイン層と、これらソースおよびドレイン
   層間の第２導電型領域表面に形成されたゲート絶縁膜と
   、 このゲート絶縁膜上に前記第２導電チャネルＭＯＳトラ
   ンジスタのゲート電極と同時に膜形成されてこれと連続
   する、多結晶シリコン膜で全周が覆われた金属シリサイ
   ドからなるゲート電極とを有する、 ことを特徴とするＭＯＳ型半導体集積回路装置。
6. （６）前記第２導電チャネルＭＯＳトランジスタのゲー
   ト電極部の少なくとも金属シリサイド下部の多結晶シリ
   コン膜は第２導電型不純物が添加され、前記第１導電チ
   ャネルＭＯＳトランジスタのゲート電極部の少なくとも
   金属シリサイド下部の多結晶シリコン膜は第２導電型不
   純物が添加されている請求項５記載のＭＯＳ型半導体集
   積回路装置。