JP2943218B2 - ＢｉＣＭＯＳ集積回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、BiCMOS集積回路装置に関し、特に、そのゲ
ート電極を構成する配線層の構造に関する。

［従来の技術］ BiCMOS集積回路は、バイポーラ・トランジスタ（以
下、BipTrと記す）相補型電界効果トランジスタ（以
下、CMOSと記す）とを組み合わせて構成された半導体装
置であり、高速性、低消費電力の特長を兼ね備えた半導
体装置として知られている。而して、この種BiCMOS集積
回路装置を構成するに当たっては、BipTrおよびCMOSの
両デバイスが高速に動作しうるようにすることに留意が
払われる。

BipTrの高速化のためにはベースおよびエミッタ接合
の浅型化が必須であり、そして、浅いエミッタ接合を形
成するためには、薄い多結晶シリコン層を介して接合を
形成する必要がある。

また、CMOSの高速化のためには、配線遅延を下げるべ
くゲート電極となる配線層の抵抗を下げなければならな
い。そのため、この種CMOSにおいては、多結晶シリコン
のみによりゲート電極を構成することはできない。従っ
て、BiCMOS集積回路では、ゲート電極となる配線層とエ
ミッタ電極となる配線層を各々独立に形成する必要があ
る。

第４図（ａ）は従来のBiCMOS集積回路装置の断面図で
あり、第４図（ｂ）はそのゲート電極とAl電極および抵
抗との接続部分を示す平面図、第４図（ｃ）は第４図
（ｂ）のIV−IV線断面図である［第４図（ｃ）におい
て、半導体基板内の各領域の図示は省略されている。
尚、他の図面においても半導体基板内の各領域の図示は
適宜省略されている。］。

第４図において、１はｐ型シリコン基板、２、３は、
それぞれシリコン基板１の表面に設けられたｎ型埋め込
み層とｐ型埋め込み層、４はシリコン基板１上に形成さ
れたｎ型エピタキシャル層、５、６は、それぞれｎ型エ
ピタキシャル層４中に形成されたｎウェルとｐウェル、
７は素子間を分離するフィールド絶縁膜、８はゲート絶
縁膜、９は高濃度にｎ型不純物がドープされた膜厚1000
〜2500Åの第１の多結晶シリコン膜21、シリコンが添添
加されたタングステン等からなる高融点金属膜22および
膜厚200〜500Åの第２の多結晶シリコン膜23の３層構造
からなる、ゲート電極を含む第１層配線、10はゲート電
極をマスクとして形成されたｎチャネルMOSトランジス
タ（以下、nMOSと記す）のソース、ドレイン領域、11は
ゲート電極をマスクとして形成されたｐチャネルMOSト
ランジスタ（以下、pMOSと記す）のソース、ドレイン領
域、12はBipTrのベース領域、13はpMOSのソース、ドレ
イン領域11と同時に形成されたグラフトベース領域、14
は第１層配線９上に形成された第１の層間絶縁膜、15a
は多結晶シリコン膜である第２層配線で構成された抵
抗、15bは第２層配線により構成されたエミッタ電極、1
6はベース領域12内へエミッタ電極15bを介してｎ型不純
物原子を導入することにより形成されたエミッタ領域、
17は第２層配線上全面に設けられた第２の層間絶縁膜、
18は各半導体領域の表面に形成された高融点金属のシリ
サイド合金膜、19はバリア金属膜、20は第３層配線であ
るAl配線、24は第１の層間絶縁膜に形成された、第１層
配線９と第２層配線とを接続するための第１の開孔窓、
25は第１の層間絶縁膜および第２の層間絶縁膜を貫通し
て形成された、第１層配線９と第３層配線であるAl配線
20とを接続するための第２の開孔窓である。

［発明が解決しようとする課題］ 従来のBiCMOS集積回路装置では、ゲート電極を構成す
る第１の配線層には、配線抵抗を低減するためにｎ型不
純物が多量にドープされた多結晶シリコン膜と高融点金
属膜とを用い、その上に保護用の多結晶シリコン膜を設
けた３層構造のものが用いられている。

第５図は、第４図（ｃ）の断面における製造途中段階
を示す断面図である。同図は、ソース、ドレイン領域に
Al電極を形成するために、第１、第２の層間絶縁膜にソ
ース、ドレインコンタクト孔を形成したときの、第１層
配線の付近の状態を示している。ソース、ドレイン領域
上にコンタクト孔が形成されたときに、第１層配線上に
は第２の開孔窓25が形成される。開孔窓形成後、全面に
白金等からなる高融点金属膜を被着し、熱処理を施して
シリコン面露出部に白金とシリコンとの合金膜18を形成
する。このとき、第１層配線９には薄い多結晶シリコン
膜23があるので、第５図に示すように、ここにも合金膜
18が形成されてしまう。しかし、高融点金属膜上に形成
された合金膜18は剥がれ易いので、その上にAl配線を形
成したときにその間の接触抵抗が高くなり、これが歩留
まり低下の原因となっている。

この対策として、第１層配線上に膜厚500〜1500Å程
度の絶縁膜を設ける方法がある。即ち、第６図（ａ）に
示すように、第２の多結晶シリコン膜23の上に絶縁膜26
を設けておき、フォトレジスト30bをマスクとして開孔
窓を形成する。このようにすれば、ソースおよびドレイ
ン領域上の絶縁膜厚は、第１および第２の層間絶縁膜の
合計膜厚の0.8〜1.0μｍ程度であるのに対し、ゲート電
極上の膜厚は、これより絶縁膜26の膜厚（500〜1500
Å）分厚くなるので、ソース、ドレイン領域上とゲート
電極上を同時に開孔した際に、第６図（ｂ）に示すよう
に、ゲート電極上のみ薄く絶縁膜を残すことができる。
従って、ソースおよびドレインのコンタクト孔29にシリ
サイド合金膜を形成する際に、ゲート電極上にシリサイ
ド合金膜が形成されないようにすることができる。その
後、Al配線を形成するに先立って弗酸等の溶液に浸して
ゲート電極上の第２の開孔窓25内の薄い絶縁膜を除去す
る。

この方法によれば、ゲート電極上にはシリサイド合金
膜は形成されないので、多結晶シリコン膜が剥がれるこ
とはない。

しかし、このようにすると、エミッタ電極形成時のエ
ミッタ形成領域上の絶縁膜は、膜厚200〜5000Åの第１
の層間絶縁膜14のみであるのに対し、第１層配線上の絶
縁膜は、第６図（ｃ）に示すように、絶縁膜26の分だけ
厚くなるので、この絶縁膜をフォトレジスト30aをマス
クとしてCF₄ガス等を用いて選択的にエッチングする場
合、第１層配線上を丁度開孔したとき、エミッタ領域は
10〜25％程度、エッチング過多になり、エミッタ領域の
シリコン面もエッチングされてしまう。このためベース
領域が浅くなってしまい、エミッタ領域を形成した際
に、これがベース領域を突き抜けてしまいエミッタ接合
が正常に形成されないという事故が発生する。

［課題を解決するための手段］ 本発明のBiCMOS集積回路は、表面に多結晶シリコン膜
を有する、ゲート電極を含む第１層配線と、第１層配線
上に部分的に形成された薄い絶縁膜と、第１層配線を覆
って形成された第１の層間絶縁膜と、第１の層間絶縁膜
に形成された第１の開孔窓を介して第１層配線と接続さ
れた、エミッタ電極を含む第２層配線と、第２層配線を
覆って形成された第２の層間絶縁膜と、前記第１の層間
絶縁膜、前記第２の層間絶縁膜および前記薄い絶縁膜を
貫通して形成された第２の開孔窓を介して第１層配線と
接続された、ソース、ドレイン電極を含む第３層配線と
を具備している。

［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。

第１図（ａ）は本発明の一実施例を示す断面図であ
り、第１図（ｂ）はその第１層配線と抵抗15aおよびAl
配線20との接続状態を示す断面図である。同図におい
て、第４図の従来例の部分と同等の部分には同一の参照
番号が付されているので、重複する説明は省略するが、
本実施例においては、第１層配線９のAl配線20と接続さ
れる部分には薄い絶縁膜26が形成されている。

この実施例の製造方法について、第２図を参照して説
明する。第２図（ａ）は、第１図（ｂ）の部分の製造途
中段階を示す平面図であり、第２図（ｂ）はそのII−II
線断面図である。第２図（ａ）、（ｂ）に示すように、
半導体基板上に選択的にフィールド絶縁膜を形成し、素
子領域にゲート絶縁膜８を形成した後、その上にｎ型不
純物原子が高濃度に添加された、膜厚1000〜2500Åの第
１の多結晶シリコン膜21、シリコンが添加されたタング
ステン等からなる高融点金属膜22、膜厚500〜1500Åの
第２の多結晶シリコン膜23、気相成長法による膜厚500
〜1500Åの絶縁膜26を順次形成し、その後、選択エッチ
ングを施してゲート電極を含む第１層配線９を形成す
る。次に、nMOS形成個所に開口28aが形成されたマスク
材28を設ける。このマスク材28は、第１の開孔窓24を設
ける第１層配線９の表面は露出するように、また、第２
の開孔窓25を設ける第１の配線層表面は覆うように設け
られる。マスク材28をマスクとして選択的にイオン注入
を行ってソースおよびドレイン領域10を形成し、その
後、更にマスク材28をマスクとして第１層配線上の絶縁
膜26を選択的に除去する。

次に、全面に第１の層間絶縁膜14を設け、その上にフ
ォトレジスト30aをを設け、これをマスクとして選択的
にエッチングを施して、第１層配線上に第１の開孔窓24
およびBipTr領域にエミッタ窓27を設ける。エッチング
後の断面図を第２図（ｃ）に示す。第１の開孔窓24およ
びエミッタ窓27開孔部の絶縁膜は両方とも第１の層間絶
縁膜のみであるので、第１の開孔窓24およびエミッタ窓
27を同時に開孔しても一方の窓がエッチング過多になる
ことはない。

第１の層間絶縁膜に開孔窓を形成した後、多結晶シリ
コン膜よりなる第２の配線層を選択的に設けてエミッタ
電極および抵抗を形成し、その上に第２の層間絶縁膜17
を設ける。

次に、第２の層間絶縁膜17に選択的にエッチングを施
してソースおよびドレイン領域上にコンタクト孔29を、
また、第１層配線上に第２の開孔窓25を設ける。このと
きの断面図を第２図（ｄ）に示す。ソースおよびドレイ
ンのコンタクト孔では、シリコン基板表面が露出してい
るが、第１層配線上には200〜1000Åの絶縁膜26がある
ため、第１層配線の第２の多結晶シリコン膜23は露出し
ていない。

この状態で、全面に白金等の高融点金属を被着し、熱
処理を行ってシリコン面が露出した箇所のみにシリサイ
ド合金膜を形成し、その後白金を除去する。このとき、
第２の開孔窓25部分にはシリサイド合金膜は形成されな
い。その後、弗酸等の溶液を用いて第２の開孔窓上の絶
縁膜26を除去し、バリア金属膜19およびAl配線20を形成
すれば第１図（ａ）の断面図の状態となる。

第３図（ｃ）は本発明の第２の実施例を示す断面図で
あり、第３図（ａ）は、第３図（ｃ）における部分での
製造工程を説明するための平面図、第３図（ｂ）は、第
３図（ａ）のIII−III断面図である。本実施例では、ゲ
ート電極を構成する第１層配線９の一方は抵抗15aとの
み接続され、他方はAl配線20とのみ接続されている。

この実施例の集積回路装置を製造するには、先の実施
例と同様に表面に薄い絶縁膜26を有する第１層配線を形
成した後、ソース、ドレイン形成領域に開口28aを有す
るマスク材28を形成する。この場合に、第１層配線９の
Al配線20と接続される部分はマスク材で覆われるように
し、他の部分の第１層配線９は開口28a内に露出される
ようにする。次に、イオン注入を行って、ソース、ドレ
イン領域10を形成し、引き続きマスク材28を介してエッ
チングを行って露出している絶縁膜26を除去する。この
状態を第３図（ａ）、（ｂ）に示す。

次に、第１の層間絶縁膜14を形成し、第１層配線上に
第１の開口窓24を形成してから第２層配線である抵抗15
aを形成する。次に、第２の層間絶縁膜17を形成し、図
示されないソース、ドレイン領域上にコンタクト孔を、
同時に、第１層配線９上に第２の開孔窓25を形成する。
ソース、ドレイン領域上にシリサイド合金膜を形成した
後、第２の開孔窓25内の絶縁膜を除去して、バリア金属
膜19、Al配線20を形成すれば、第３図（ｃ）に示す集積
回路装置が得られる。

［発明の効果］ 以上説明したように、本発明は、表面に多結晶シリコ
ン膜を有する第１層配線の第３層配線と接続される部分
にのみ薄い絶縁膜を形成したものであるので、以下の効
果を奏することができる。

第１の層間絶縁膜に第１層配線−第２層配線間の開
孔窓とエミッタ窓を形成するときに、エミッタ形成領域
が過度にエッチングされることがなくなるので、エミッ
タ接合を歩留まり高く形成することができる。

第２の層間絶縁膜に第１層配線−第３層配線間の開
孔窓とソース、ドレインコンタクト孔を形成するとき
に、第１層配線の表面を露出させないようにすることが
できる。したがって、ソース、ドレイン領域のコンタク
ト部分にシリサイド合金膜を形成するときに、第１層配
線部分にシリサイド膜が形成されないようにすることで
き、この部分に形成されたシリサイド合金膜が剥離する
事故がなくなるので、第１層配線と第３層配線との間の
接続を信頼性高いものとすることができる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は、それぞれ本発明の第１の実施
例を示す断面図、第２図（ａ）は、第１の実施例の製造
工程を説明するための平面図、第２図（ｂ）〜（ｄ）
は、第１の実施例の製造工程を説明するための断面図、
第３図（ｃ）は、本発明の第２の実施例を示す断面図、
第３図（ａ）、（ｂ）は、それぞれ第２の実施例の製造
工程を説明するための平面図と断面図、第４図（ａ）、
（ｃ）は、それぞれ第１の従来例の断面図、第４図
（ｂ）は、第１の従来例の平面図、第５図は、第１の従
来例の製造工程を説明するための断面図、第６図（ａ）
〜（ｃ）は、第２の従来例の製造工程を説明するための
断面図である。 １……ｐ型シリコン基板、２……ｎ型埋め込み層、３…
…ｐ型埋め込み層、４……ｎ型エピタキシャル層、５…
…ｎウェル、６……ｐウェル、７……フィールド絶縁
膜、８……ゲート絶縁膜、９……ゲート電極を含む第１
層配線、10……nMOSのソース、ドレイン領域、11……pM
OSのソース、ドレイン領域、12……ベース領域、13……
グラフトベース領域、14……第１の層間絶縁膜、15a…
…第２層配線で形成された抵抗、15b……第２層配線で
形成されたエミッタ電極、16……エミッタ領域、17……
第２の層間絶縁膜、18……シリサイド合金膜、19……バ
リア金属膜、20……第３層配線であるAl配線、21……第
１の多結晶シリコン膜、22……シリコンが添加された高
融点金属膜、23……第２の多結晶シリコン膜、24……第
１の開孔窓、25……第２の開孔窓、26……絶縁膜、27…
…エミッタ窓、28……マスク材、28a……開口、29……
コンタクト孔、30a、30b……フォトレジスト。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ゲート電極を構成する、表面に多結晶シリ
   コン膜を有する第１層配線と、前記第１層配線上に部分
   的に形成された薄い絶縁膜と、前記第１層配線を覆って
   形成された第１の層間絶縁膜と、前記第１の層間絶縁膜
   に形成されたエミッタ窓を介して半導体層と接続され、
   前記第１の層間絶縁膜に形成された第１の開孔窓を介し
   て前記第１層配線と接続された第２層配線と、前記第２
   層配線を覆って形成された第２の層間絶縁膜と、前記第
   １の層間絶縁膜および前記第２の層間絶縁膜を貫通して
   形成されたコンタクト孔を介して半導体層と接続され、
   前記第１の層間絶縁膜、前記第２の層間絶縁膜および前
   記薄い絶縁膜を貫通して形成された第２の開孔窓を介し
   て前記第１層配線と接続された第３層配線と、を具備す
   るBiCMOS集積回路。