JP3196313B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3196313B2 JP3196313B2 JP12077092A JP12077092A JP3196313B2 JP 3196313 B2 JP3196313 B2 JP 3196313B2 JP 12077092 A JP12077092 A JP 12077092A JP 12077092 A JP12077092 A JP 12077092A JP 3196313 B2 JP3196313 B2 JP 3196313B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、同一基板上にＤＭＩＳ型半導体素子と共に
ロジック部なども形成された半導体装置の製造方法に関
する。
関し、特に、同一基板上にＤＭＩＳ型半導体素子と共に
ロジック部なども形成された半導体装置の製造方法に関
する。
【０００２】
【従来の技術】通信用ＩＣ、ＰＤＰドライバー用ＩＣに
代表される高電圧出力のＩＣにおいては、高電圧用素子
として、ＤＭＯＳ構造のＦＥＴ（ＤＭＩＳ構造のＦＥ
Ｔ）などが用いられている。このＤＭＯＳ構造のＭＯＳ
部においては、半導体基板表面側に形成した拡散領域に
対し、導電型の異なる不純物を拡散させて、新たな拡散
領域を形成し、これらの拡散領域の横方向拡散の差を実
効チャネル長として利用している。
代表される高電圧出力のＩＣにおいては、高電圧用素子
として、ＤＭＯＳ構造のＦＥＴ（ＤＭＩＳ構造のＦＥ
Ｔ）などが用いられている。このＤＭＯＳ構造のＭＯＳ
部においては、半導体基板表面側に形成した拡散領域に
対し、導電型の異なる不純物を拡散させて、新たな拡散
領域を形成し、これらの拡散領域の横方向拡散の差を実
効チャネル長として利用している。
【０００３】例えば、ｐチャネル型のＤＭＯＳ部は、ま
ず、図１６（ａ）に示すように、ｎ- 型半導体基板１１
の表面側を、オフセット領域の形成予定領域が窓開けさ
れるようにパターニングされたレジストマスク１２で覆
い、この状態で、ｐ型不純物をイオン注入する。そこに
注入されたｐ型不純物は、図１６（ｂ）に示すように、
ｎ- 型半導体基板１１の表面層に拡散源１３ａを形成
し、レジストマスク１２を、図１６（ｃ）に示すように
除去した後の熱拡散工程により、図１６（ｄ）に示すよ
うにオフセット領域１３を形成する。この熱拡散工程に
おいて、ｎ- 型半導体基板１１の表面側には、薄い絶縁
膜１４も形成される。
ず、図１６（ａ）に示すように、ｎ- 型半導体基板１１
の表面側を、オフセット領域の形成予定領域が窓開けさ
れるようにパターニングされたレジストマスク１２で覆
い、この状態で、ｐ型不純物をイオン注入する。そこに
注入されたｐ型不純物は、図１６（ｂ）に示すように、
ｎ- 型半導体基板１１の表面層に拡散源１３ａを形成
し、レジストマスク１２を、図１６（ｃ）に示すように
除去した後の熱拡散工程により、図１６（ｄ）に示すよ
うにオフセット領域１３を形成する。この熱拡散工程に
おいて、ｎ- 型半導体基板１１の表面側には、薄い絶縁
膜１４も形成される。
【０００４】次に、ｎ- 型半導体基板１１の表面側を、
ベース領域の形成予定領域を窓開けしたレジストマスク
で覆った状態で、窓開け部からｎ型不純物をイオン注入
した後に、レジストマスクを除去し、ｎ型不純物を熱拡
散させて、図１６（ｅ）に示すように、ｎ型のベース領
域１５を形成する。このとき、オフセット領域１３の表
面側の所定領域を窓開けしたシリコン窒化膜などをマス
クとして形成しておくと、その窓開け部に対応して局所
酸化膜１６が形成される。
ベース領域の形成予定領域を窓開けしたレジストマスク
で覆った状態で、窓開け部からｎ型不純物をイオン注入
した後に、レジストマスクを除去し、ｎ型不純物を熱拡
散させて、図１６（ｅ）に示すように、ｎ型のベース領
域１５を形成する。このとき、オフセット領域１３の表
面側の所定領域を窓開けしたシリコン窒化膜などをマス
クとして形成しておくと、その窓開け部に対応して局所
酸化膜１６が形成される。
【０００５】次に、図１６（ｆ）に示すように、ベース
領域１５の外周側にオーバーラップするように、ｎ- 型
半導体基板１１の表面側の絶縁膜１４および局所酸化膜
１６の表面上にゲート電極１７を形成する。
領域１５の外周側にオーバーラップするように、ｎ- 型
半導体基板１１の表面側の絶縁膜１４および局所酸化膜
１６の表面上にゲート電極１７を形成する。
【０００６】しかる後に、ゲート電極１７をマスクとし
て、ｐ型不純物をベース領域１５の内部にイオン注入し
た後、拡散させて、ソース拡散領域１８を形成し、ｐチ
ャネル型のＤＭＯＳ部１０を形成する。
て、ｐ型不純物をベース領域１５の内部にイオン注入し
た後、拡散させて、ソース拡散領域１８を形成し、ｐチ
ャネル型のＤＭＯＳ部１０を形成する。
【０００７】これに対し、ｎチャネル型のＤＭＯＳ部
は、まず、図１７（ａ）に示すように、ｎ- 型半導体基
板３１の表面側にゲート電極３２を形成し、このゲート
電極３２をマスクとして、薄い絶縁膜３３を介してｎ-
型半導体基板３１にｐ型不純物をイオン注入した後、熱
拡散させて、ｐ型のベース領域３４を形成する。
は、まず、図１７（ａ）に示すように、ｎ- 型半導体基
板３１の表面側にゲート電極３２を形成し、このゲート
電極３２をマスクとして、薄い絶縁膜３３を介してｎ-
型半導体基板３１にｐ型不純物をイオン注入した後、熱
拡散させて、ｐ型のベース領域３４を形成する。
【０００８】さらに、ゲート電極３２をマスクとして、
絶縁膜３３を介してベース領域３４にｎ型不純物をイオ
ン注入した後、熱拡散させて、図１７（ｂ）に示すよう
に、ｎ型のソース拡散領域３５を形成して、ｎチャネル
型のＤＭＯＳ部３０を形成する。
絶縁膜３３を介してベース領域３４にｎ型不純物をイオ
ン注入した後、熱拡散させて、図１７（ｂ）に示すよう
に、ｎ型のソース拡散領域３５を形成して、ｎチャネル
型のＤＭＯＳ部３０を形成する。
【０００９】このようにして形成されたＤＭＯＳ部１
０，３０においては、ベース領域１５，３４と、その内
部に形成されたソース拡散領域１８，３５との横方向拡
散の差に相当するベース領域１５，３５の表面側がチャ
ネル領域とされる。
０，３０においては、ベース領域１５，３４と、その内
部に形成されたソース拡散領域１８，３５との横方向拡
散の差に相当するベース領域１５，３５の表面側がチャ
ネル領域とされる。
【００１０】
【発明が解決しようとする課題】近年、通信用ＩＣなど
において、このＩＣの動作を制御するロジック回路など
も、前述のＤＭＯＳ型半導体素子などと共に、同一の半
導体基板上に形成されるようになっている。しかしなが
ら、従来は、ロジック回路を構成するＣＭＯＳＦＥＴ
（ＣＭＩＳＦＥＴ）と高電圧用ＤＭＯＳＦＥＴなどは、
それぞれ、別の工程において、半導体基板に形成されて
いた。このため、製造プロセスにおける工程数が増大
し、ロジック回路とＤＭＯＳＦＥＴなどを同一の半導体
基板上に形成することによるコストメリットが充分反映
されない状況にあった。
において、このＩＣの動作を制御するロジック回路など
も、前述のＤＭＯＳ型半導体素子などと共に、同一の半
導体基板上に形成されるようになっている。しかしなが
ら、従来は、ロジック回路を構成するＣＭＯＳＦＥＴ
（ＣＭＩＳＦＥＴ）と高電圧用ＤＭＯＳＦＥＴなどは、
それぞれ、別の工程において、半導体基板に形成されて
いた。このため、製造プロセスにおける工程数が増大
し、ロジック回路とＤＭＯＳＦＥＴなどを同一の半導体
基板上に形成することによるコストメリットが充分反映
されない状況にあった。
【００１１】以上の問題点に鑑みて、本発明において
は、同一の半導体基板に形成されるＣＭＯＳ部側の形成
工程を援用しながら、ＤＭＯＳ部側を作り込みすること
によって、コストメリットを最大限発揮可能な半導体装
置の製造方法を提供することにある。
は、同一の半導体基板に形成されるＣＭＯＳ部側の形成
工程を援用しながら、ＤＭＯＳ部側を作り込みすること
によって、コストメリットを最大限発揮可能な半導体装
置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、同一半導体基板上の第１導電型の各半導体領域に、
第２導電型の第１ウェル表面側に形成された第１導電型
の第１のＭＩＳ部および第１導電型の第２ウェル表面側
に形成された第２導電型の第２のＭＩＳ部を備えるツイ
ンタブ型のＣＭＩＳＦＥＴと、ＤＭＩＳ部とを有する半
導体装置の製造方法において、本発明が講じた手段は、
以下のとおりである。
に、同一半導体基板上の第１導電型の各半導体領域に、
第２導電型の第１ウェル表面側に形成された第１導電型
の第１のＭＩＳ部および第１導電型の第２ウェル表面側
に形成された第２導電型の第２のＭＩＳ部を備えるツイ
ンタブ型のＣＭＩＳＦＥＴと、ＤＭＩＳ部とを有する半
導体装置の製造方法において、本発明が講じた手段は、
以下のとおりである。
【００１３】最初に、ＤＭＩＳ部として、第２導電型の
ＤＭＩＳ部を形成する場合を説明する。まず、第１のウ
ェルを形成するときに、ＤＭＩＳ部の第２導電型のオフ
セット領域を形成し（オフセット領域形成工程）、次
に、第２ウェルを形成するときに、ＤＭＩＳ部の第１導
電型のベース領域を形成する（第１導電型ベース領域形
成工程）。さらに、ＣＭＩＳＦＥＴの各ゲート電極を形
成するときに、ＤＭＩＳ部のゲート電極を形成し（ゲー
ト電極形成工程）、しかる後に、第２のＭＩＳ部のソー
ス拡散領域およびドレイン拡散領域を形成するときに、
ＤＭＩＳ部のベース領域への二重拡散により第２導電型
のソース拡散領域を形成する（第２導電型ソース領域形
成工程）。すなわち、ＣＭＩＳ部の形成工程を援用しな
がら、ＤＭＩＳ部側を作り込んでいく。ここで、ゲート
電極形成工程に先立って、ＣＭＩＳＦＥＴの形成予定領
域側の表面に対してしきい値制御用不純物を導入してそ
のしきい値電圧を制御するしきい値制御用不純物導入工
程を有する場合には、このしきい値制御用不純物導入工
程を援用して、ＤＭＩＳ部の形成予定領域側の表面にも
そのしきい値電圧を制御するしきい値制御用不純物を導
入しておくことが好ましい。
ＤＭＩＳ部を形成する場合を説明する。まず、第１のウ
ェルを形成するときに、ＤＭＩＳ部の第２導電型のオフ
セット領域を形成し（オフセット領域形成工程）、次
に、第２ウェルを形成するときに、ＤＭＩＳ部の第１導
電型のベース領域を形成する（第１導電型ベース領域形
成工程）。さらに、ＣＭＩＳＦＥＴの各ゲート電極を形
成するときに、ＤＭＩＳ部のゲート電極を形成し（ゲー
ト電極形成工程）、しかる後に、第２のＭＩＳ部のソー
ス拡散領域およびドレイン拡散領域を形成するときに、
ＤＭＩＳ部のベース領域への二重拡散により第２導電型
のソース拡散領域を形成する（第２導電型ソース領域形
成工程）。すなわち、ＣＭＩＳ部の形成工程を援用しな
がら、ＤＭＩＳ部側を作り込んでいく。ここで、ゲート
電極形成工程に先立って、ＣＭＩＳＦＥＴの形成予定領
域側の表面に対してしきい値制御用不純物を導入してそ
のしきい値電圧を制御するしきい値制御用不純物導入工
程を有する場合には、このしきい値制御用不純物導入工
程を援用して、ＤＭＩＳ部の形成予定領域側の表面にも
そのしきい値電圧を制御するしきい値制御用不純物を導
入しておくことが好ましい。
【００１４】これに対し、ＤＭＩＳ部として第１導電型
のＤＭＩＳ部を形成する場合は、以下のとおりである。
まず、ＣＭＩＳＦＥＴの各ゲート電極を形成するとき
に、ＤＭＩＳ部のゲート電極を形成し（ゲート電極形成
工程）、次に、第２のＭＩＳ部のソース拡散領域および
ドレイン拡散領域を形成するときに、ＤＭＩＳ部の第２
導電型のベース領域を形成する（第２導電型ベース領域
形成工程）。しかる後に、第１のＭＩＳ部のソース拡散
領域およびドレイン領域を形成するときに、ＤＭＩＳ部
のベース領域への二重拡散により第１導電型のソース拡
散領域を形成する（第１導電型ソース領域形成工程）。
ここで、ゲート電極形成工程に先立って、ＣＭＩＳＦＥ
Ｔの形成予定領域側の表面に対してしきい値制御用不純
物を導入してそのしきい値電圧を制御するしきい値制御
用不純物導入工程を有する場合には、このしきい値制御
用不純物導入工程を援用して、ＤＭＩＳ部の形成予定領
域側の表面にもそのしきい値電圧を制御するしきい値制
御用不純物を導入しておくことが必要である。この場合
には、しきい値制御用不純物導入工程に先立って、第１
ウェルを形成する工程を援用して、ＤＭＩＳ部のベース
領域の形成予定領域を含む領域に第２導電型のＤＭＩＳ
用ウェルを形成しておくことが好ましい。
のＤＭＩＳ部を形成する場合は、以下のとおりである。
まず、ＣＭＩＳＦＥＴの各ゲート電極を形成するとき
に、ＤＭＩＳ部のゲート電極を形成し（ゲート電極形成
工程）、次に、第２のＭＩＳ部のソース拡散領域および
ドレイン拡散領域を形成するときに、ＤＭＩＳ部の第２
導電型のベース領域を形成する（第２導電型ベース領域
形成工程）。しかる後に、第１のＭＩＳ部のソース拡散
領域およびドレイン領域を形成するときに、ＤＭＩＳ部
のベース領域への二重拡散により第１導電型のソース拡
散領域を形成する（第１導電型ソース領域形成工程）。
ここで、ゲート電極形成工程に先立って、ＣＭＩＳＦＥ
Ｔの形成予定領域側の表面に対してしきい値制御用不純
物を導入してそのしきい値電圧を制御するしきい値制御
用不純物導入工程を有する場合には、このしきい値制御
用不純物導入工程を援用して、ＤＭＩＳ部の形成予定領
域側の表面にもそのしきい値電圧を制御するしきい値制
御用不純物を導入しておくことが必要である。この場合
には、しきい値制御用不純物導入工程に先立って、第１
ウェルを形成する工程を援用して、ＤＭＩＳ部のベース
領域の形成予定領域を含む領域に第２導電型のＤＭＩＳ
用ウェルを形成しておくことが好ましい。
【００１５】さらに、本発明においては、前述の第２導
電型のＤＭＩＳ部を形成する工程と、第１導電型のＤＭ
ＩＳ部を形成する工程とを組み合わせて、これらのＭＩ
Ｓ部の形成工程のうち、ゲート電極形成工程，第１導電
型および第２導電型ベース領域形成工程および拡散領域
形成工程を援用し合って、工程数を最小限に抑えなが
ら、これらのＤＭＩＳ部を同一基板上に形成することが
好ましい。
電型のＤＭＩＳ部を形成する工程と、第１導電型のＤＭ
ＩＳ部を形成する工程とを組み合わせて、これらのＭＩ
Ｓ部の形成工程のうち、ゲート電極形成工程，第１導電
型および第２導電型ベース領域形成工程および拡散領域
形成工程を援用し合って、工程数を最小限に抑えなが
ら、これらのＤＭＩＳ部を同一基板上に形成することが
好ましい。
【００１６】
【作用】本発明において、同一半導体基板上の第１導電
型の各半導体領域に形成されるＣＭＩＳＦＥＴおよび第
２導電型のＤＭＩＳ部の構成部分のうち、第１のウェル
とＤＭＩＳ部の第２導電型のオフセット領域とは同じ第
２導電型領域であり、第２ウェルとＤＭＩＳ部のベース
領域とは同じ第１導電型領域である。また、第２のＭＩ
Ｓ部のソース拡散領域およびドレイン拡散領域と、ＤＭ
ＩＳ部のソース拡散領域とは同じ第２導電型領域であ
る。
型の各半導体領域に形成されるＣＭＩＳＦＥＴおよび第
２導電型のＤＭＩＳ部の構成部分のうち、第１のウェル
とＤＭＩＳ部の第２導電型のオフセット領域とは同じ第
２導電型領域であり、第２ウェルとＤＭＩＳ部のベース
領域とは同じ第１導電型領域である。また、第２のＭＩ
Ｓ部のソース拡散領域およびドレイン拡散領域と、ＤＭ
ＩＳ部のソース拡散領域とは同じ第２導電型領域であ
る。
【００１７】同様に、第１導電型のＤＭＩＳ部の構成部
分に対しても、第２のＭＩＳ部のソース拡散領域および
ドレイン拡散領域と、ＤＭＩＳ部のベース領域とは同じ
第２導電型領域であり、第１のＭＩＳ部のソース拡散領
域およびドレイン領域と、ＤＭＩＳ部のソース拡散領域
とは同じ第１導電型領域である。
分に対しても、第２のＭＩＳ部のソース拡散領域および
ドレイン拡散領域と、ＤＭＩＳ部のベース領域とは同じ
第２導電型領域であり、第１のＭＩＳ部のソース拡散領
域およびドレイン領域と、ＤＭＩＳ部のソース拡散領域
とは同じ第１導電型領域である。
【００１８】従って、ＤＭＩＳ部側の構成および工程順
序をＣＭＩＳ部側の工程に対応させることによって、各
工程を援用し合って各ＭＩＳ部を製造できるので、工程
数を最小限に抑えて、半導体装置を作り込んでいくこと
ができる。
序をＣＭＩＳ部側の工程に対応させることによって、各
工程を援用し合って各ＭＩＳ部を製造できるので、工程
数を最小限に抑えて、半導体装置を作り込んでいくこと
ができる。
【００１９】
【実施例】次に、本発明の実施例について、添付図面を
参照して説明する。
参照して説明する。
【００２０】〔実施例１〕ここで、実施例１の説明に先
立って、実施例１乃至実施例３に共通なＣＭＯＳ（ＣＭ
ＩＳ部）側の製造工程について、図７および図８を参照
して、説明しておく。
立って、実施例１乃至実施例３に共通なＣＭＯＳ（ＣＭ
ＩＳ部）側の製造工程について、図７および図８を参照
して、説明しておく。
【００２１】（ＣＭＯＳ部の製造工程）図７はＣＭＯＳ
側にツインタブ構造のウェルを形成するまでの工程断面
図、図８はウェル形成後から各拡散領域を形成するまで
の工程断面図である。
側にツインタブ構造のウェルを形成するまでの工程断面
図、図８はウェル形成後から各拡散領域を形成するまで
の工程断面図である。
【００２２】まず、図７（ａ）に示すように、ｎ型の半
導体基板５１の表面側を、ｐウェル形成予定領域を窓開
けしたレジストマスク５２で覆った状態で、窓開け部か
ら半導体基板５１の表面にボロンイオンをイオン注入
し、ｐウェルの拡散源５３ａを形成する（第１工程）。
導体基板５１の表面側を、ｐウェル形成予定領域を窓開
けしたレジストマスク５２で覆った状態で、窓開け部か
ら半導体基板５１の表面にボロンイオンをイオン注入
し、ｐウェルの拡散源５３ａを形成する（第１工程）。
【００２３】次に、レジストマスク５２を灰化などによ
り除去した状態で、拡散源５３ａからボロンイオンを拡
散させて、図７（ｂ）に示すように、ｐウェル５３（第
１ウェル）を形成する（第２工程）。この後、半導体基
板５１の表面側に形成されたシリコン酸化膜５４を除去
する。
り除去した状態で、拡散源５３ａからボロンイオンを拡
散させて、図７（ｂ）に示すように、ｐウェル５３（第
１ウェル）を形成する（第２工程）。この後、半導体基
板５１の表面側に形成されたシリコン酸化膜５４を除去
する。
【００２４】次に、図７（ｃ）に示すように、ｎウェル
形成領域を窓開けしたレジストマスク５５で、ｐウェル
５３を覆った状態で、窓開け部から半導体基板５１の表
面にリンイオンをイオン注入し、ｎウェルの拡散源５６
ａを形成する（第３工程）。
形成領域を窓開けしたレジストマスク５５で、ｐウェル
５３を覆った状態で、窓開け部から半導体基板５１の表
面にリンイオンをイオン注入し、ｎウェルの拡散源５６
ａを形成する（第３工程）。
【００２５】次に、レジストマスク５５を除去し、半導
体基板５１の表面に対し、所定領域を窓開けしたシリコ
ン窒化膜で覆った状態で、拡散源５６ａからリンイオン
を拡散させて、図７（ｄ）に示すように、ｎウェル５６
を形成する（第４工程）。これにより、シリコン窒化膜
の窓開け部に対応した領域に局所酸化膜５７を形成す
る。
体基板５１の表面に対し、所定領域を窓開けしたシリコ
ン窒化膜で覆った状態で、拡散源５６ａからリンイオン
を拡散させて、図７（ｄ）に示すように、ｎウェル５６
を形成する（第４工程）。これにより、シリコン窒化膜
の窓開け部に対応した領域に局所酸化膜５７を形成す
る。
【００２６】次に、図８（ａ）に示すように、半導体基
板５１の表面に薄い絶縁膜５８を形成した後、この絶縁
膜５８の上に各ゲート電極５９，６０を形成する（第５
工程）。
板５１の表面に薄い絶縁膜５８を形成した後、この絶縁
膜５８の上に各ゲート電極５９，６０を形成する（第５
工程）。
【００２７】次に、図８（ｂ）に示すように、半導体基
板５１の表面に、ｐチャネル型ＭＯＳ部のソースおよび
ドレインの形成予定領域を窓開けしたレジストマスク６
１を形成した状態で、ボロンイオンをイオン注入し、ソ
ースおよびドレインの拡散源６３ａ，６４ａを形成する
（第６工程）。
板５１の表面に、ｐチャネル型ＭＯＳ部のソースおよび
ドレインの形成予定領域を窓開けしたレジストマスク６
１を形成した状態で、ボロンイオンをイオン注入し、ソ
ースおよびドレインの拡散源６３ａ，６４ａを形成する
（第６工程）。
【００２８】次に、図８（ｃ）に示すように、ソースお
よびドレインの拡散源６３ａ，６４ａからボロンイオン
を熱拡散させて、ｐ+ 型のソース拡散領域６３およびド
レイン拡散領域６４を形成する（第７工程）。
よびドレインの拡散源６３ａ，６４ａからボロンイオン
を熱拡散させて、ｐ+ 型のソース拡散領域６３およびド
レイン拡散領域６４を形成する（第７工程）。
【００２９】さらに、半導体基板５１の表面に、ｎチャ
ネル型ＭＯＳ部のソースおよびドレインの形成予定領域
を窓開けしたレジストマスク６５を形成した状態で、リ
ンイオンをイオン注入し、ソースおよびドレインの拡散
源６６ａ，６７ａを形成する（第８工程）。
ネル型ＭＯＳ部のソースおよびドレインの形成予定領域
を窓開けしたレジストマスク６５を形成した状態で、リ
ンイオンをイオン注入し、ソースおよびドレインの拡散
源６６ａ，６７ａを形成する（第８工程）。
【００３０】次に、図８（ｄ）に示すように、ソースお
よびドレインの拡散源６６ａ，６７ａからリンイオンを
拡散させて、ｎ+ 型のソース拡散領域６６およびドレイ
ン拡散領域６７を形成する。（第９工程）。
よびドレインの拡散源６６ａ，６７ａからリンイオンを
拡散させて、ｎ+ 型のソース拡散領域６６およびドレイ
ン拡散領域６７を形成する。（第９工程）。
【００３１】これにより、半導体基板５１には、ｎウェ
ル５６の表面側にｐチャネル型のＭＯＳ部６０ａが形成
され、ｐウェル５３の表面側にｎチャネル型のＭＯＳ部
６０ｂが形成される。
ル５６の表面側にｐチャネル型のＭＯＳ部６０ａが形成
され、ｐウェル５３の表面側にｎチャネル型のＭＯＳ部
６０ｂが形成される。
【００３２】以上のツインタブ型のＣＭＯＳ部の形成工
程は、本例および後述する実施例２，３において共通の
工程であり、いずれの実施例においても、上記のＣＭＯ
Ｓ部と異なる半導体領域に各ＤＭＯＳ部（ＤＭＩＳ部）
が形成される。
程は、本例および後述する実施例２，３において共通の
工程であり、いずれの実施例においても、上記のＣＭＯ
Ｓ部と異なる半導体領域に各ＤＭＯＳ部（ＤＭＩＳ部）
が形成される。
【００３３】（ＤＭＯＳ部の製造方法）まず、本発明の
実施例１に係る半導体装置の製造方法として、半導体基
板上のｎ- 型（第１導電型）の各領域に、上述のｎチャ
ネル型（第１導電型）のＭＯＳ部６０ｂ（第１のＭＩＳ
部）およびｐチャネル型（第２導電型）のＭＯＳ部６０
ａ（第２のＭＩＳ部）を備えるツインタブ型のＣＭＯＳ
ＦＥＴと、ｐチャネル型（第２導電型）のＤＭＯＳ部と
をそれぞれ形成するための製造方法について、図２を参
照して説明する。なお、本例により製造されるｐチャネ
ル型のＤＭＯＳ部の断面を図１に示すが、その構成は図
１６（ｆ）に示したＤＭＯＳ部の構成と同様であるた
め、対応する部位には同符号を付してそれらの説明を省
略する。
実施例１に係る半導体装置の製造方法として、半導体基
板上のｎ- 型（第１導電型）の各領域に、上述のｎチャ
ネル型（第１導電型）のＭＯＳ部６０ｂ（第１のＭＩＳ
部）およびｐチャネル型（第２導電型）のＭＯＳ部６０
ａ（第２のＭＩＳ部）を備えるツインタブ型のＣＭＯＳ
ＦＥＴと、ｐチャネル型（第２導電型）のＤＭＯＳ部と
をそれぞれ形成するための製造方法について、図２を参
照して説明する。なお、本例により製造されるｐチャネ
ル型のＤＭＯＳ部の断面を図１に示すが、その構成は図
１６（ｆ）に示したＤＭＯＳ部の構成と同様であるた
め、対応する部位には同符号を付してそれらの説明を省
略する。
【００３４】図２は本例に係る半導体装置の製造方法の
一部を示す工程断面図であり、ｐチャネル型のＤＭＯＳ
部の形成領域を示す。
一部を示す工程断面図であり、ｐチャネル型のＤＭＯＳ
部の形成領域を示す。
【００３５】最初に、オフセット領域形成工程を行う。
【００３６】この工程は、図７（ａ），（ｂ）に示した
ＣＭＯＳ側のｐウェル５３（第１ウェル）を形成するた
めの第１工程および第２工程を援用して行う。まず、図
２（ａ）に示すように、ｎ- 型の半導体領域１１の表面
側に、オフセット領域の形成予定領域を窓開けするよう
にパターニングされたレジストマスク１２を形成し、こ
の状態で、ｐ型不純物としてのボロンイオンをイオン注
入する。これにより、ボロンイオンは、図２（ｂ）に示
すように、ｎ-型半導体領域１１の表面層にオフセット
領域の拡散源１３ａを形成する。次に、図２（ｃ）に示
すように、レジストマスク１２を灰化して除去した後、
図２（ｄ）に示すように、ボロンイオンを所定の深さに
熱拡散させて、ｐ型のオフセット領域１３（オフセット
ドレイン部）を形成する。この熱拡散によって、ｎ- 型
半導体領域１１の表面側には薄い絶縁膜１４も形成され
る。ここで、オフセット領域１３は、その表面の不純物
濃度が１０16〜１０17ａｔｍ／ｃｍ3 で、拡散深さが約
４μｍであり、いずれの条件もＣＭＯＳ側のｐウェル５
３に合わせて形成されるが、拡散深さが約６μｍ以上の
場合には、本例において形成されたＤＭＯＳ部１０にお
ける耐電圧が低下していく傾向があることが確認されて
いるため、約６μｍ以下に設定されることが好ましい。
なお、この熱拡散処理においては、ｎ- 型半導体領域１
１の表面側に、局所酸化膜の形成予定領域を窓開けした
シリコン窒化膜などを形成しておくことにより、局所酸
化膜１４ａを形成することができる。
ＣＭＯＳ側のｐウェル５３（第１ウェル）を形成するた
めの第１工程および第２工程を援用して行う。まず、図
２（ａ）に示すように、ｎ- 型の半導体領域１１の表面
側に、オフセット領域の形成予定領域を窓開けするよう
にパターニングされたレジストマスク１２を形成し、こ
の状態で、ｐ型不純物としてのボロンイオンをイオン注
入する。これにより、ボロンイオンは、図２（ｂ）に示
すように、ｎ-型半導体領域１１の表面層にオフセット
領域の拡散源１３ａを形成する。次に、図２（ｃ）に示
すように、レジストマスク１２を灰化して除去した後、
図２（ｄ）に示すように、ボロンイオンを所定の深さに
熱拡散させて、ｐ型のオフセット領域１３（オフセット
ドレイン部）を形成する。この熱拡散によって、ｎ- 型
半導体領域１１の表面側には薄い絶縁膜１４も形成され
る。ここで、オフセット領域１３は、その表面の不純物
濃度が１０16〜１０17ａｔｍ／ｃｍ3 で、拡散深さが約
４μｍであり、いずれの条件もＣＭＯＳ側のｐウェル５
３に合わせて形成されるが、拡散深さが約６μｍ以上の
場合には、本例において形成されたＤＭＯＳ部１０にお
ける耐電圧が低下していく傾向があることが確認されて
いるため、約６μｍ以下に設定されることが好ましい。
なお、この熱拡散処理においては、ｎ- 型半導体領域１
１の表面側に、局所酸化膜の形成予定領域を窓開けした
シリコン窒化膜などを形成しておくことにより、局所酸
化膜１４ａを形成することができる。
【００３７】次に、ｎ型ベース領域形成工程（第１導電
型ベース領域形成工程）を行う。
型ベース領域形成工程）を行う。
【００３８】この工程は、図７（ｃ），（ｄ）に示した
ＣＭＯＳ側のｎウェル５６（第２ウェル）を形成するた
めの第３工程および第４工程を援用して行う。まず、図
２（ｅ）に示すように、半導体領域１１の表面側を、ベ
ース領域の形成予定領域を窓開けしたレジストマスク６
５ａで覆った状態で、窓開け部からｎ型不純物としての
リンイオンをイオン注入して、その拡散源を形成した後
に、レジストマスク６５ａを除去し、熱拡散によりｎ型
のベース領域１５を形成する。このときの熱拡散処理
は、シリコン窒化膜をマスクとして形成した状態で行
い、この領域へのシリコン酸化膜の形成を抑制した状態
で行う。ここで、ベース領域１５は、その表面の不純物
濃度が１０16〜１０17ａｔｍ／ｃｍ3 で、拡散深さが約
２μｍであり、いずれの条件もＣＭＯＳ側のｎウェル５
６に合わせて形成される。
ＣＭＯＳ側のｎウェル５６（第２ウェル）を形成するた
めの第３工程および第４工程を援用して行う。まず、図
２（ｅ）に示すように、半導体領域１１の表面側を、ベ
ース領域の形成予定領域を窓開けしたレジストマスク６
５ａで覆った状態で、窓開け部からｎ型不純物としての
リンイオンをイオン注入して、その拡散源を形成した後
に、レジストマスク６５ａを除去し、熱拡散によりｎ型
のベース領域１５を形成する。このときの熱拡散処理
は、シリコン窒化膜をマスクとして形成した状態で行
い、この領域へのシリコン酸化膜の形成を抑制した状態
で行う。ここで、ベース領域１５は、その表面の不純物
濃度が１０16〜１０17ａｔｍ／ｃｍ3 で、拡散深さが約
２μｍであり、いずれの条件もＣＭＯＳ側のｎウェル５
６に合わせて形成される。
【００３９】次に、ゲート電極形成工程を行う。
【００４０】この工程は、図８（ａ）に示したＣＭＯＳ
側のゲート電極５９，６０を形成するための第５工程を
援用して行う。まず、半導体領域１１の全表面に、導電
性の多結晶シリコン層をＣＶＤ法により被着した後に、
この多結晶シリコン層をパターニングして、図２（ｆ）
に示すように、ゲート電極１７を残す。ここで、ゲート
電極１７は、ベース領域１５の外周側にオーバーラップ
するように、絶縁膜１４および局所酸化膜１４ａの上に
形成する。
側のゲート電極５９，６０を形成するための第５工程を
援用して行う。まず、半導体領域１１の全表面に、導電
性の多結晶シリコン層をＣＶＤ法により被着した後に、
この多結晶シリコン層をパターニングして、図２（ｆ）
に示すように、ゲート電極１７を残す。ここで、ゲート
電極１７は、ベース領域１５の外周側にオーバーラップ
するように、絶縁膜１４および局所酸化膜１４ａの上に
形成する。
【００４１】しかる後に、ｐ型ソース領域形成工程（第
２導電型ソース領域形成工程）を行う。
２導電型ソース領域形成工程）を行う。
【００４２】この工程は、図８（ｂ），（ｃ）に示した
ＣＭＯＳ側のソース拡散領域６３およびドレイン拡散領
域６４を形成するための第６工程，第７工程および第８
工程を利用して行う。まず、ゲート電極１７をマスクと
して、ｐ型不純物としてのボロンイオンを絶縁膜１４を
介してベース領域１５の内部にイオン注入して、その拡
散源を形成した後に、熱拡散させる。これにより、図１
に示すように、ベース領域１５の内部にｐ+ 型のソース
拡散領域１８が形成され、ｐチャネル型のＤＭＯＳ部１
０を形成する。ここで、ソース拡散領域１８は、その表
面の不純物濃度が１０18〜１０19ａｔｍ／ｃｍ3 で、拡
散深さが約０．５〜０．８μｍであり、いずれの条件も
ＣＭＯＳ側のソース拡散領域６３およびドレイン拡散領
域６４に合わせて形成される。
ＣＭＯＳ側のソース拡散領域６３およびドレイン拡散領
域６４を形成するための第６工程，第７工程および第８
工程を利用して行う。まず、ゲート電極１７をマスクと
して、ｐ型不純物としてのボロンイオンを絶縁膜１４を
介してベース領域１５の内部にイオン注入して、その拡
散源を形成した後に、熱拡散させる。これにより、図１
に示すように、ベース領域１５の内部にｐ+ 型のソース
拡散領域１８が形成され、ｐチャネル型のＤＭＯＳ部１
０を形成する。ここで、ソース拡散領域１８は、その表
面の不純物濃度が１０18〜１０19ａｔｍ／ｃｍ3 で、拡
散深さが約０．５〜０．８μｍであり、いずれの条件も
ＣＭＯＳ側のソース拡散領域６３およびドレイン拡散領
域６４に合わせて形成される。
【００４３】このようにして形成されたｐチャネル型の
ＤＭＯＳ部１０においては、ベース領域１５と、その内
部に形成されたソース拡散領域１８との横方向拡散の差
に相当するベース領域１５の表面側がチャネル領域とさ
れ、ＭＯＳＦＥＴのＭＯＳ部として利用される。
ＤＭＯＳ部１０においては、ベース領域１５と、その内
部に形成されたソース拡散領域１８との横方向拡散の差
に相当するベース領域１５の表面側がチャネル領域とさ
れ、ＭＯＳＦＥＴのＭＯＳ部として利用される。
【００４４】以上のとおり、本例に係る半導体装置の製
造方法においては、上述のＣＭＯＳ部の形成工程を援用
して、ＤＭＯＳ部１０を作り込むため、充分に実績のあ
る工程を採用しているので、製造された半導体装置の信
頼性が高い。また、本例は、個々の半導体素子を別工程
で形成していく方法とは異なり、工程を援用し合ってい
るため、工程数、特にマスク種類が少なく、同一基板に
ＣＭＯＳおよびＤＭＯＳ型の半導体素子を形成したコス
トメリットを充分に発揮することができる。
造方法においては、上述のＣＭＯＳ部の形成工程を援用
して、ＤＭＯＳ部１０を作り込むため、充分に実績のあ
る工程を採用しているので、製造された半導体装置の信
頼性が高い。また、本例は、個々の半導体素子を別工程
で形成していく方法とは異なり、工程を援用し合ってい
るため、工程数、特にマスク種類が少なく、同一基板に
ＣＭＯＳおよびＤＭＯＳ型の半導体素子を形成したコス
トメリットを充分に発揮することができる。
【００４５】〔実施例２〕次に、本発明の実施例２に係
る半導体装置の製造方法として、半導体基板上のｎ- 型
（第１導電型）の各半導体領域に、上述のＣＭＯＳＦＥ
Ｔと、ｎチャネル型（第１導電型）のＤＭＯＳ部とをそ
れぞれ形成するための製造方法について、図４を参照し
て説明する。なお、本例により製造されるｎチャネル型
のＤＭＯＳ部の断面を図３に示すが、その構成は図１７
（ｂ）に示したＤＭＯＳ部の構成と同様であるため、対
応する部位には同符号を付してそれらの説明を省略す
る。また、本例におけるＣＭＯＳ側の製造方法は、実施
例１の説明において図７および図８で示したＣＭＯＳ側
の製造方法と同様であるため、以下の説明において、Ｃ
ＭＯＳ側の製造方法については、同じく、図７および図
８を参照して行う。
る半導体装置の製造方法として、半導体基板上のｎ- 型
（第１導電型）の各半導体領域に、上述のＣＭＯＳＦＥ
Ｔと、ｎチャネル型（第１導電型）のＤＭＯＳ部とをそ
れぞれ形成するための製造方法について、図４を参照し
て説明する。なお、本例により製造されるｎチャネル型
のＤＭＯＳ部の断面を図３に示すが、その構成は図１７
（ｂ）に示したＤＭＯＳ部の構成と同様であるため、対
応する部位には同符号を付してそれらの説明を省略す
る。また、本例におけるＣＭＯＳ側の製造方法は、実施
例１の説明において図７および図８で示したＣＭＯＳ側
の製造方法と同様であるため、以下の説明において、Ｃ
ＭＯＳ側の製造方法については、同じく、図７および図
８を参照して行う。
【００４６】図４は本例に係る半導体装置の製造方法の
一部を示す工程断面図であり、ｎチャネル型のＤＭＯＳ
部の形成領域を示す。
一部を示す工程断面図であり、ｎチャネル型のＤＭＯＳ
部の形成領域を示す。
【００４７】最初に、ゲート電極形成工程を行う。
【００４８】この工程は、図８（ａ）に示したＣＭＯＳ
部のゲート電極５９，６０を形成するための第５工程を
援用して行う。まず、図４（ａ）に示すように、ｎ- 型
の半導体領域３１に形成されている薄い絶縁膜３３の全
表面に導電性の多結晶シリコン層をＣＶＤ法により被着
した後に、この多結晶シリコン層をパターニングして、
ゲート電極３２を残す。
部のゲート電極５９，６０を形成するための第５工程を
援用して行う。まず、図４（ａ）に示すように、ｎ- 型
の半導体領域３１に形成されている薄い絶縁膜３３の全
表面に導電性の多結晶シリコン層をＣＶＤ法により被着
した後に、この多結晶シリコン層をパターニングして、
ゲート電極３２を残す。
【００４９】次に、ｐ型ベース領域形成工程（第２導電
型ベース領域形成工程）を行う。
型ベース領域形成工程）を行う。
【００５０】この工程は、図８（ｂ），（ｃ）に示した
ＣＭＯＳ側のソース拡散領域６３およびドレイン拡散領
域６４を形成するための第６工程、第７工程および第８
工程を利用して行う。まず、ゲート電極３２をマスクと
して、ｐ型不純物としてのボロンイオンを絶縁膜３３を
介して半導体領域３１にイオン注入して、その拡散源を
形成した後に、熱拡散させる。これにより、図４（ｂ）
に示すように、半導体領域３１の内部にｐ型のベース領
域３４が形成される。ここで、ベース領域３４は、その
表面の不純物濃度が１０18〜１０19ａｔｍ／ｃｍ3 で、
拡散深さが約０．５〜０．８μｍであり、いずれの条件
もＣＭＯＳ側のソース拡散領域６３およびドレイン拡散
領域６４に合わせて形成される。
ＣＭＯＳ側のソース拡散領域６３およびドレイン拡散領
域６４を形成するための第６工程、第７工程および第８
工程を利用して行う。まず、ゲート電極３２をマスクと
して、ｐ型不純物としてのボロンイオンを絶縁膜３３を
介して半導体領域３１にイオン注入して、その拡散源を
形成した後に、熱拡散させる。これにより、図４（ｂ）
に示すように、半導体領域３１の内部にｐ型のベース領
域３４が形成される。ここで、ベース領域３４は、その
表面の不純物濃度が１０18〜１０19ａｔｍ／ｃｍ3 で、
拡散深さが約０．５〜０．８μｍであり、いずれの条件
もＣＭＯＳ側のソース拡散領域６３およびドレイン拡散
領域６４に合わせて形成される。
【００５１】しかる後に、ｎ型ソース領域形成工程（第
１導電型ソース領域形成工程）を行う。
１導電型ソース領域形成工程）を行う。
【００５２】この工程は、図８（ｄ）に示したＣＭＯＳ
側のソース拡散領域６６およびドレイン拡散領域６７を
形成するための第９工程を援用して行う。まず、ゲート
電極３２をマスクとして、絶縁膜３３を介して、ベース
領域３４にｎ型不純物をイオン注入して拡散源を形成し
た後に、熱拡散させる。これにより、図３に示すよう
に、ｎ+ 型のソース拡散領域３５をベース領域３４の内
部にダブルセルフアラインで形成でき、ｎチャネル型の
ＤＭＯＳ部３０が形成される。ここで、ソース拡散領域
３５は、その表面の不純物濃度が約１０20ａｔｍ／ｃｍ
3 で、拡散深さが約０．１〜０．２μｍ程度であり、い
ずれの条件もＣＭＯＳ側のソース拡散領域６７およびド
レイン拡散領域６８に合わせて形成される。なお、この
ＭＯＳ部３０に対するドレイン領域は所定の位置に別工
程として形成される。
側のソース拡散領域６６およびドレイン拡散領域６７を
形成するための第９工程を援用して行う。まず、ゲート
電極３２をマスクとして、絶縁膜３３を介して、ベース
領域３４にｎ型不純物をイオン注入して拡散源を形成し
た後に、熱拡散させる。これにより、図３に示すよう
に、ｎ+ 型のソース拡散領域３５をベース領域３４の内
部にダブルセルフアラインで形成でき、ｎチャネル型の
ＤＭＯＳ部３０が形成される。ここで、ソース拡散領域
３５は、その表面の不純物濃度が約１０20ａｔｍ／ｃｍ
3 で、拡散深さが約０．１〜０．２μｍ程度であり、い
ずれの条件もＣＭＯＳ側のソース拡散領域６７およびド
レイン拡散領域６８に合わせて形成される。なお、この
ＭＯＳ部３０に対するドレイン領域は所定の位置に別工
程として形成される。
【００５３】このようにして形成されたｎチャネル型の
ＤＭＯＳ部３０においては、ベース領域３４と、その内
部に形成されたソース拡散領域３５との横方向拡散の差
に相当するベース領域３４の表面側がチャネル領域とさ
れ、ＭＯＳＦＥＴのＭＯＳ部として利用される。
ＤＭＯＳ部３０においては、ベース領域３４と、その内
部に形成されたソース拡散領域３５との横方向拡散の差
に相当するベース領域３４の表面側がチャネル領域とさ
れ、ＭＯＳＦＥＴのＭＯＳ部として利用される。
【００５４】以上のとおり、本例に係る半導体装置の製
造方法においても、ＣＭＯＳ部の形成工程を援用して、
ＤＭＯＳ部３０を作り込むため、製造された半導体装置
の信頼性が高い。また、本例においては、工程数、特に
マスク種類が少なく、同一基板にＣＭＯＳおよびＤＭＯ
Ｓ型の半導体素子を形成したコストメリットを充分に発
揮することができる。
造方法においても、ＣＭＯＳ部の形成工程を援用して、
ＤＭＯＳ部３０を作り込むため、製造された半導体装置
の信頼性が高い。また、本例においては、工程数、特に
マスク種類が少なく、同一基板にＣＭＯＳおよびＤＭＯ
Ｓ型の半導体素子を形成したコストメリットを充分に発
揮することができる。
【００５５】なお、本例において、ｐ型ベース領域形成
工程の前に、図５に示すように、ベース領域３４の形成
領域を含むようにｐウェル（ＤＭＯＳ用ウェル）３４ａ
を形成しておくことが好ましい。この場合には、予め、
単独の工程として、または、図７（ａ），（ｂ）に示し
たＣＭＯＳ側のｐウェル５３を形成するための第１工程
および第２工程を利用して行う。まず、ベース領域３４
の形成予定領域を含むように、ボロンイオンを半導体領
域３１にイオン注入した後、拡散させて、ｐウェル３４
ａを形成しておく。その後に、ゲート電極３２をマスク
として利用し、ベース領域３４を形成する。本例におい
ては、ｐウェル３４ａを、その表面の不純物濃度が１０
16〜１０17ａｔｍ／ｃｍ3 で、拡散深さが約４〜５μｍ
となるように形成した。この状態で、ベース領域形成工
程以降の工程を行うと、このｐウェル３４ａの内部にベ
ース領域３４が形成され、さらに、このベース領域３４
の内部にソース領域３５が形成された構造になる。それ
故、ベース領域３４はｐウェル３４ａによって包摂さ
れ、結果的にベース領域３４の先端縁の曲率が大きなも
のになり、エッジ部の電界の集中が緩和される。また、
表面側における不純物濃度も、ｐウェル３４ａの不純物
濃度が寄与することにより所定濃度に保つことができる
ため、表面側における電界集中も緩和される。それ故、
このＭＯＳ部３０の耐電圧が高い。
工程の前に、図５に示すように、ベース領域３４の形成
領域を含むようにｐウェル（ＤＭＯＳ用ウェル）３４ａ
を形成しておくことが好ましい。この場合には、予め、
単独の工程として、または、図７（ａ），（ｂ）に示し
たＣＭＯＳ側のｐウェル５３を形成するための第１工程
および第２工程を利用して行う。まず、ベース領域３４
の形成予定領域を含むように、ボロンイオンを半導体領
域３１にイオン注入した後、拡散させて、ｐウェル３４
ａを形成しておく。その後に、ゲート電極３２をマスク
として利用し、ベース領域３４を形成する。本例におい
ては、ｐウェル３４ａを、その表面の不純物濃度が１０
16〜１０17ａｔｍ／ｃｍ3 で、拡散深さが約４〜５μｍ
となるように形成した。この状態で、ベース領域形成工
程以降の工程を行うと、このｐウェル３４ａの内部にベ
ース領域３４が形成され、さらに、このベース領域３４
の内部にソース領域３５が形成された構造になる。それ
故、ベース領域３４はｐウェル３４ａによって包摂さ
れ、結果的にベース領域３４の先端縁の曲率が大きなも
のになり、エッジ部の電界の集中が緩和される。また、
表面側における不純物濃度も、ｐウェル３４ａの不純物
濃度が寄与することにより所定濃度に保つことができる
ため、表面側における電界集中も緩和される。それ故、
このＭＯＳ部３０の耐電圧が高い。
【００５６】また、本例においては、ｎ型不純物として
砒素を、ｐ型不純物としてボロンを使用することによ
り、ｐ型ベース領域形成工程とｎ型ソース領域形成工程
とを一括して行ってもよい。この場合には、ｐ型ベース
領域形成工程として、まず、ゲート電極３２をマスクと
して、ｐ型不純物たるボロンイオンを絶縁膜３３を介し
て半導体領域３１にイオン注入し、続いて、ｎ型ソース
領域形成工程として、ｎ型不純物たる砒素イオンを、絶
縁膜３３を介して半導体領域３１にイオン注入して、こ
れらの不純物の混在した拡散源を形成する。その後に、
不純物を熱拡散させると、ボロンイオンの方が拡散速度
が砒素イオンの拡散速度に比して高いので、拡散後に
は、図５に示すようなベース領域３４およびソース領域
３５を一括して形成できる。
砒素を、ｐ型不純物としてボロンを使用することによ
り、ｐ型ベース領域形成工程とｎ型ソース領域形成工程
とを一括して行ってもよい。この場合には、ｐ型ベース
領域形成工程として、まず、ゲート電極３２をマスクと
して、ｐ型不純物たるボロンイオンを絶縁膜３３を介し
て半導体領域３１にイオン注入し、続いて、ｎ型ソース
領域形成工程として、ｎ型不純物たる砒素イオンを、絶
縁膜３３を介して半導体領域３１にイオン注入して、こ
れらの不純物の混在した拡散源を形成する。その後に、
不純物を熱拡散させると、ボロンイオンの方が拡散速度
が砒素イオンの拡散速度に比して高いので、拡散後に
は、図５に示すようなベース領域３４およびソース領域
３５を一括して形成できる。
【００５７】さらに、ＣＭＯＳの形成プロセス中に、し
きい値制御用のイオンを、例えば、表面の不純物濃度が
約１０17ａｔｍ／ｃｍ3 で、拡散深さが約０．１μｍ程
度チャネル領域に導入するチャネル形成工程が行われる
場合には、このＭＯＳ部３０の形成領域にも導入してお
き、その耐電圧を高めてもよい。
きい値制御用のイオンを、例えば、表面の不純物濃度が
約１０17ａｔｍ／ｃｍ3 で、拡散深さが約０．１μｍ程
度チャネル領域に導入するチャネル形成工程が行われる
場合には、このＭＯＳ部３０の形成領域にも導入してお
き、その耐電圧を高めてもよい。
【００５８】〔実施例３〕次に、本発明の実施例３に係
る半導体装置の製造方法として、同一の半導体基板上の
ｎ- 型の各半導体領域に、ツインタブ型のＣＭＯＳＦＥ
Ｔと、ｐチャネル型のＤＭＯＳ部と、ｎチャネル型のＤ
ＭＯＳ部とをそれぞれ形成するための製造方法につい
て、図６を参照して説明する。なお、本例により製造さ
れるｐチャネル型のＤＭＯＳ部は、図１に示した実施例
１に係るＤＭＯＳ部１０と同様な構成であり、また、ｎ
チャネル型のＤＭＯＳ部は、図３に示した実施例２に係
るｎチャネル型のＤＭＯＳ部３０と同様な構成であるた
め、対応する部位には同符号を付して、それらの説明を
省略する。また、本例におけるＣＭＯＳ側の構成および
製造方法は、実施例１の説明において図７および図８で
示したＣＭＯＳ側の製造方法と同様であるため、以下の
説明において、そのＣＭＯＳ側の構成および製造方法の
説明は省略する。
る半導体装置の製造方法として、同一の半導体基板上の
ｎ- 型の各半導体領域に、ツインタブ型のＣＭＯＳＦＥ
Ｔと、ｐチャネル型のＤＭＯＳ部と、ｎチャネル型のＤ
ＭＯＳ部とをそれぞれ形成するための製造方法につい
て、図６を参照して説明する。なお、本例により製造さ
れるｐチャネル型のＤＭＯＳ部は、図１に示した実施例
１に係るＤＭＯＳ部１０と同様な構成であり、また、ｎ
チャネル型のＤＭＯＳ部は、図３に示した実施例２に係
るｎチャネル型のＤＭＯＳ部３０と同様な構成であるた
め、対応する部位には同符号を付して、それらの説明を
省略する。また、本例におけるＣＭＯＳ側の構成および
製造方法は、実施例１の説明において図７および図８で
示したＣＭＯＳ側の製造方法と同様であるため、以下の
説明において、そのＣＭＯＳ側の構成および製造方法の
説明は省略する。
【００５９】図６は実施例６に係る半導体装置の断面図
である。
である。
【００６０】本例に係る半導体装置は、ｐ型の半導体基
板４０の表面側に、接合分離体４１によって島領域とし
てエポタキシャル形成されたｎ- 型の半導体領域１１，
３１にｐチャネル型のＤＭＯＳ部１０およびｎチャネル
型のＤＭＯＳ部３０がそれぞれ形成されている。ここ
で、各半導体領域１１，３１は、ｎ+ 型の埋め込み層４
２を備えると共に、半導体領域３１はドレインウォール
４３を備える。なお、半導体基板４０の他の領域には、
ＣＭＯＳＦＥＴが形成されている。
板４０の表面側に、接合分離体４１によって島領域とし
てエポタキシャル形成されたｎ- 型の半導体領域１１，
３１にｐチャネル型のＤＭＯＳ部１０およびｎチャネル
型のＤＭＯＳ部３０がそれぞれ形成されている。ここ
で、各半導体領域１１，３１は、ｎ+ 型の埋め込み層４
２を備えると共に、半導体領域３１はドレインウォール
４３を備える。なお、半導体基板４０の他の領域には、
ＣＭＯＳＦＥＴが形成されている。
【００６１】かかる構成の半導体装置は、実施例１にお
けるオフセット領域形成工程、ｎ型ベース領域形成工
程、ゲート電極形成工程、およびｐ型ソース領域形成工
程によって、ｐチャネル型のＤＭＯＳ部１０が形成さ
れ、さらに、そのゲート電極形成工程を行うときに、実
施例２におけるゲート電極形成工程を同時に行い、ま
た、このｐ型ソース領域形成工程を行うときに、実施例
２におけるｐ型ベース領域形成工程を同時に行う。しか
る後に、実施例２におけるｎ型ソース領域形成工程を行
うことによって製造できる。なお、これらの工程に加え
て、ＤＭＯＳ部３０のドレイン領域および各配線電極の
形成工程も行われる。
けるオフセット領域形成工程、ｎ型ベース領域形成工
程、ゲート電極形成工程、およびｐ型ソース領域形成工
程によって、ｐチャネル型のＤＭＯＳ部１０が形成さ
れ、さらに、そのゲート電極形成工程を行うときに、実
施例２におけるゲート電極形成工程を同時に行い、ま
た、このｐ型ソース領域形成工程を行うときに、実施例
２におけるｐ型ベース領域形成工程を同時に行う。しか
る後に、実施例２におけるｎ型ソース領域形成工程を行
うことによって製造できる。なお、これらの工程に加え
て、ＤＭＯＳ部３０のドレイン領域および各配線電極の
形成工程も行われる。
【００６２】本例においても、新たな工程を追加するこ
となく、しかも、実績のある各工程によって、半導体装
置を製造できる。しかも、ＣＭＯＳ部に加えて、導電型
の異なるＤＭＯＳ部を同一基板上に形成できる。それ
故、生産コストの上昇を抑えたままで、自由度のあるＩ
Ｃ設計が可能である。
となく、しかも、実績のある各工程によって、半導体装
置を製造できる。しかも、ＣＭＯＳ部に加えて、導電型
の異なるＤＭＯＳ部を同一基板上に形成できる。それ
故、生産コストの上昇を抑えたままで、自由度のあるＩ
Ｃ設計が可能である。
【００６３】〔実施例４〕次に、本発明の実施例４につ
いて、添付図面を参照して説明する。
いて、添付図面を参照して説明する。
【００６４】ここで、実施例４の説明に先立って、実施
例４乃至実施例６に共通なＣＭＯＳ側の製造工程につい
て、図１４および図１５を参照して説明しておく。な
お、本例に係るＣＭＯＳ側の製造方法は、しきい値制御
用の不純物を導入する工程を行う他は、実施例１に係る
ＣＭＯＳ側の製造方法と同様であるため、対応する部分
については同符号を付してある。
例４乃至実施例６に共通なＣＭＯＳ側の製造工程につい
て、図１４および図１５を参照して説明しておく。な
お、本例に係るＣＭＯＳ側の製造方法は、しきい値制御
用の不純物を導入する工程を行う他は、実施例１に係る
ＣＭＯＳ側の製造方法と同様であるため、対応する部分
については同符号を付してある。
【００６５】（ＣＭＯＳ部の製造工程）図１４はＣＭＯ
Ｓ側にツインタブ構造のウェルを形成するまでの工程断
面図、図１５はウェル形成後から各拡散領域を形成する
までの工程断面図である。
Ｓ側にツインタブ構造のウェルを形成するまでの工程断
面図、図１５はウェル形成後から各拡散領域を形成する
までの工程断面図である。
【００６６】まず、図１４（ａ）に示すように、ｎ型の
半導体基板５１の表面側を、ｐウェル形成予定領域を窓
開けしたレジストマスク５２で覆った状態で、窓開け部
から半導体基板５１の表面にボロンイオンをイオン注入
し、ｐウェルの拡散源５３ａを形成する（第１工程）。
半導体基板５１の表面側を、ｐウェル形成予定領域を窓
開けしたレジストマスク５２で覆った状態で、窓開け部
から半導体基板５１の表面にボロンイオンをイオン注入
し、ｐウェルの拡散源５３ａを形成する（第１工程）。
【００６７】次に、レジストマスク５２を灰化などによ
り除去した状態で、拡散源５３ａからボロンイオンを拡
散させて、図１４（ｂ）に示すように、ｐウェル５３
（第１ウェル）を形成する（第２工程）。この後、半導
体基板５１の表面側に形成されたシリコン酸化膜５４を
除去する。
り除去した状態で、拡散源５３ａからボロンイオンを拡
散させて、図１４（ｂ）に示すように、ｐウェル５３
（第１ウェル）を形成する（第２工程）。この後、半導
体基板５１の表面側に形成されたシリコン酸化膜５４を
除去する。
【００６８】次に、図１４（ｃ）に示すように、ｎウェ
ル形成領域を窓開けしたレジストマスク５５でｐウェル
５３を覆い、この状態で、窓開け部から半導体基板５１
の表面にリンイオンをイオン注入して、ｎウェルの拡散
源５６ａを形成する（第３工程）。
ル形成領域を窓開けしたレジストマスク５５でｐウェル
５３を覆い、この状態で、窓開け部から半導体基板５１
の表面にリンイオンをイオン注入して、ｎウェルの拡散
源５６ａを形成する（第３工程）。
【００６９】次に、レジストマスク５５を除去し、半導
体基板５１の表面に対し、所定領域を窓開けしたシリコ
ン窒化膜で覆った状態で拡散源５６ａからリンイオンを
拡散させて、図１４（ｄ）に示すように、ｎウェル５６
を形成する（第４工程）。これにより、シリコン窒化膜
の窓開け部に対応した領域に局所酸化膜５７を形成す
る。
体基板５１の表面に対し、所定領域を窓開けしたシリコ
ン窒化膜で覆った状態で拡散源５６ａからリンイオンを
拡散させて、図１４（ｄ）に示すように、ｎウェル５６
を形成する（第４工程）。これにより、シリコン窒化膜
の窓開け部に対応した領域に局所酸化膜５７を形成す
る。
【００７０】この後に、図１４（ｄ）に示すように、Ｃ
ＭＯＳ部においては全面にｐ型（第２導電型）のしきい
値制御用不純物を導入して、ｐ型しきい値制御用不純物
導入領域７１ａ，７１ｂを形成する。たとえば、ｐ型の
しきい値制御用不純物としてＢＦ2 を用いて、表面不純
物濃度が約１０17ａｔｍ／ｃｍ3 、拡散深さが約０．１
μｍ程度のｐ型しきい値制御用不純物導入領域７１ａ，
７１ｂを形成する（しきい値制御用不純物導入工程）。
ただし、ｐ型のＭＯＳＦＥＴにおいて、ｎウェル５６が
存在するチャネル領域ではｎウェル５６に導入されてい
るｎ型の不純物によりｎ型の状態が維持される。なお、
厚い酸化膜５７の直下には、この不純物は導入されな
い。
ＭＯＳ部においては全面にｐ型（第２導電型）のしきい
値制御用不純物を導入して、ｐ型しきい値制御用不純物
導入領域７１ａ，７１ｂを形成する。たとえば、ｐ型の
しきい値制御用不純物としてＢＦ2 を用いて、表面不純
物濃度が約１０17ａｔｍ／ｃｍ3 、拡散深さが約０．１
μｍ程度のｐ型しきい値制御用不純物導入領域７１ａ，
７１ｂを形成する（しきい値制御用不純物導入工程）。
ただし、ｐ型のＭＯＳＦＥＴにおいて、ｎウェル５６が
存在するチャネル領域ではｎウェル５６に導入されてい
るｎ型の不純物によりｎ型の状態が維持される。なお、
厚い酸化膜５７の直下には、この不純物は導入されな
い。
【００７１】次に、図１５（ａ）に示すように、半導体
基板５１の表面に薄い絶縁膜５８を形成した後、この絶
縁膜５８の上に各ゲート電極５９，６０を形成する（第
５工程）。
基板５１の表面に薄い絶縁膜５８を形成した後、この絶
縁膜５８の上に各ゲート電極５９，６０を形成する（第
５工程）。
【００７２】次に、図１５（ｂ）に示すように、半導体
基板５１の表面に、ｐチャネル型ＭＯＳ部のソースおよ
びドレインの形成予定領域を窓開けしたレジストマスク
６１を形成した状態で、ボロンイオンをイオン注入し、
ソースおよびドレインの拡散源６３ａ，６４ａを形成す
る（第６工程）。
基板５１の表面に、ｐチャネル型ＭＯＳ部のソースおよ
びドレインの形成予定領域を窓開けしたレジストマスク
６１を形成した状態で、ボロンイオンをイオン注入し、
ソースおよびドレインの拡散源６３ａ，６４ａを形成す
る（第６工程）。
【００７３】次に、図１５（ｃ）に示すように、ソース
およびドレインの拡散源６３ａ，６４ａからボロンイオ
ンを熱拡散させて、ｐ+ 型のソース拡散領域６３および
ドレイン拡散領域６４を形成する（第７工程）。
およびドレインの拡散源６３ａ，６４ａからボロンイオ
ンを熱拡散させて、ｐ+ 型のソース拡散領域６３および
ドレイン拡散領域６４を形成する（第７工程）。
【００７４】さらに、半導体基板５１の表面に、ｎチャ
ネル型ＭＯＳ部のソースおよびドレインの形成予定領域
を窓開けしたレジストマスク６５を形成した状態で、リ
ンイオンをイオン注入し、ソースおよびドレインの拡散
源６６ａ，６７ａを形成する（第８工程）。
ネル型ＭＯＳ部のソースおよびドレインの形成予定領域
を窓開けしたレジストマスク６５を形成した状態で、リ
ンイオンをイオン注入し、ソースおよびドレインの拡散
源６６ａ，６７ａを形成する（第８工程）。
【００７５】次に、図１５（ｄ）に示すように、ソース
およびドレインの拡散源６６ａ，６７ａからリンイオン
を拡散させて、ｎ+ 型のソース拡散領域６６およびドレ
イン拡散領域６７を形成する。（第９工程）。
およびドレインの拡散源６６ａ，６７ａからリンイオン
を拡散させて、ｎ+ 型のソース拡散領域６６およびドレ
イン拡散領域６７を形成する。（第９工程）。
【００７６】これにより、半導体基板５１には、ｎウェ
ル５６の表面側にｐチャネル型のＭＯＳ部６０ａが形成
され、ｐウェル５３の表面側にｎチャネル型のＭＯＳ部
６０ｂが形成される。
ル５６の表面側にｐチャネル型のＭＯＳ部６０ａが形成
され、ｐウェル５３の表面側にｎチャネル型のＭＯＳ部
６０ｂが形成される。
【００７７】以上のツインタブ型のＣＭＯＳ部の形成工
程は、後述する実施例５および実施例６においても共通
の工程であり、いずれの実施例においても、このＣＭＯ
Ｓ部と異なる半導体領域に各ＤＭＯＳ部が形成される。
程は、後述する実施例５および実施例６においても共通
の工程であり、いずれの実施例においても、このＣＭＯ
Ｓ部と異なる半導体領域に各ＤＭＯＳ部が形成される。
【００７８】（ＤＭＯＳ部の製造工程）まず、本発明の
実施例４に係る半導体装置の製造方法として、半導体基
板上のｎ- 型（第１導電型）の各領域に、上述のｎチャ
ネル型（第１導電型）のＭＯＳ部６０ｂ（第１のＭＩＳ
部）およびｐチャネル型（第２導電型）のＭＯＳ部６０
ａ（第２のＭＩＳ部）を備えるツインタブ型のＣＭＯＳ
ＦＥＴと、ｐチャネル型（第２導電型）のＤＭＯＳ部と
をそれぞれ形成するための製造方法について、図１０を
参照して説明する。なお、本例により製造されるｐチャ
ネル型のＤＭＯＳ部の断面を図９に示すが、その構成
は、しきい値制御用不純物導入領域が形成されている他
は、図１６（ｆ）に示したＤＭＯＳ部と略構成であるた
め、対応する部位には同符号を付してそれらの説明を省
略する。
実施例４に係る半導体装置の製造方法として、半導体基
板上のｎ- 型（第１導電型）の各領域に、上述のｎチャ
ネル型（第１導電型）のＭＯＳ部６０ｂ（第１のＭＩＳ
部）およびｐチャネル型（第２導電型）のＭＯＳ部６０
ａ（第２のＭＩＳ部）を備えるツインタブ型のＣＭＯＳ
ＦＥＴと、ｐチャネル型（第２導電型）のＤＭＯＳ部と
をそれぞれ形成するための製造方法について、図１０を
参照して説明する。なお、本例により製造されるｐチャ
ネル型のＤＭＯＳ部の断面を図９に示すが、その構成
は、しきい値制御用不純物導入領域が形成されている他
は、図１６（ｆ）に示したＤＭＯＳ部と略構成であるた
め、対応する部位には同符号を付してそれらの説明を省
略する。
【００７９】図１０は本例に係る半導体装置の製造方法
のうち、ｐチャネル型のＤＭＯＳ側の製造方法の一部を
示す工程断面図であり、図１０にはｐチャネル型のＤＭ
ＯＳ部の形成領域を示してある。
のうち、ｐチャネル型のＤＭＯＳ側の製造方法の一部を
示す工程断面図であり、図１０にはｐチャネル型のＤＭ
ＯＳ部の形成領域を示してある。
【００８０】最初に、オフセット領域形成工程を行う。
【００８１】この工程は、図１４（ａ），（ｂ）に示し
たＣＭＯＳ側のｐウェル５３（第１ウェル）を形成する
ための第１工程および第２工程を援用して行う。まず、
図１０（ａ）に示すように、ｎ- 型の半導体領域１１の
表面側に、オフセット領域の形成予定領域を窓開けする
ようにパターニングされたレジストマスク１２を形成
し、この状態で、ｐ型不純物としてのボロンイオンをイ
オン注入する。これにより、ボロンイオンは、図１０
（ｂ）に示すように、ｎ- 型半導体領域１１の表面層に
オフセット領域の拡散源１３ａを形成する。次に、図１
０（ｃ）に示すように、レジストマスク１２を灰化して
除去した後、図１０（ｄ）に示すように、ボロンイオン
を所定の深さに熱拡散させて、ｐ型のオフセット領域１
３を形成する。この熱拡散処理においては、ｎ-型半導
体領域１１の表面側に、局所酸化膜の形成予定領域を窓
開けしたシリコン窒化膜などを形成した状態で行って、
局所酸化膜１４ａを形成する。ここで、オフセット領域
１３は、その表面の不純物濃度が１０16〜１０17ａｔｍ
／ｃｍ3 で、拡散深さが約４μｍであり、いずれの条件
もＣＭＯＳ側のｐウェル５３に合わせて形成されるが、
拡散深さが約６μｍ以上の場合には、本例において形成
されたＤＭＯＳ部１０における耐電圧が低下していく傾
向があることが確認されているため、約６μｍ以下に設
定されることが好ましい。なお、この熱拡散によって、
ｎ- 型半導体領域１１の表面側には薄い絶縁膜１４が形
成される。
たＣＭＯＳ側のｐウェル５３（第１ウェル）を形成する
ための第１工程および第２工程を援用して行う。まず、
図１０（ａ）に示すように、ｎ- 型の半導体領域１１の
表面側に、オフセット領域の形成予定領域を窓開けする
ようにパターニングされたレジストマスク１２を形成
し、この状態で、ｐ型不純物としてのボロンイオンをイ
オン注入する。これにより、ボロンイオンは、図１０
（ｂ）に示すように、ｎ- 型半導体領域１１の表面層に
オフセット領域の拡散源１３ａを形成する。次に、図１
０（ｃ）に示すように、レジストマスク１２を灰化して
除去した後、図１０（ｄ）に示すように、ボロンイオン
を所定の深さに熱拡散させて、ｐ型のオフセット領域１
３を形成する。この熱拡散処理においては、ｎ-型半導
体領域１１の表面側に、局所酸化膜の形成予定領域を窓
開けしたシリコン窒化膜などを形成した状態で行って、
局所酸化膜１４ａを形成する。ここで、オフセット領域
１３は、その表面の不純物濃度が１０16〜１０17ａｔｍ
／ｃｍ3 で、拡散深さが約４μｍであり、いずれの条件
もＣＭＯＳ側のｐウェル５３に合わせて形成されるが、
拡散深さが約６μｍ以上の場合には、本例において形成
されたＤＭＯＳ部１０における耐電圧が低下していく傾
向があることが確認されているため、約６μｍ以下に設
定されることが好ましい。なお、この熱拡散によって、
ｎ- 型半導体領域１１の表面側には薄い絶縁膜１４が形
成される。
【００８２】次に、ｎ型ベース領域形成工程（第１導電
型ベース領域形成工程）を行う。
型ベース領域形成工程）を行う。
【００８３】この工程は、図１４（ｃ），（ｄ）に示し
たＣＭＯＳ側のｎウェル５６（第２ウェル）を形成する
ための第３工程および第４工程を援用して行う。まず、
図１０（ｅ）に示すように、半導体領域１１の表面側
を、ベース領域の形成予定領域を窓開けしたレジストマ
スク６５ａで覆った状態で、窓開け部からｎ型不純物と
してのリンイオンをイオン注入して、その拡散源を形成
した後に、レジストマスク６５ａを除去し、熱拡散によ
りｎ型のベース領域１５を形成する。このときの熱拡散
処理は、シリコン窒化膜をマスクとして形成した状態で
行い、この領域へのシリコン酸化膜の形成を抑制した状
態で行う。ここで、ベース領域１５は、その表面の不純
物濃度が１０16〜１０17ａｔｍ／ｃｍ3 で、拡散深さが
約２μｍであり、いずれの条件もＣＭＯＳ側のｎウェル
５６に合わせて形成される。
たＣＭＯＳ側のｎウェル５６（第２ウェル）を形成する
ための第３工程および第４工程を援用して行う。まず、
図１０（ｅ）に示すように、半導体領域１１の表面側
を、ベース領域の形成予定領域を窓開けしたレジストマ
スク６５ａで覆った状態で、窓開け部からｎ型不純物と
してのリンイオンをイオン注入して、その拡散源を形成
した後に、レジストマスク６５ａを除去し、熱拡散によ
りｎ型のベース領域１５を形成する。このときの熱拡散
処理は、シリコン窒化膜をマスクとして形成した状態で
行い、この領域へのシリコン酸化膜の形成を抑制した状
態で行う。ここで、ベース領域１５は、その表面の不純
物濃度が１０16〜１０17ａｔｍ／ｃｍ3 で、拡散深さが
約２μｍであり、いずれの条件もＣＭＯＳ側のｎウェル
５６に合わせて形成される。
【００８４】次に、図１４（ｄ）に示したＣＭＯＳＦＥ
Ｔ側のしきい値制御用不純物導入工程を援用して、図１
０（ｅ）に示すように、ｐチャネル型のＤＭＯＳ部の形
成予定領域全面にｐ型のしきい値制御用不純物（Ｂ
Ｆ2 ）を導入する。この不純物導入の結果、ｐ型しきい
値制御用不純物導入領域７２が形成される。ここで、ｎ
ウェル１５の表面はｎ型のままであるが、その表面濃度
はわずかに減少する。これに対して、ｎ- 領域１１の表
面はｐ型となる一方、オフセット領域１３（オフセット
ドレイン部）の表面のうち、厚い酸化膜１６の下部以外
の表面はｐ型不純物の濃度がさらに高くなる。
Ｔ側のしきい値制御用不純物導入工程を援用して、図１
０（ｅ）に示すように、ｐチャネル型のＤＭＯＳ部の形
成予定領域全面にｐ型のしきい値制御用不純物（Ｂ
Ｆ2 ）を導入する。この不純物導入の結果、ｐ型しきい
値制御用不純物導入領域７２が形成される。ここで、ｎ
ウェル１５の表面はｎ型のままであるが、その表面濃度
はわずかに減少する。これに対して、ｎ- 領域１１の表
面はｐ型となる一方、オフセット領域１３（オフセット
ドレイン部）の表面のうち、厚い酸化膜１６の下部以外
の表面はｐ型不純物の濃度がさらに高くなる。
【００８５】次に、ゲート電極形成工程を行う。
【００８６】この工程は、図１５（ａ）に示したＣＭＯ
Ｓ側のゲート電極５９，６０を形成するための第５工程
を援用して行う。まず、半導体領域１１の全表面に導電
性の多結晶シリコン層をＣＶＤ法により被着した後に、
この多結晶シリコン層をパターニングして、図１０
（ｆ）に示すように、ゲート電極１７を残す。ここで、
ゲート電極１７は、ベース領域１５の外周側にオーバー
ラップするように、絶縁膜１４および局所酸化膜１４ａ
の上に形成する。
Ｓ側のゲート電極５９，６０を形成するための第５工程
を援用して行う。まず、半導体領域１１の全表面に導電
性の多結晶シリコン層をＣＶＤ法により被着した後に、
この多結晶シリコン層をパターニングして、図１０
（ｆ）に示すように、ゲート電極１７を残す。ここで、
ゲート電極１７は、ベース領域１５の外周側にオーバー
ラップするように、絶縁膜１４および局所酸化膜１４ａ
の上に形成する。
【００８７】しかる後に、ｐ型ソース領域形成工程（第
２導電型ソース領域形成工程）を行う。
２導電型ソース領域形成工程）を行う。
【００８８】この工程は、図１５（ｂ），（ｃ）に示し
たＣＭＯＳ側のソース拡散領域６３およびドレイン拡散
領域６４を形成するための第６工程，第７工程および第
８工程を利用して行う。まず、ゲート電極１７をマスク
として、ｐ型不純物としてのボロンイオンを絶縁膜１４
を介してベース領域１５の内部にイオン注入して、その
拡散源を形成した後に、熱拡散させる。これにより、図
９に示すように、ベース領域１５の内部にｐ+ 型のソー
ス拡散領域１８が形成され、ｐチャネル型のＤＭＯＳ部
１０を形成する。ここで、ソース拡散領域１８は、その
表面の不純物濃度が１０18〜１０19ａｔｍ／ｃｍ3 で、
拡散深さが約０．５〜０．８μｍであり、いずれの条件
もＣＭＯＳ側のソース拡散領域６３およびドレイン拡散
領域６４に合わせて形成される。
たＣＭＯＳ側のソース拡散領域６３およびドレイン拡散
領域６４を形成するための第６工程，第７工程および第
８工程を利用して行う。まず、ゲート電極１７をマスク
として、ｐ型不純物としてのボロンイオンを絶縁膜１４
を介してベース領域１５の内部にイオン注入して、その
拡散源を形成した後に、熱拡散させる。これにより、図
９に示すように、ベース領域１５の内部にｐ+ 型のソー
ス拡散領域１８が形成され、ｐチャネル型のＤＭＯＳ部
１０を形成する。ここで、ソース拡散領域１８は、その
表面の不純物濃度が１０18〜１０19ａｔｍ／ｃｍ3 で、
拡散深さが約０．５〜０．８μｍであり、いずれの条件
もＣＭＯＳ側のソース拡散領域６３およびドレイン拡散
領域６４に合わせて形成される。
【００８９】このようにして形成されたｐチャネル型の
ＤＭＯＳ部１０においては、ベース領域１５と、その内
部に形成されたソース拡散領域１８との横方向拡散の差
に相当するベース領域１５の表面側がチャネル領域とさ
れ、ＭＯＳＦＥＴのＭＯＳ部として利用される。
ＤＭＯＳ部１０においては、ベース領域１５と、その内
部に形成されたソース拡散領域１８との横方向拡散の差
に相当するベース領域１５の表面側がチャネル領域とさ
れ、ＭＯＳＦＥＴのＭＯＳ部として利用される。
【００９０】以上のとおり、本例に係る半導体装置の製
造方法においては、上述のＣＭＯＳ部の形成工程を援用
して、ＤＭＯＳ部１０を作り込むため、充分に実績のあ
る工程を採用しているので、製造された半導体装置の信
頼性が高い。また、本例は、個々の半導体素子を別工程
で形成していく方法とは異なり、工程を援用し合ってい
るため、工程数、特にマスク種類が少なく、同一基板に
ＣＭＯＳおよびＤＭＯＳ型の半導体素子を形成したコス
トメリットを充分に発揮することができる。しかも、Ｃ
ＭＯＳ部側へのしきい値制御用不純物の導入工程を援用
して、ＤＭＯＳ部１０の側のしきい値電圧を制御してい
るため、工程数の増大を最小限に止めたままで、最適な
特性をもつＤＭＯＳ部１０を形成できる。
造方法においては、上述のＣＭＯＳ部の形成工程を援用
して、ＤＭＯＳ部１０を作り込むため、充分に実績のあ
る工程を採用しているので、製造された半導体装置の信
頼性が高い。また、本例は、個々の半導体素子を別工程
で形成していく方法とは異なり、工程を援用し合ってい
るため、工程数、特にマスク種類が少なく、同一基板に
ＣＭＯＳおよびＤＭＯＳ型の半導体素子を形成したコス
トメリットを充分に発揮することができる。しかも、Ｃ
ＭＯＳ部側へのしきい値制御用不純物の導入工程を援用
して、ＤＭＯＳ部１０の側のしきい値電圧を制御してい
るため、工程数の増大を最小限に止めたままで、最適な
特性をもつＤＭＯＳ部１０を形成できる。
【００９１】〔実施例５〕次に、本発明の実施例５に係
る半導体装置の製造方法として、半導体基板上のｎ- 型
（第１導電型）の各半導体領域に、上述のＣＭＯＳＦＥ
Ｔと、ｎチャネル型（第１導電型）のＤＭＯＳ部とをそ
れぞれ形成するための製造方法について、図１２を参照
して説明する。なお、本例により製造されるｎチャネル
型のＤＭＯＳ部の断面を図１１に示すが、その構成は、
しきい値制御用不純物導入領域が形成されている他は、
図１７（ｂ）に示したＤＭＯＳ部と同様な構成を有して
いるため、対応する部位には同符号を付して、それらの
説明を省略する。また、本例におけるＣＭＯＳ側の製造
方法は、実施例４の説明において図１４および図１５で
示したＣＭＯＳ側の製造方法と同様であるため、以下の
説明において、ＣＭＯＳ側の製造方法については、同じ
く、図１４および図１５を参照して行う。
る半導体装置の製造方法として、半導体基板上のｎ- 型
（第１導電型）の各半導体領域に、上述のＣＭＯＳＦＥ
Ｔと、ｎチャネル型（第１導電型）のＤＭＯＳ部とをそ
れぞれ形成するための製造方法について、図１２を参照
して説明する。なお、本例により製造されるｎチャネル
型のＤＭＯＳ部の断面を図１１に示すが、その構成は、
しきい値制御用不純物導入領域が形成されている他は、
図１７（ｂ）に示したＤＭＯＳ部と同様な構成を有して
いるため、対応する部位には同符号を付して、それらの
説明を省略する。また、本例におけるＣＭＯＳ側の製造
方法は、実施例４の説明において図１４および図１５で
示したＣＭＯＳ側の製造方法と同様であるため、以下の
説明において、ＣＭＯＳ側の製造方法については、同じ
く、図１４および図１５を参照して行う。
【００９２】図１２は本例に係る半導体装置の製造方法
の一部を示す工程断面図であり、ｎチャネル型のＤＭＯ
Ｓ部の形成領域を示す。
の一部を示す工程断面図であり、ｎチャネル型のＤＭＯ
Ｓ部の形成領域を示す。
【００９３】まず、図１４（ａ）〜図１４（ｃ）に示す
ＣＭＯＳ部側における厚い酸化膜５７を形成した以降で
あって、図１５（ａ）に示すゲート電極５９，６０を形
成する以前の工程として、図１４（ｄ）に示すＣＭＯＳ
側のｐ型しきい値制御用不純物導入工程を援用し、か
つ、所定のマスクパターンのレジストマスクを用いて、
図１２（ａ）に示すように、半導体領域３１のｎチャネ
ル型のＤＭＯＳ部の形成予定領域のうち、図１１で示さ
れるｐ型のベース領域３４の形成予定領域を含む領域に
対し、ｐ型のしきい値制御用不純物（ＢＦ2 ）を導入し
て、ｐ型しきい値制御用不純物導入領域７３を形成す
る。
ＣＭＯＳ部側における厚い酸化膜５７を形成した以降で
あって、図１５（ａ）に示すゲート電極５９，６０を形
成する以前の工程として、図１４（ｄ）に示すＣＭＯＳ
側のｐ型しきい値制御用不純物導入工程を援用し、か
つ、所定のマスクパターンのレジストマスクを用いて、
図１２（ａ）に示すように、半導体領域３１のｎチャネ
ル型のＤＭＯＳ部の形成予定領域のうち、図１１で示さ
れるｐ型のベース領域３４の形成予定領域を含む領域に
対し、ｐ型のしきい値制御用不純物（ＢＦ2 ）を導入し
て、ｐ型しきい値制御用不純物導入領域７３を形成す
る。
【００９４】この後に、ゲート電極形成工程を行う。
【００９５】この工程は、図１５（ａ）に示したＣＭＯ
Ｓ側のゲート電極５９，６０を形成するための第５工程
を援用して行う。まず、図１２（ｂ）に示すように、ｎ
- 型の半導体領域３１に形成されている薄い絶縁膜３３
の全表面に導電性の多結晶シリコン層をＣＶＤ法により
被着した後に、この多結晶シリコン層をパターニングし
て、ゲート電極３２を残す。
Ｓ側のゲート電極５９，６０を形成するための第５工程
を援用して行う。まず、図１２（ｂ）に示すように、ｎ
- 型の半導体領域３１に形成されている薄い絶縁膜３３
の全表面に導電性の多結晶シリコン層をＣＶＤ法により
被着した後に、この多結晶シリコン層をパターニングし
て、ゲート電極３２を残す。
【００９６】次に、ｐ型ベース領域形成工程（第２導電
型ベース領域形成工程）を行う。
型ベース領域形成工程）を行う。
【００９７】この工程は、図１５（ｂ），（ｃ）に示し
たＣＭＯＳ側のソース拡散領域６３およびドレイン拡散
領域６４を形成するための第６工程、第７工程および第
８工程を利用して行う。まず、ゲート電極３２をマスク
として、ｐ型不純物としてのボロンイオンを絶縁膜３３
を介して半導体領域３１にイオン注入して、その拡散源
を形成した後に、熱拡散させる。これにより、図１２
（ｂ）に示すように、半導体領域３１の内部にｐ型のベ
ース領域３４が形成される。ここで、ベース領域３４
は、その表面の不純物濃度が１０18〜１０19ａｔｍ／ｃ
ｍ3 で、拡散深さが約０．５〜０．８μｍであり、いず
れの条件もＣＭＯＳ側のソース拡散領域６３およびドレ
イン拡散領域６４に合わせて形成される。
たＣＭＯＳ側のソース拡散領域６３およびドレイン拡散
領域６４を形成するための第６工程、第７工程および第
８工程を利用して行う。まず、ゲート電極３２をマスク
として、ｐ型不純物としてのボロンイオンを絶縁膜３３
を介して半導体領域３１にイオン注入して、その拡散源
を形成した後に、熱拡散させる。これにより、図１２
（ｂ）に示すように、半導体領域３１の内部にｐ型のベ
ース領域３４が形成される。ここで、ベース領域３４
は、その表面の不純物濃度が１０18〜１０19ａｔｍ／ｃ
ｍ3 で、拡散深さが約０．５〜０．８μｍであり、いず
れの条件もＣＭＯＳ側のソース拡散領域６３およびドレ
イン拡散領域６４に合わせて形成される。
【００９８】しかる後に、ｎ型ソース領域形成工程（第
１導電型ソース領域形成工程）を行う。
１導電型ソース領域形成工程）を行う。
【００９９】この工程は、図１５（ｄ）に示したＣＭＯ
Ｓ側のソース拡散領域６６およびドレイン拡散領域６７
を形成するための第９工程を援用して行う。まず、ゲー
ト電極３２をマスクとして、絶縁膜３３を介して、ベー
ス領域３４にｎ型不純物をイオン注入して拡散源を形成
した後に、熱拡散させる。これにより、図１１に示すよ
うに、ｎ+ 型のソース拡散領域３５をベース領域３４の
内部にダブルセルフアラインで形成でき、ｎチャネル型
のＤＭＯＳ部３０が形成される。ここで、ソース拡散領
域３５は、その表面の不純物濃度が約１０20ａｔｍ／ｃ
ｍ3 で、拡散深さが約０．１〜０．２μｍ程度であり、
いずれの条件もＣＭＯＳ側のソース拡散領域６７および
ドレイン拡散領域６８に合わせて形成される。なお、こ
のＭＯＳ部３０に対するドレイン領域は所定の位置に別
工程として形成される。
Ｓ側のソース拡散領域６６およびドレイン拡散領域６７
を形成するための第９工程を援用して行う。まず、ゲー
ト電極３２をマスクとして、絶縁膜３３を介して、ベー
ス領域３４にｎ型不純物をイオン注入して拡散源を形成
した後に、熱拡散させる。これにより、図１１に示すよ
うに、ｎ+ 型のソース拡散領域３５をベース領域３４の
内部にダブルセルフアラインで形成でき、ｎチャネル型
のＤＭＯＳ部３０が形成される。ここで、ソース拡散領
域３５は、その表面の不純物濃度が約１０20ａｔｍ／ｃ
ｍ3 で、拡散深さが約０．１〜０．２μｍ程度であり、
いずれの条件もＣＭＯＳ側のソース拡散領域６７および
ドレイン拡散領域６８に合わせて形成される。なお、こ
のＭＯＳ部３０に対するドレイン領域は所定の位置に別
工程として形成される。
【０１００】このようにして形成されたｎチャネル型の
ＤＭＯＳ部３０においては、ベース領域３４と、その内
部に形成されたソース拡散領域３５との横方向拡散の差
に相当するベース領域３４の表面側がチャネル領域とさ
れ、ＭＯＳＦＥＴのＭＯＳ部として利用される。
ＤＭＯＳ部３０においては、ベース領域３４と、その内
部に形成されたソース拡散領域３５との横方向拡散の差
に相当するベース領域３４の表面側がチャネル領域とさ
れ、ＭＯＳＦＥＴのＭＯＳ部として利用される。
【０１０１】以上のとおり、本例に係る半導体装置の製
造方法においても、ＣＭＯＳ部の形成工程を援用して、
ＤＭＯＳ部３０を作り込むため、製造された半導体装置
の信頼性が高い。また、本例においては、工程数、特に
マスク種類が少なく、同一基板にＣＭＯＳおよびＤＭＯ
Ｓ型の半導体素子を形成したコストメリットを充分に発
揮することができる。しかも、ＣＭＯＳ部側へのしきい
値制御用不純物の導入工程を援用して、ＤＭＯＳ部３０
の側のしきい値電圧を制御しているため、工程数の増大
を最小限に止めたままで、最適な特性をもつＤＭＯＳ部
３０を形成できる。
造方法においても、ＣＭＯＳ部の形成工程を援用して、
ＤＭＯＳ部３０を作り込むため、製造された半導体装置
の信頼性が高い。また、本例においては、工程数、特に
マスク種類が少なく、同一基板にＣＭＯＳおよびＤＭＯ
Ｓ型の半導体素子を形成したコストメリットを充分に発
揮することができる。しかも、ＣＭＯＳ部側へのしきい
値制御用不純物の導入工程を援用して、ＤＭＯＳ部３０
の側のしきい値電圧を制御しているため、工程数の増大
を最小限に止めたままで、最適な特性をもつＤＭＯＳ部
３０を形成できる。
【０１０２】〔実施例６〕また、実施例５において、ｐ
型ベース領域形成工程の前に、図１３に示すように、ベ
ース領域３４の形成領域を含むようにｐウェル（ＤＭＯ
Ｓ用ウェル）３４ａを形成しておくこともでき、その方
法を実施例６として、以下に説明する。
型ベース領域形成工程の前に、図１３に示すように、ベ
ース領域３４の形成領域を含むようにｐウェル（ＤＭＯ
Ｓ用ウェル）３４ａを形成しておくこともでき、その方
法を実施例６として、以下に説明する。
【０１０３】図１３は本発明に実施例６に係る半導体装
置の製造方法により形成された半導体装置のｎチャネル
型のＤＭＯＳ部の断面図である。なお、本例の半導体装
置のの構成は、しきい値制御用不純物導入領域が形成さ
れている他は、図５に示したＤＭＯＳ部と同様な構成を
有しているため、対応する部位には同符号を付して、そ
れらの説明を省略する。また、本例におけるＣＭＯＳ側
の製造方法は、実施例４の説明において図１４および図
１５で示したＣＭＯＳ側の製造方法と同様であるため、
以下の説明において、ＣＭＯＳ側の製造方法について
は、同じく、図１４および図１５を参照して行う。
置の製造方法により形成された半導体装置のｎチャネル
型のＤＭＯＳ部の断面図である。なお、本例の半導体装
置のの構成は、しきい値制御用不純物導入領域が形成さ
れている他は、図５に示したＤＭＯＳ部と同様な構成を
有しているため、対応する部位には同符号を付して、そ
れらの説明を省略する。また、本例におけるＣＭＯＳ側
の製造方法は、実施例４の説明において図１４および図
１５で示したＣＭＯＳ側の製造方法と同様であるため、
以下の説明において、ＣＭＯＳ側の製造方法について
は、同じく、図１４および図１５を参照して行う。
【０１０４】本例においては、予め、単独の工程とし
て、または、図１４（ａ），（ｂ）に示したＣＭＯＳ側
のｐウェル５３を形成するための第１工程および第２工
程を援用して、ベース領域３４の形成予定領域を含むよ
うに、ボロンイオンを半導体領域３１にイオン注入した
後、拡散させて、ｐウェル３４ａを形成しておく。
て、または、図１４（ａ），（ｂ）に示したＣＭＯＳ側
のｐウェル５３を形成するための第１工程および第２工
程を援用して、ベース領域３４の形成予定領域を含むよ
うに、ボロンイオンを半導体領域３１にイオン注入した
後、拡散させて、ｐウェル３４ａを形成しておく。
【０１０５】続いて、実施例５で行ったように、レジス
トマスクなどを用いて、ベース領域３４の形成予定領域
の表面を覆うようにｐ型のしきい値制御用不純物（ＢＦ
2 ）が導入されたｐ型しきい値制御用不純物導入領域７
４を形成しておく。
トマスクなどを用いて、ベース領域３４の形成予定領域
の表面を覆うようにｐ型のしきい値制御用不純物（ＢＦ
2 ）が導入されたｐ型しきい値制御用不純物導入領域７
４を形成しておく。
【０１０６】次に、ゲート電極３２を形成した後、この
ゲート電極３２をマスクとして利用し、ベース領域３４
を拡散形成する。本例においては、ｐウェル３４ａを、
その表面の不純物濃度が１０16〜１０17ａｔｍ／ｃｍ3
で、拡散深さが約４〜５μｍとなるように形成した。こ
の状態で、ベース領域形成工程以降の工程を行うと、こ
のｐウェル３４ａの内部にベース領域３４が形成され、
さらに、このベース領域３４の内部にソース領域３５が
形成された構造になる。それ故、ベース領域３４はｐウ
ェル３４ａによって包摂され、結果的にベース領域３４
の先端縁の曲率が大きなものになり、エッジ部の電界の
集中が緩和される。また、表面側における不純物濃度
も、ｐウェル３４ａの不純物濃度が寄与することにより
所定濃度に保つことができるため、表面側における電界
集中も緩和される。それ故、このＤＭＯＳ部３０の耐電
圧が高い。しかも、ＣＭＯＳ部側へのしきい値制御用不
純物の導入工程を援用して、ＤＭＯＳ部３０の側のしき
い値電圧を制御しているため、工程数の増大を最小限に
止めたままで、最適な特性をもつＤＭＯＳ部３０を形成
できる。
ゲート電極３２をマスクとして利用し、ベース領域３４
を拡散形成する。本例においては、ｐウェル３４ａを、
その表面の不純物濃度が１０16〜１０17ａｔｍ／ｃｍ3
で、拡散深さが約４〜５μｍとなるように形成した。こ
の状態で、ベース領域形成工程以降の工程を行うと、こ
のｐウェル３４ａの内部にベース領域３４が形成され、
さらに、このベース領域３４の内部にソース領域３５が
形成された構造になる。それ故、ベース領域３４はｐウ
ェル３４ａによって包摂され、結果的にベース領域３４
の先端縁の曲率が大きなものになり、エッジ部の電界の
集中が緩和される。また、表面側における不純物濃度
も、ｐウェル３４ａの不純物濃度が寄与することにより
所定濃度に保つことができるため、表面側における電界
集中も緩和される。それ故、このＤＭＯＳ部３０の耐電
圧が高い。しかも、ＣＭＯＳ部側へのしきい値制御用不
純物の導入工程を援用して、ＤＭＯＳ部３０の側のしき
い値電圧を制御しているため、工程数の増大を最小限に
止めたままで、最適な特性をもつＤＭＯＳ部３０を形成
できる。
【０１０７】また、本例においては、ｎ型不純物として
砒素を、ｐ型不純物としてボロンを使用することによ
り、ｐ型ベース領域形成工程とｎ型ソース領域形成工程
とを一括して行ってもよい。この場合には、ｐ型ベース
領域形成工程として、まず、ゲート電極３２をマスクと
して、ｐ型不純物たるボロンイオンを絶縁膜３３を介し
て半導体領域３１にイオン注入し、続いて、ｎ型ソース
領域形成工程として、ｎ型不純物たる砒素イオンを、絶
縁膜３３を介して半導体領域３１にイオン注入して、こ
れらの不純物の混在した拡散源を形成する。その後に、
不純物を熱拡散させると、ボロンイオンの方が拡散速度
が砒素イオンの拡散速度に比して高いので、拡散後に
は、図１３に示すようなベース領域３４およびソース領
域３５を一括して形成できる。
砒素を、ｐ型不純物としてボロンを使用することによ
り、ｐ型ベース領域形成工程とｎ型ソース領域形成工程
とを一括して行ってもよい。この場合には、ｐ型ベース
領域形成工程として、まず、ゲート電極３２をマスクと
して、ｐ型不純物たるボロンイオンを絶縁膜３３を介し
て半導体領域３１にイオン注入し、続いて、ｎ型ソース
領域形成工程として、ｎ型不純物たる砒素イオンを、絶
縁膜３３を介して半導体領域３１にイオン注入して、こ
れらの不純物の混在した拡散源を形成する。その後に、
不純物を熱拡散させると、ボロンイオンの方が拡散速度
が砒素イオンの拡散速度に比して高いので、拡散後に
は、図１３に示すようなベース領域３４およびソース領
域３５を一括して形成できる。
【０１０８】なお、実施例４に係る製造方法と、実施例
５または実施例６に係る製造方法とを実施例３に係る製
造方法のように組み合わせることによって、実績のある
各工程によって、半導体基板上にＣＭＯＳ部および導電
型の異なるＤＭＯＳ部が形成された半導体装置を製造す
ることもできる。
５または実施例６に係る製造方法とを実施例３に係る製
造方法のように組み合わせることによって、実績のある
各工程によって、半導体基板上にＣＭＯＳ部および導電
型の異なるＤＭＯＳ部が形成された半導体装置を製造す
ることもできる。
【０１０９】以上のとおり、上記のいずれの実施例にお
いても、ＤＭＯＳ部側の形成を、同一基板上に形成され
るＣＭＯＳ部の形成工程を援用して行い、ＤＭＯＳ部側
を形成するために特別な工程を追加することがない。こ
のため、同一基板に形成可能な素子に対する制約を緩和
している。それ故、コスト力や信頼性が高いＩＣ設計が
可能であり、同一基板上の多種類の素子を搭載するメリ
ットを最大限発揮させることができる。
いても、ＤＭＯＳ部側の形成を、同一基板上に形成され
るＣＭＯＳ部の形成工程を援用して行い、ＤＭＯＳ部側
を形成するために特別な工程を追加することがない。こ
のため、同一基板に形成可能な素子に対する制約を緩和
している。それ故、コスト力や信頼性が高いＩＣ設計が
可能であり、同一基板上の多種類の素子を搭載するメリ
ットを最大限発揮させることができる。
【０１１０】なお、各ＤＭＯＳ部を用いて形成される半
導体素子は、その種類などには制限のないものであり、
半導体装置の用途などによって設定されるべき性質のも
のである。
導体素子は、その種類などには制限のないものであり、
半導体装置の用途などによって設定されるべき性質のも
のである。
【０１１１】
【発明の効果】以上のとおり、本発明に係る半導体装置
の製造方法においては、同一基板上に形成されるＣＭＩ
Ｓ部の形成工程を最大限利用して、第１導電型のＤＭＩ
Ｓ部または第２導電型のＤＭＩＳ部を形成することに特
徴を有している。従って、本発明によれば、ＤＭＩＳ部
側を形成するために特別な工程を追加することがないた
め、コスト力を備え、信頼性も高い半導体装置を実現で
き、同一基板上の多種類の素子を搭載するメリットを最
大限発揮させることができる。
の製造方法においては、同一基板上に形成されるＣＭＩ
Ｓ部の形成工程を最大限利用して、第１導電型のＤＭＩ
Ｓ部または第２導電型のＤＭＩＳ部を形成することに特
徴を有している。従って、本発明によれば、ＤＭＩＳ部
側を形成するために特別な工程を追加することがないた
め、コスト力を備え、信頼性も高い半導体装置を実現で
き、同一基板上の多種類の素子を搭載するメリットを最
大限発揮させることができる。
【０１１２】
【０１１３】さらに、ＣＭＩＳ部側にしきい値制御用不
純物導入工程を行う場合には、この工程を援用してＤＭ
ＩＳ部側にもしきい値制御用不純物を導入することによ
って、工程数の増大を最小限に止めたままで、ＤＭＩＳ
部のしきい値電圧を制御することができる。
純物導入工程を行う場合には、この工程を援用してＤＭ
ＩＳ部側にもしきい値制御用不純物を導入することによ
って、工程数の増大を最小限に止めたままで、ＤＭＩＳ
部のしきい値電圧を制御することができる。
【図１】本発明の実施例１に係る方法により製造された
ｐチャネル型ＭＯＳ部の断面図である。
ｐチャネル型ＭＯＳ部の断面図である。
【図２】（ａ）乃至（ｆ）のいずれも、本発明の実施例
１に係るｐチャネル型ＭＯＳ部の製造方法を示す工程断
面図である。
１に係るｐチャネル型ＭＯＳ部の製造方法を示す工程断
面図である。
【図３】本発明の実施例２に係る方法により製造された
ｎチャネル型ＭＯＳ部の断面図である。
ｎチャネル型ＭＯＳ部の断面図である。
【図４】（ａ），（ｂ）のいずれも、本発明の実施例２
に係るｎチャネル型ＭＯＳ部の製造方法を示す工程断面
図である。
に係るｎチャネル型ＭＯＳ部の製造方法を示す工程断面
図である。
【図５】本発明の実施例２に係るｎチャネル型ＭＯＳ部
の別の製造方法の一部を示す工程断面図である。
の別の製造方法の一部を示す工程断面図である。
【図６】本発明の実施例３に係る方法により製造された
半導体装置の断面図である。
半導体装置の断面図である。
【図７】（ａ）乃至（ｄ）のいずれも、本発明の実施例
１乃至実施例３に共通なＣＭＯＳ側の製造方法における
ウェルを形成するまでの工程断面図である。
１乃至実施例３に共通なＣＭＯＳ側の製造方法における
ウェルを形成するまでの工程断面図である。
【図８】（ａ）乃至（ｄ）のいずれも、図７に示す工程
に続いて行われるＣＭＯＳ側の製造方法における各拡散
領域を形成するまでの工程断面図である。
に続いて行われるＣＭＯＳ側の製造方法における各拡散
領域を形成するまでの工程断面図である。
【図９】本発明の実施例４に係る方法により製造された
ｐチャネル型ＭＯＳ部の断面図である。
ｐチャネル型ＭＯＳ部の断面図である。
【図１０】（ａ）乃至（ｆ）のいずれも、本発明の実施
例４に係るｐチャネル型ＭＯＳ部の製造方法を示す工程
断面図である。
例４に係るｐチャネル型ＭＯＳ部の製造方法を示す工程
断面図である。
【図１１】本発明の実施例５に係る方法により製造され
たｎチャネル型ＭＯＳ部の断面図である。
たｎチャネル型ＭＯＳ部の断面図である。
【図１２】（ａ），（ｂ）のいずれも、本発明の実施例
５に係るｎチャネル型ＭＯＳ部の製造方法を示す工程断
面図である。
５に係るｎチャネル型ＭＯＳ部の製造方法を示す工程断
面図である。
【図１３】本発明の実施例６に係る方法により製造され
たｎチャネル型ＭＯＳ部の断面図である。
たｎチャネル型ＭＯＳ部の断面図である。
【図１４】（ａ）乃至（ｄ）のいずれも、本発明の実施
例４乃至実施例６に共通なＣＭＯＳ側の製造方法におけ
るウェルを形成するまでの工程断面図である。
例４乃至実施例６に共通なＣＭＯＳ側の製造方法におけ
るウェルを形成するまでの工程断面図である。
【図１５】（ａ）乃至（ｄ）のいずれも、図１４に示す
工程に続いて行われるＣＭＯＳ側の製造方法における各
拡散領域を形成するまでの工程断面図である。
工程に続いて行われるＣＭＯＳ側の製造方法における各
拡散領域を形成するまでの工程断面図である。
【図１６】（ａ）乃至（ｆ）のいずれも、従来のｐチャ
ネル型のＤＭＯＳ部の製造方法を示す工程断面図であ
る。
ネル型のＤＭＯＳ部の製造方法を示す工程断面図であ
る。
【図１７】（ａ），（ｂ）のいずれも、従来のｎチャネ
ル型のＤＭＯＳ部の製造方法を示す工程断面図である。
ル型のＤＭＯＳ部の製造方法を示す工程断面図である。
１０・・・ｐチャネル型のＤＭＯＳ部 １１，３１・・・半導体領域 １３・・・オフセット領域 １５，３４・・・ベース領域 １７，３２，５９，６０・・・ゲート電極 １８，３５・・・ソース拡散領域 ３０・・・ｎチャネル型のＤＭＯＳ部 ３４ａ，５３・・・ｐウェル ５６・・・ｎウェル ６０ａ・・・ｐチャネル型のＭＯＳ部 ６０ｂ・・・ｎチャネル型のＭＯＳ部 ７１ａ，７１ｂ，７２，７３，７４・・・ｐ型しきい値
制御用不純物導入領域
制御用不純物導入領域
フロントページの続き (56)参考文献 特開 昭62−247558（ＪＰ，Ａ) 特開 平１−108761（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 21/8234
Claims (5)
- 【請求項１】 同一半導体基板上の第１導電型の各半導
体領域に、第２導電型の第１ウェル表面側に形成された
第１導電型の第１のＭＩＳ部および第１導電型の第２ウ
ェル表面側に形成された第２導電型の第２のＭＩＳ部を
備えるツインタブ型のＣＭＩＳＦＥＴと、第２導電型の
ＤＭＩＳ部と、を有する半導体装置の製造方法であっ
て、前記第１ウェルを形成する工程を援用して、前記Ｄ
ＭＩＳ部の第２導電型のオフセット領域を形成するオフ
セット領域形成工程と、前記第２ウェルを形成する工程
を援用して、前記ＤＭＩＳ部の第１導電型のベース領域
を形成する第１導電型ベース領域形成工程と、前記ＣＭ
ＩＳＦＥＴの各ゲート電極を形成する工程を援用して、
前記ＤＭＩＳ部のゲート電極を形成するゲート電極形成
工程と、前記第２のＭＩＳ部のソース拡散領域およびド
レイン拡散領域を形成する工程を援用して、前記ＤＭＩ
Ｓ部のベース領域への二重拡散により第２導電型のソー
ス拡散領域を形成する第２導電型ソース領域形成工程
と、を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１において、前記ゲート電極形成
工程に先立って、前記ＣＭＩＳＦＥＴの形成予定領域側
の表面に対してしきい値制御用不純物を導入してそのし
きい値電圧を制御するしきい値制御用不純物導入工程を
有し、このしきい値制御用不純物導入工程を援用して、
前記ＤＭＩＳ部の形成予定領域側の表面にそのしきい値
電圧を制御するしきい値制御用不純物を導入しておくこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 同一半導体基板上の第１導電型の各半導
体領域に、第２導電型の第１ウェル表面側に形成された
第１導電型の第１のＭＩＳ部および第１導電型の第２ウ
ェル表面側に形成された第２導電型の第２のＭＩＳ部を
備えるツインタブ型のＣＭＩＳＦＥＴと、第１導電型の
ＤＭＩＳ部と、を有する半導体装置の製造方法であっ
て、前記ＣＭＩＳＦＥＴの各ゲート電極を形成する工程
を援用して、前記ＤＭＩＳ部のゲート電極を形成するゲ
ート電極形成工程と、前記第２のＭＩＳ部のソース拡散
領域およびドレイン拡散領域を形成する工程を援用し
て、前記ＤＭＩＳ部の第２導電型のベース領域を形成す
る第２導電型ベース領域形成工程と、前記第１のＭＩＳ
部のソース拡散領域およびドレイン領域を形成する工程
を援用して、前記ＤＭＩＳ部のベース領域への二重拡散
により第１導電型のソース拡散領域を形成する第１導電
型ソース拡散工程と、を有し、前記ゲート電極形成工程
に先立って、前記ＣＭＩＳＦＥＴの形成予定領域側の表
面に対してしきい値制御用不純物を導入してそのしきい
値電圧を制御するしきい値制御用不純物導入工程を有
し、このしきい値制御用不純物導入工程を援用して、前
記ＤＭＩＳ部の形成予定領域側の表面にそのしきい値電
圧を制御するしきい値制御用不純物を導入しておくこと
を特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３において、前記しきい値制御用
不純物導入工程に先立って、前記第１ウェルを形成する
工程を援用して、前記ＤＭＩＳ部の前記ベース領域の形
成予定領域を含む領域に第２導電型のＤＭＩＳ用ウェル
を形成しておくことを特徴とする半導体装置の製造方
法。 - 【請求項５】 請求項３または請求項４のいずれかの項
に規定する方法に、請求項１または請求項２に規定する
方法を組み合わせて、前記ＣＭＩＳＦＥＴ，前記第２導
電型のＤＭＩＳ部および前記第１導電型のＤＭＩＳ部を
同一基板上に形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12077092A JP3196313B2 (ja) | 1991-09-05 | 1992-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22585491 | 1991-09-05 | ||
| JP3-225854 | 1991-09-05 | ||
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