JP3250526B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、更に詳しくは、ＣＭＯＳ構造
を有する半導体装置の製造方法に関するものである。
方法に関するものであり、更に詳しくは、ＣＭＯＳ構造
を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来より、トランジスタの微細化によ
り、トランジスタを構成するゲート電極の低抵抗化のた
めにポリメタルやポリサイドを使用する事が必要であ
る。図７に、従来法よる表面チャネル型ＣＭＯＳ１００
のポリメタルゲート電極構造の製造方法を示す。
り、トランジスタを構成するゲート電極の低抵抗化のた
めにポリメタルやポリサイドを使用する事が必要であ
る。図７に、従来法よる表面チャネル型ＣＭＯＳ１００
のポリメタルゲート電極構造の製造方法を示す。
【０００３】図７に於て、所定の基板、例えばシリコン
基板１上にゲート酸化膜２およびポリシリコン３をこの
順に形成した後、ＰＭＯＳ領域にレジスト４を形成し
（図７−１）、ＮＭＯＳ領域へリン６等の不純物Ｊを注
入する（図７―２）。レジストを除去した後、熱処理を
行いリン６をポリシリコン３中に十分拡散させる（図７
―３）。次にＮＭＯＳ領域にレジスト４を形成し（図７
―４）、ＰＭＯＳ領域へボロン等のＰ型不純物６’を注
入する（図７―５）。
基板１上にゲート酸化膜２およびポリシリコン３をこの
順に形成した後、ＰＭＯＳ領域にレジスト４を形成し
（図７−１）、ＮＭＯＳ領域へリン６等の不純物Ｊを注
入する（図７―２）。レジストを除去した後、熱処理を
行いリン６をポリシリコン３中に十分拡散させる（図７
―３）。次にＮＭＯＳ領域にレジスト４を形成し（図７
―４）、ＰＭＯＳ領域へボロン等のＰ型不純物６’を注
入する（図７―５）。
【０００４】次いで、タングステン／窒化チタン等から
なるポリメタル／バリア層７を形成した後（図７―
６）、ゲート電極形状８およびソース・ドレイン領域９
を形成する（図７―７）。処で、係る従来法では、ＮＭ
ＯＳとＰＭＯＳ領域への不純物注入のため、レジスト４
を用いた工程が２回あり、工程数が増えて煩雑である。
なるポリメタル／バリア層７を形成した後（図７―
６）、ゲート電極形状８およびソース・ドレイン領域９
を形成する（図７―７）。処で、係る従来法では、ＮＭ
ＯＳとＰＭＯＳ領域への不純物注入のため、レジスト４
を用いた工程が２回あり、工程数が増えて煩雑である。
【０００５】また、ＮＭＯＳの不純物６は拡散係数の小
さなリンやヒ素等であるのに対し、ＰＭＯＳの不純物
６’は拡散係数の大きなボロンであるので、ＰＭＯＳに
おけるゲート電極８からシリコン基板１への熱拡散によ
るボロン突き抜けとＮＭＯＳのゲート電極８の空乏化を
防ぐために別々に熱処理する必要がある。一方、ゲート
電極８にポリサイド／バリア層を用いる場合、バリア層
を通常ＮＭＯＳとＰＭＯＳの両方に用いるが、窒化膜等
の絶縁膜を用いる場合、拡散防止膜の電気特性への影響
が懸念される。特にＮＭＯＳは高速動作がＳＲＡＭ等の
回路上必要である為、上記問題点の改善が要望されてい
た。
さなリンやヒ素等であるのに対し、ＰＭＯＳの不純物
６’は拡散係数の大きなボロンであるので、ＰＭＯＳに
おけるゲート電極８からシリコン基板１への熱拡散によ
るボロン突き抜けとＮＭＯＳのゲート電極８の空乏化を
防ぐために別々に熱処理する必要がある。一方、ゲート
電極８にポリサイド／バリア層を用いる場合、バリア層
を通常ＮＭＯＳとＰＭＯＳの両方に用いるが、窒化膜等
の絶縁膜を用いる場合、拡散防止膜の電気特性への影響
が懸念される。特にＮＭＯＳは高速動作がＳＲＡＭ等の
回路上必要である為、上記問題点の改善が要望されてい
た。
【０００６】尚、特開平６−２７５７８８号公報には、
デュアルゲートＣＭＯＳ型半導体装置の製造方法に関し
て記載されており、その特徴は、プロセス温度を低下さ
せてポロンの拡散を防止する事、当該ゲート酸化膜上に
Ｎ型不純物が均一に存在するＮ型導電性ポリシリコン膜
を形成したのち、当該膜にボロンをイオン注入して当該
膜をＰ型のポリシリコン膜変化させる事が開示されてい
るが、工程数が増加する事の他、本発明に於ける様なプ
ロセス温度を低下させてポロンの拡散を防止する事なし
に、ＣＭＯＳ半導体装置の電気特性を改善する方法に関
しては開示も示唆もない。
デュアルゲートＣＭＯＳ型半導体装置の製造方法に関し
て記載されており、その特徴は、プロセス温度を低下さ
せてポロンの拡散を防止する事、当該ゲート酸化膜上に
Ｎ型不純物が均一に存在するＮ型導電性ポリシリコン膜
を形成したのち、当該膜にボロンをイオン注入して当該
膜をＰ型のポリシリコン膜変化させる事が開示されてい
るが、工程数が増加する事の他、本発明に於ける様なプ
ロセス温度を低下させてポロンの拡散を防止する事なし
に、ＣＭＯＳ半導体装置の電気特性を改善する方法に関
しては開示も示唆もない。
【０００７】又、特開平８−２１３６０９号公報にも上
記公報と同様のデュアルゲートＣＭＯＳ型半導体装置の
製造方法に関して記載されているが、Ｎ型ＭＯＳに於け
る空乏層の発生を阻止する為に、ポリシリコン層に於け
るＮ型不純物の拡散領域の範囲を狭くさせる様にする技
術思想に関しては、開示も示唆もない。
記公報と同様のデュアルゲートＣＭＯＳ型半導体装置の
製造方法に関して記載されているが、Ｎ型ＭＯＳに於け
る空乏層の発生を阻止する為に、ポリシリコン層に於け
るＮ型不純物の拡散領域の範囲を狭くさせる様にする技
術思想に関しては、開示も示唆もない。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、上記した従来技術の欠点を改良し、ＣＭＯＳから構
成される半導体装置に於て、製造工程を増加させること
なく、空乏層の発生やＰ型不純物のシリコン基板への突
き抜け等によりもたらされる当該半導体装置の電気的特
性の劣化を防止することによって、高速化に適合したＣ
ＭＯＳ半導体装置の製造方法を提供するものである。
は、上記した従来技術の欠点を改良し、ＣＭＯＳから構
成される半導体装置に於て、製造工程を増加させること
なく、空乏層の発生やＰ型不純物のシリコン基板への突
き抜け等によりもたらされる当該半導体装置の電気的特
性の劣化を防止することによって、高速化に適合したＣ
ＭＯＳ半導体装置の製造方法を提供するものである。
【０００９】
【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る第１の態様として
は、ポリメタルゲート電極を有する表面チャネル型ＣＭ
ＯＳを製造するに際し、所定の基板上にゲート酸化膜お
よびポリシリコンをこの順に形成する工程、当該ポリシ
リコン層の全面にＰ型不純物をイオン注入する工程と、
ＰＭＯＳ領域にレジストを形成する工程と、当該レジス
トをマスクとして使用して、ＮＭＯＳ領域の該Ｐ型不純
物が高濃度に分布する該ポリシリコンの膜厚方向の途中
までをエッチングする工程と、当該ＮＭＯＳ領域の該ポ
リシリコンの残部へＮ型不純物を注入する工程と、当該
レジストを除去した後、メタル／バリアメタルを形成す
る工程と、ゲート電極形状およびソース・ドレイン領域
を形成する工程、とから構成されている半導体装置の製
造方法である。
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る第１の態様として
は、ポリメタルゲート電極を有する表面チャネル型ＣＭ
ＯＳを製造するに際し、所定の基板上にゲート酸化膜お
よびポリシリコンをこの順に形成する工程、当該ポリシ
リコン層の全面にＰ型不純物をイオン注入する工程と、
ＰＭＯＳ領域にレジストを形成する工程と、当該レジス
トをマスクとして使用して、ＮＭＯＳ領域の該Ｐ型不純
物が高濃度に分布する該ポリシリコンの膜厚方向の途中
までをエッチングする工程と、当該ＮＭＯＳ領域の該ポ
リシリコンの残部へＮ型不純物を注入する工程と、当該
レジストを除去した後、メタル／バリアメタルを形成す
る工程と、ゲート電極形状およびソース・ドレイン領域
を形成する工程、とから構成されている半導体装置の製
造方法である。
【００１０】更に本発明に係る第２の態様としては、ポ
リメタルゲート電極を有する表面チャネル型ＣＭＯＳを
製造するに際し、所定の基板上にゲート酸化膜およびポ
リシリコンをこの順に形成する工程、当該ポリシリコン
層の全面にＮ型不純物をイオン注入する工程とＮＭＯＳ
領域にレジストを形成しＰＭＯＳ領域にＰ型不純物をイ
オン注入する工程と、熱処理を行うことによりゲート酸
化膜に近いポリシリコン内にＰ型不純物を高濃度に分布
させる工程と、メタル／バリアメタル層を形成する工
程、及びゲート電極形状およびソース・ドレイン領域を
形成する工程、とから構成されている半導体装置の製造
方法である。
リメタルゲート電極を有する表面チャネル型ＣＭＯＳを
製造するに際し、所定の基板上にゲート酸化膜およびポ
リシリコンをこの順に形成する工程、当該ポリシリコン
層の全面にＮ型不純物をイオン注入する工程とＮＭＯＳ
領域にレジストを形成しＰＭＯＳ領域にＰ型不純物をイ
オン注入する工程と、熱処理を行うことによりゲート酸
化膜に近いポリシリコン内にＰ型不純物を高濃度に分布
させる工程と、メタル／バリアメタル層を形成する工
程、及びゲート電極形状およびソース・ドレイン領域を
形成する工程、とから構成されている半導体装置の製造
方法である。
【００１１】
【発明の実施の形態】即ち、本発明に係る当該半導体装
置及び当該半導体装置の製造方法は、上記した様な技術
構成を採用しているので、表面チャネル型ＣＭＯＳのポ
リメタルゲート電極においては、ＮＭＯＳのポリシリコ
ン膜厚がＰＭＯＳのポリシリコン膜厚より薄い構造にす
ることにより、ＮＭＯＳとＰＭＯＳの両電極の空乏化を
抑える事が可能となり、又、表面チャネル型ＣＭＯＳの
ポリメタルゲート電極の形成においては、ＰＭＯＳ領域
へのイオン注入の際、前記窒化膜からポリシリコン内へ
窒素を導入してボロン突き抜けを抑制する事が可能とな
った事から、ＣＭＯＳ半導体装置の電気的特性を劣化さ
せることなく、又、製造工程数を増加させること無く、
高速動作に適合した半導体装置を製造する事が可能とな
る。
置及び当該半導体装置の製造方法は、上記した様な技術
構成を採用しているので、表面チャネル型ＣＭＯＳのポ
リメタルゲート電極においては、ＮＭＯＳのポリシリコ
ン膜厚がＰＭＯＳのポリシリコン膜厚より薄い構造にす
ることにより、ＮＭＯＳとＰＭＯＳの両電極の空乏化を
抑える事が可能となり、又、表面チャネル型ＣＭＯＳの
ポリメタルゲート電極の形成においては、ＰＭＯＳ領域
へのイオン注入の際、前記窒化膜からポリシリコン内へ
窒素を導入してボロン突き抜けを抑制する事が可能とな
った事から、ＣＭＯＳ半導体装置の電気的特性を劣化さ
せることなく、又、製造工程数を増加させること無く、
高速動作に適合した半導体装置を製造する事が可能とな
る。
【００１２】
【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の一具体例の構成を図面を参照しながら
詳細に説明する。即ち、図１−６は、本発明に係る半導
体装置１００の一具体例の構成を示すものであって、図
中、表面チャネル型ＣＭＯＳのゲート電極８において、
ＮＭＯＳ側のゲート電極８’の高さがＰＭＯＳ側のゲー
ト電極８”の高さより低く成るように構成された半導体
装置１００が示されている。
装置の製造方法の一具体例の構成を図面を参照しながら
詳細に説明する。即ち、図１−６は、本発明に係る半導
体装置１００の一具体例の構成を示すものであって、図
中、表面チャネル型ＣＭＯＳのゲート電極８において、
ＮＭＯＳ側のゲート電極８’の高さがＰＭＯＳ側のゲー
ト電極８”の高さより低く成るように構成された半導体
装置１００が示されている。
【００１３】本発明に於ける当該ＣＭＯＳ型半導体装置
１００に於て、当該ＮＭＯＳ側のゲート電極層８’及び
当該ＰＭＯＳ側のゲート電極層８”は、ポリメタル層或
いはポリサイド層を含んでいる事が望ましい。本発明に
於て、当該ポリメタル層は、例えばタングステン／窒化
チタンとポリシリコンとで構成されている事が望まし
く、又当該ポリサイド層は、例えば、タングステンシリ
サイドとポリシリコンとで構成されている事が望まし
い。
１００に於て、当該ＮＭＯＳ側のゲート電極層８’及び
当該ＰＭＯＳ側のゲート電極層８”は、ポリメタル層或
いはポリサイド層を含んでいる事が望ましい。本発明に
於て、当該ポリメタル層は、例えばタングステン／窒化
チタンとポリシリコンとで構成されている事が望まし
く、又当該ポリサイド層は、例えば、タングステンシリ
サイドとポリシリコンとで構成されている事が望まし
い。
【００１４】更に、本発明に於ける当該半導体装置１０
０においては、当該ＰＭＯＳ側のゲート電極層８”は、
チャネル領域を形成する基板１上に、Ｐ型の不純物を含
む層１１とＮ型の不純物を含む層１２とがこの順に積層
されて構成されているものである事が好ましい。以下に
本発明に係る当該半導体装置１００及び当該半導体装置
の製造方法の具体例を図面を参照しながら詳細に説明す
る。
０においては、当該ＰＭＯＳ側のゲート電極層８”は、
チャネル領域を形成する基板１上に、Ｐ型の不純物を含
む層１１とＮ型の不純物を含む層１２とがこの順に積層
されて構成されているものである事が好ましい。以下に
本発明に係る当該半導体装置１００及び当該半導体装置
の製造方法の具体例を図面を参照しながら詳細に説明す
る。
【００１５】図１は、本発明に係る当該表面チャネル型
ＣＭＯＳ半導体装置及びその製造方法の一具体例を説明
しているものであって、前記した様に、図１−６に本具
体例に於ける当該表面チャネル型ＣＭＯＳ１００の構成
が記載されており、本具体例に於いては、当該ゲート電
極にポリメタルゲート電極を使用した例を示している。
ＣＭＯＳ半導体装置及びその製造方法の一具体例を説明
しているものであって、前記した様に、図１−６に本具
体例に於ける当該表面チャネル型ＣＭＯＳ１００の構成
が記載されており、本具体例に於いては、当該ゲート電
極にポリメタルゲート電極を使用した例を示している。
【００１６】本具体例に於ける当該表面チャネル型ＣＭ
ＯＳ半導体装置１００に於いては、ＮＭＯＳのポリシリ
コン膜厚１１’がＰＭＯＳのポリシリコン膜厚１１”よ
り薄いことが特徴であり、その結果、ＮＭＯＳ側のゲー
ト電極８’の高さがＰＭＯＳ側のゲート電極８”の高さ
より低くなる様に構成されているものである。本発明に
於いては、当該半導体装置が、係る構成を採用している
結果、ＮＭＯＳとＰＭＯＳの両電極の空乏化を抑えるも
のである。
ＯＳ半導体装置１００に於いては、ＮＭＯＳのポリシリ
コン膜厚１１’がＰＭＯＳのポリシリコン膜厚１１”よ
り薄いことが特徴であり、その結果、ＮＭＯＳ側のゲー
ト電極８’の高さがＰＭＯＳ側のゲート電極８”の高さ
より低くなる様に構成されているものである。本発明に
於いては、当該半導体装置が、係る構成を採用している
結果、ＮＭＯＳとＰＭＯＳの両電極の空乏化を抑えるも
のである。
【００１７】次に、本発明に係る当該具体例に於ける表
面チャネル型ＣＭＯＳ１００のポリメタルゲート電極８
の製造方法を説明する。即ち、図１−１に示す様に、シ
リコン基板１上にゲート酸化膜２およびポリシリコン３
を形成した後、膜厚１．５ｎｍ〜５０ｎｍの窒化膜１０
を形成する。その後、ＰＭＯＳ領域にレジスト４を形成
し（図１−１）、ＮＭＯＳ領域へリン等のＮ型不純物６
を注入した後、該レジスト４をマスクとして使用して、
該窒化膜１０をエッチングし、該窒化膜１０をＰＭＯＳ
領域のみに残す（図１−２）。
面チャネル型ＣＭＯＳ１００のポリメタルゲート電極８
の製造方法を説明する。即ち、図１−１に示す様に、シ
リコン基板１上にゲート酸化膜２およびポリシリコン３
を形成した後、膜厚１．５ｎｍ〜５０ｎｍの窒化膜１０
を形成する。その後、ＰＭＯＳ領域にレジスト４を形成
し（図１−１）、ＮＭＯＳ領域へリン等のＮ型不純物６
を注入した後、該レジスト４をマスクとして使用して、
該窒化膜１０をエッチングし、該窒化膜１０をＰＭＯＳ
領域のみに残す（図１−２）。
【００１８】次に、前記レジスト４を除去した後、該窒
化膜１０をマスクにしてＮＭＯＳ領域のみに膜厚１０ｎ
ｍ〜１００ｎｍの酸化膜１３を熱酸化により形成する
（図１−３）。この時、該熱酸化によりＮＭＯＳの不純
物６をポリシリコン３に均一に分布させる。
化膜１０をマスクにしてＮＭＯＳ領域のみに膜厚１０ｎ
ｍ〜１００ｎｍの酸化膜１３を熱酸化により形成する
（図１−３）。この時、該熱酸化によりＮＭＯＳの不純
物６をポリシリコン３に均一に分布させる。
【００１９】次いで、前記熱酸化膜１３をマスクにして
ＰＭＯＳ領域へボロン等のＰ型不純物６’をイオン注入
する（図１−４）。この時、前記窒化膜１０からポリシ
リコン３内へ窒素が導入される。前記窒化膜１０と熱酸
化膜１３を除去した後、メタル／バリアメタル層１４を
形成する（図１−５）。
ＰＭＯＳ領域へボロン等のＰ型不純物６’をイオン注入
する（図１−４）。この時、前記窒化膜１０からポリシ
リコン３内へ窒素が導入される。前記窒化膜１０と熱酸
化膜１３を除去した後、メタル／バリアメタル層１４を
形成する（図１−５）。
【００２０】最後にゲート電極形状８およびソース・ド
レイン領域９を形成してＣＭＯＳ半導体装置１００が完
成する（図１−６）。本発明に係る上記具体例に於いて
は、表面チャネル型ＣＭＯＳのポリメタルゲート電極の
形成において、ポリシリコンへの不純物導入に際し、窒
化膜を前記ポリシリコン上に堆積した後、レジストを用
いてＮＭＯＳ領域への注入とＮＭＯＳ領域の前記窒化膜
の除去を行い、次に前記窒化膜を用いてＮＭＯＳ領域の
みに熱酸化により酸化膜を形成し、前記熱酸化膜をマス
クにしてＰＭＯＳ領域のみへイオン注入を行い、前記窒
化膜および熱酸化膜を除去した後、ポリメタル／バリア
メタルを堆積し、ゲート電極の形状を形成することによ
り、レジストを用いた工程を削減すると同時にＮＭＯＳ
とＰＭＯＳの両電極の空乏化を抑えるものであり、ま
た、ＰＭＯＳ領域へのイオン注入の際、前記窒化膜から
ポリシリコン内へ窒素を導入してボロン突き抜けを抑制
するものである。
レイン領域９を形成してＣＭＯＳ半導体装置１００が完
成する（図１−６）。本発明に係る上記具体例に於いて
は、表面チャネル型ＣＭＯＳのポリメタルゲート電極の
形成において、ポリシリコンへの不純物導入に際し、窒
化膜を前記ポリシリコン上に堆積した後、レジストを用
いてＮＭＯＳ領域への注入とＮＭＯＳ領域の前記窒化膜
の除去を行い、次に前記窒化膜を用いてＮＭＯＳ領域の
みに熱酸化により酸化膜を形成し、前記熱酸化膜をマス
クにしてＰＭＯＳ領域のみへイオン注入を行い、前記窒
化膜および熱酸化膜を除去した後、ポリメタル／バリア
メタルを堆積し、ゲート電極の形状を形成することによ
り、レジストを用いた工程を削減すると同時にＮＭＯＳ
とＰＭＯＳの両電極の空乏化を抑えるものであり、ま
た、ＰＭＯＳ領域へのイオン注入の際、前記窒化膜から
ポリシリコン内へ窒素を導入してボロン突き抜けを抑制
するものである。
【００２１】又、本具体例に於いては、ＮＭＯＳ領域の
於ける当該ポリシリコン層は、Ｎ型不純物の拡散に対し
て、その厚みが薄くなる様に構成されているので、ＰＭ
ＯＳ領域へのイオン注入に於けるボロンの拡散速度に対
抗する事が可能であるので、空乏層の発生を抑制する事
が可能となる。即ち、本具体例に於いては、ＮＭＯＳの
ゲート電極の空乏化を充分抑えることができ、ＰＭＯＳ
のボロンは拡散係数が大きいことに対し、ＮＭＯＳのリ
ンやヒ素は拡散係数が小さいと言う効果がある。
於ける当該ポリシリコン層は、Ｎ型不純物の拡散に対し
て、その厚みが薄くなる様に構成されているので、ＰＭ
ＯＳ領域へのイオン注入に於けるボロンの拡散速度に対
抗する事が可能であるので、空乏層の発生を抑制する事
が可能となる。即ち、本具体例に於いては、ＮＭＯＳの
ゲート電極の空乏化を充分抑えることができ、ＰＭＯＳ
のボロンは拡散係数が大きいことに対し、ＮＭＯＳのリ
ンやヒ素は拡散係数が小さいと言う効果がある。
【００２２】更に、本具体例では、ＮＭＯＳのポリシリ
コンの膜厚が薄いため、リンをポリシリコン内に充分拡
散できると言う効果がある。一方、本具体例に於いて
は、自己整合でゲート電極への不純物導入ができる。Ｎ
ＭＯＳ領域上に形成したレジストを、ＮＭＯＳ領域へリ
ンを注入するためと、ＰＭＯＳ領域へボロンを注入する
時に用いる熱酸化膜マスクを形成するための窒化膜のエ
ッチングマスクに使うため、レジストを用いた工程が１
回減る。
コンの膜厚が薄いため、リンをポリシリコン内に充分拡
散できると言う効果がある。一方、本具体例に於いて
は、自己整合でゲート電極への不純物導入ができる。Ｎ
ＭＯＳ領域上に形成したレジストを、ＮＭＯＳ領域へリ
ンを注入するためと、ＰＭＯＳ領域へボロンを注入する
時に用いる熱酸化膜マスクを形成するための窒化膜のエ
ッチングマスクに使うため、レジストを用いた工程が１
回減る。
【００２３】更に、本具体例に於いては、ＮＭＯＳのゲ
ート電極の空乏化を充分抑えることができる。ＰＭＯＳ
領域へボロンを注入する時に用いる酸化膜マスクの形成
を熱酸化により行うため、予めポリシリコンへ注入して
あったリンを均一に分布させることができる。更に酸化
によりポリシリコンの膜厚が減り、リンをポリシリコン
内に充分拡散できる。リンは酸化の際酸化膜から吐き出
され、酸化膜中に取り込まれてリン濃度が減ることはな
い。
ート電極の空乏化を充分抑えることができる。ＰＭＯＳ
領域へボロンを注入する時に用いる酸化膜マスクの形成
を熱酸化により行うため、予めポリシリコンへ注入して
あったリンを均一に分布させることができる。更に酸化
によりポリシリコンの膜厚が減り、リンをポリシリコン
内に充分拡散できる。リンは酸化の際酸化膜から吐き出
され、酸化膜中に取り込まれてリン濃度が減ることはな
い。
【００２４】又、本具体例に於いては、ゲート電極から
シリコン基板へのボロンの突き抜けを抑制できる。ボロ
ンの注入時、窒化膜を介してポリシリコンへの注入を行
うため、窒化膜から窒素がポリシリコンへ導入され、ボ
ロンの突き抜けが抑制できる。次に、本発明に係る当該
半導体装置の第２の具体例に付いて図２を参照しながら
詳細に説明する。
シリコン基板へのボロンの突き抜けを抑制できる。ボロ
ンの注入時、窒化膜を介してポリシリコンへの注入を行
うため、窒化膜から窒素がポリシリコンへ導入され、ボ
ロンの突き抜けが抑制できる。次に、本発明に係る当該
半導体装置の第２の具体例に付いて図２を参照しながら
詳細に説明する。
【００２５】即ち、図２には、本具体例による表面チャ
ネル型ＣＭＯＳ１００に於て、電極として、ポリサイド
ゲート電極構造を使用した例についてその製造方法を示
す。つまり、図２−１に示す様に、シリコン基板１上に
ゲート酸化膜２およびポリシリコン３を形成した後、膜
厚１．５ｎｍ〜５０ｎｍの窒化膜を形成する。その後、
ＰＭＯＳ領域にレジスト４を形成し（図２−１）、ＮＭ
ＯＳ領域へリン等のＮ型不純物６を注入した後、該レジ
スト４をマスクとして使用して、該窒化膜１０をエッチ
ングし、該窒化膜１０をＰＭＯＳ領域のみに残す（図２
−２）。
ネル型ＣＭＯＳ１００に於て、電極として、ポリサイド
ゲート電極構造を使用した例についてその製造方法を示
す。つまり、図２−１に示す様に、シリコン基板１上に
ゲート酸化膜２およびポリシリコン３を形成した後、膜
厚１．５ｎｍ〜５０ｎｍの窒化膜を形成する。その後、
ＰＭＯＳ領域にレジスト４を形成し（図２−１）、ＮＭ
ＯＳ領域へリン等のＮ型不純物６を注入した後、該レジ
スト４をマスクとして使用して、該窒化膜１０をエッチ
ングし、該窒化膜１０をＰＭＯＳ領域のみに残す（図２
−２）。
【００２６】次に、前記レジスト４を除去した後、該窒
化膜１０をマスクにしてＮＭＯＳ領域のみに膜厚１０ｎ
ｍ〜１００ｎｍの酸化膜１３を熱酸化により形成する
（図２−３）。この時、該熱酸化によりＮＭＯＳの不純
物８’をポリシリコン３に均一に分布させる。
化膜１０をマスクにしてＮＭＯＳ領域のみに膜厚１０ｎ
ｍ〜１００ｎｍの酸化膜１３を熱酸化により形成する
（図２−３）。この時、該熱酸化によりＮＭＯＳの不純
物８’をポリシリコン３に均一に分布させる。
【００２７】次いで、前記熱酸化膜１３をマスクにして
ＰＭＯＳ領域へボロン等のＰ型不純物８”をイオン注入
する（図２−４）。この時、前記窒化膜１０からポリシ
リコン３内へ窒素が導入される。前記窒化膜１０と熱酸
化膜１３を除去した後、シリサイド層１５を形成する
（図２−５）。
ＰＭＯＳ領域へボロン等のＰ型不純物８”をイオン注入
する（図２−４）。この時、前記窒化膜１０からポリシ
リコン３内へ窒素が導入される。前記窒化膜１０と熱酸
化膜１３を除去した後、シリサイド層１５を形成する
（図２−５）。
【００２８】ＰＭＯＳ領域にレジスト４を形成し（２―
１）、ＮＭＯＳ領域へリン等のＮ型不純物８”を注入
し、続けて該レジスト４をマスクに該窒化膜をエッチン
グしＰＭＯＳ領域のみに残す（２―２）。次に、前記レ
ジスト４を除去した後該窒化膜をマスクにしてＮＭＯＳ
領域のみに膜厚１０ｎｍ〜１００ｎｍの酸化膜を熱酸化
により形成する（２―３）。この時、該熱酸化によりＮ
ＭＯＳの不純物をポリシリコン３に均一に分布させる。
前記酸化膜をマスクにしてＰＭＯＳ領域へボロン等のＰ
型不純物をイオン注入する（２―４）。この時、前記窒
化膜からポリシリコン内へ窒素が導入される。前記熱酸
化膜を除去した後シリサイド１５を形成する（２―
５）。
１）、ＮＭＯＳ領域へリン等のＮ型不純物８”を注入
し、続けて該レジスト４をマスクに該窒化膜をエッチン
グしＰＭＯＳ領域のみに残す（２―２）。次に、前記レ
ジスト４を除去した後該窒化膜をマスクにしてＮＭＯＳ
領域のみに膜厚１０ｎｍ〜１００ｎｍの酸化膜を熱酸化
により形成する（２―３）。この時、該熱酸化によりＮ
ＭＯＳの不純物をポリシリコン３に均一に分布させる。
前記酸化膜をマスクにしてＰＭＯＳ領域へボロン等のＰ
型不純物をイオン注入する（２―４）。この時、前記窒
化膜からポリシリコン内へ窒素が導入される。前記熱酸
化膜を除去した後シリサイド１５を形成する（２―
５）。
【００２９】最後にゲート電極形状８およびソース・ド
レイン領域９を形成してＣＭＯＳ半導体装置１００が完
成する（図２−６）。本具体例に於ける当該シリサイド
は、例えばタングステンシリサイドで有ることが望まし
い。本具体例に於いては、表面チャネル型ＣＭＯＳのポ
リサイドゲート電極の形成において、ポリシリコンへの
不純物導入に際し、窒化膜を前記ポリシリコン上に堆積
した後、レジストを用いてＮＭＯＳ領域への注入とＮＭ
ＯＳ領域の前記窒化膜の除去を行い、次に前記窒化膜を
用いてＮＭＯＳ領域のみに熱酸化により酸化膜を形成
し、前記熱酸化膜をマスクにしてＰＭＯＳ領域のみへの
イオン注入を行い、前記熱酸化膜を除去した後、ポリサ
イドを堆積し、ゲート電極の形状を形成することによ
り、レジストを用いた工程を削減すると同時にＮＭＯＳ
とＰＭＯＳの両電極の空乏化およびＮＭＯＳとＰＭＯＳ
の両電極間の不純物相互拡散を抑えるものであり、ま
た、ＰＭＯＳ領域へのイオン注入の際、前記窒化膜から
ポリシリコン内へ窒素を導入してボロン突き抜けを抑制
するものである。
レイン領域９を形成してＣＭＯＳ半導体装置１００が完
成する（図２−６）。本具体例に於ける当該シリサイド
は、例えばタングステンシリサイドで有ることが望まし
い。本具体例に於いては、表面チャネル型ＣＭＯＳのポ
リサイドゲート電極の形成において、ポリシリコンへの
不純物導入に際し、窒化膜を前記ポリシリコン上に堆積
した後、レジストを用いてＮＭＯＳ領域への注入とＮＭ
ＯＳ領域の前記窒化膜の除去を行い、次に前記窒化膜を
用いてＮＭＯＳ領域のみに熱酸化により酸化膜を形成
し、前記熱酸化膜をマスクにしてＰＭＯＳ領域のみへの
イオン注入を行い、前記熱酸化膜を除去した後、ポリサ
イドを堆積し、ゲート電極の形状を形成することによ
り、レジストを用いた工程を削減すると同時にＮＭＯＳ
とＰＭＯＳの両電極の空乏化およびＮＭＯＳとＰＭＯＳ
の両電極間の不純物相互拡散を抑えるものであり、ま
た、ＰＭＯＳ領域へのイオン注入の際、前記窒化膜から
ポリシリコン内へ窒素を導入してボロン突き抜けを抑制
するものである。
【００３０】更に、本具体例に於いては、レジストを用
いた工程が１回減り、自己整合でゲート電極への不純物
導入ができる。つまり、係る構成は、ＮＭＯＳ領域上に
形成したレジストを、ＮＭＯＳ領域へリンを注入するた
めと、ＰＭＯＳ領域へボロンを注入する時に用いる熱酸
化膜マスクを形成するための窒化膜のエッチングマスク
に使う事により実行しえる。
いた工程が１回減り、自己整合でゲート電極への不純物
導入ができる。つまり、係る構成は、ＮＭＯＳ領域上に
形成したレジストを、ＮＭＯＳ領域へリンを注入するた
めと、ＰＭＯＳ領域へボロンを注入する時に用いる熱酸
化膜マスクを形成するための窒化膜のエッチングマスク
に使う事により実行しえる。
【００３１】又、本具体例に於いては、ＮＭＯＳのゲー
ト電極の空乏化を充分抑えることができる。同時に、本
具体例に於いては、ＰＭＯＳ領域へボロンを注入する時
に用いる酸化膜マスクの形成を熱酸化により行うため、
予めポリシリコンへ注入してあったリンを均一に分布さ
せることができる。更に酸化によりポリシリコンの膜厚
が減り、リンをポリシリコン内に充分拡散できる。リン
は酸化の際酸化膜から吐き出され、酸化膜中に取り込ま
れてリン濃度が減ることはない。
ト電極の空乏化を充分抑えることができる。同時に、本
具体例に於いては、ＰＭＯＳ領域へボロンを注入する時
に用いる酸化膜マスクの形成を熱酸化により行うため、
予めポリシリコンへ注入してあったリンを均一に分布さ
せることができる。更に酸化によりポリシリコンの膜厚
が減り、リンをポリシリコン内に充分拡散できる。リン
は酸化の際酸化膜から吐き出され、酸化膜中に取り込ま
れてリン濃度が減ることはない。
【００３２】ゲート電極からシリコン基板へのボロンの
突き抜けを抑制できる。ボロンの注入時、窒化膜を介し
てポリシリコンへの注入を行うため、窒化膜から窒素が
ポリシリコンへ導入され、ボロンの突き抜けが抑制でき
る。次に、本具体例に於いては、ポリサイドゲート電極
を用いた場合、ＮＭＯＳとＰＭＯＳの両電極における不
純物の相互拡散を抑えることができる。ＰＭＯＳのタン
グステンポリサイドとポリシリコンの間に、拡散防止膜
である窒化膜があることによる。相互拡散は、拡散係数
の大きなボロンを用いたＰＭＯＳのみに用いれば充分な
効果がある。また、窒化膜は注入にさらされ、電流を流
しやすくしてあるため、良好な電気特性を維持できる。
突き抜けを抑制できる。ボロンの注入時、窒化膜を介し
てポリシリコンへの注入を行うため、窒化膜から窒素が
ポリシリコンへ導入され、ボロンの突き抜けが抑制でき
る。次に、本具体例に於いては、ポリサイドゲート電極
を用いた場合、ＮＭＯＳとＰＭＯＳの両電極における不
純物の相互拡散を抑えることができる。ＰＭＯＳのタン
グステンポリサイドとポリシリコンの間に、拡散防止膜
である窒化膜があることによる。相互拡散は、拡散係数
の大きなボロンを用いたＰＭＯＳのみに用いれば充分な
効果がある。また、窒化膜は注入にさらされ、電流を流
しやすくしてあるため、良好な電気特性を維持できる。
【００３３】次に、本発明に係る当該半導体装置の第３
の具体例に付いて図３を参照しながら詳細に説明する。
即ち、図３には、本具体例による表面チャネル型ＣＭＯ
Ｓ１００に於て、電極として、ポリメタルゲート電極構
造を使用した例についてその製造方法を示す。つまり、
図３−１に示す様に、シリコン基板１上にゲート酸化膜
２およびポリシリコン３を形成した後、全面にボロン等
のＰ型不純物６’を注入する（図３−１）。
の具体例に付いて図３を参照しながら詳細に説明する。
即ち、図３には、本具体例による表面チャネル型ＣＭＯ
Ｓ１００に於て、電極として、ポリメタルゲート電極構
造を使用した例についてその製造方法を示す。つまり、
図３−１に示す様に、シリコン基板１上にゲート酸化膜
２およびポリシリコン３を形成した後、全面にボロン等
のＰ型不純物６’を注入する（図３−１）。
【００３４】次にＰＭＯＳ領域にレジスト４を形成し、
ＮＭＯＳ領域の該ポリシリコンのボロン高濃度層をエッ
チングする（図３−２）。続けてＮＭＯＳ領域へリン８
を注入した後、レジスト４を除去し、前記した具体例と
同様のメタル／バリアメタル層を形成する（図３−
３）。最後に、ゲート電極形状８およびソース・ドレイ
ン領域９を形成する（図３−５）。
ＮＭＯＳ領域の該ポリシリコンのボロン高濃度層をエッ
チングする（図３−２）。続けてＮＭＯＳ領域へリン８
を注入した後、レジスト４を除去し、前記した具体例と
同様のメタル／バリアメタル層を形成する（図３−
３）。最後に、ゲート電極形状８およびソース・ドレイ
ン領域９を形成する（図３−５）。
【００３５】本具体例に於ける当該半導体装置１００に
於いては、表面チャネル型ＣＭＯＳのポリメタルゲート
電極の形成において、ポリシリコン３の全面へボロン
８”を注入した後、ＰＭＯＳ領域にレジストマスク４を
形成し、ＮＭＯＳ領域のポリシリコン３をエッチングし
てボロン６’の高濃度層を除去した後、リンをイオン注
入することにより、レジスト４を用いた工程を削減する
と同時にＮＭＯＳとＰＭＯＳの両電極の空乏化を抑える
ものである。
於いては、表面チャネル型ＣＭＯＳのポリメタルゲート
電極の形成において、ポリシリコン３の全面へボロン
８”を注入した後、ＰＭＯＳ領域にレジストマスク４を
形成し、ＮＭＯＳ領域のポリシリコン３をエッチングし
てボロン６’の高濃度層を除去した後、リンをイオン注
入することにより、レジスト４を用いた工程を削減する
と同時にＮＭＯＳとＰＭＯＳの両電極の空乏化を抑える
ものである。
【００３６】従って、本具体例に於いては、レジスト４
を用いた工程が１回減り、自己整合でゲート電極への不
純物導入ができる。全面にボロンを注入した後、ＰＭＯ
Ｓ領域にレジストを形成する。ＮＭＯＳ領域のボロンを
含むポリシリコン層３を除去した後、続けてリン６を注
入するため。本具体例に於いては、ポリシリコンをエッ
チングして膜厚を薄くした後、リンの注入を行うため、
ＮＭＯＳのゲート電極の空乏化を充分抑えることができ
る。
を用いた工程が１回減り、自己整合でゲート電極への不
純物導入ができる。全面にボロンを注入した後、ＰＭＯ
Ｓ領域にレジストを形成する。ＮＭＯＳ領域のボロンを
含むポリシリコン層３を除去した後、続けてリン６を注
入するため。本具体例に於いては、ポリシリコンをエッ
チングして膜厚を薄くした後、リンの注入を行うため、
ＮＭＯＳのゲート電極の空乏化を充分抑えることができ
る。
【００３７】次に、本発明に係る当該半導体装置の第４
の具体例に付いて図４を参照しながら詳細に説明する。
即ち、図４には、本具体例による表面チャネル型ＣＭＯ
Ｓ１００に於て、電極として、ポリメタルゲート電極構
造を使用した例についてその製造方法を示す。本具体例
に於て得られる半導体装置１００は前記した様に、図４
─６に示す様に、ＰＭＯＳのポリシリコン３中の極性が
ゲート酸化膜に近い位置からＰ型、Ｎ型の順で構成する
ことを特徴とするものである。
の具体例に付いて図４を参照しながら詳細に説明する。
即ち、図４には、本具体例による表面チャネル型ＣＭＯ
Ｓ１００に於て、電極として、ポリメタルゲート電極構
造を使用した例についてその製造方法を示す。本具体例
に於て得られる半導体装置１００は前記した様に、図４
─６に示す様に、ＰＭＯＳのポリシリコン３中の極性が
ゲート酸化膜に近い位置からＰ型、Ｎ型の順で構成する
ことを特徴とするものである。
【００３８】即ち、本具体例に於ける半導体装置１００
のＰＭＯＳ領域に於いては、基板電位は負に帯電されて
いるので、電流の流れは、Ｎ層からＰ層の方法が順方向
となるので、係る構成の電極が使用しえるのである。本
具体例に於いては、図４−１に示す様に、シリコン基板
１上にゲート酸化膜２およびポリシリコン３を形成した
後、全面にリン等のＮ型不純物８’を注入する。
のＰＭＯＳ領域に於いては、基板電位は負に帯電されて
いるので、電流の流れは、Ｎ層からＰ層の方法が順方向
となるので、係る構成の電極が使用しえるのである。本
具体例に於いては、図４−１に示す様に、シリコン基板
１上にゲート酸化膜２およびポリシリコン３を形成した
後、全面にリン等のＮ型不純物８’を注入する。
【００３９】その後、ＮＭＯＳ領域にレジスト４を形成
し（図４−２）、引続きＰＭＯＳ領域にボロン等のＰ型
不純物８”をイオン注入する（図４−３）。次に、熱処
理を行うことによりゲート酸化膜２に近いポリシリコン
３内にボロン８”を高濃度に分布させる（図４−４）。
最後に、前記した具体例と同様のメタル／バリアメタル
層１４を形成した後（図４−５）、ゲート電極形８状お
よびソース・ドレイン領域９を形成する（図４−６）。
し（図４−２）、引続きＰＭＯＳ領域にボロン等のＰ型
不純物８”をイオン注入する（図４−３）。次に、熱処
理を行うことによりゲート酸化膜２に近いポリシリコン
３内にボロン８”を高濃度に分布させる（図４−４）。
最後に、前記した具体例と同様のメタル／バリアメタル
層１４を形成した後（図４−５）、ゲート電極形８状お
よびソース・ドレイン領域９を形成する（図４−６）。
【００４０】本具体例に於いては、表面チャネル型ＣＭ
ＯＳのポリメタルゲート電極において、ＰＭＯＳのポリ
シリコン中の不純物極性をゲート酸化膜に近い位置から
Ｐ型、Ｎ型の順で構成することにより、レジストを用い
た工程を削減すると同時にＮＭＯＳとＰＭＯＳの両電極
の空乏化を抑えるものである。つまり、本具体例に於い
ては、ＮＭＯＳとＰＭＯＳの両ゲート電極にリンが含ま
れていても電気特性に影響を与えない。そのため、ゲー
ト電極への不純物の導入方法が容易になる。本構造は、
ＰＭＯＳのゲート電極中にＰＮ接合ができるが、順方向
に電圧を印加するため問題ない。
ＯＳのポリメタルゲート電極において、ＰＭＯＳのポリ
シリコン中の不純物極性をゲート酸化膜に近い位置から
Ｐ型、Ｎ型の順で構成することにより、レジストを用い
た工程を削減すると同時にＮＭＯＳとＰＭＯＳの両電極
の空乏化を抑えるものである。つまり、本具体例に於い
ては、ＮＭＯＳとＰＭＯＳの両ゲート電極にリンが含ま
れていても電気特性に影響を与えない。そのため、ゲー
ト電極への不純物の導入方法が容易になる。本構造は、
ＰＭＯＳのゲート電極中にＰＮ接合ができるが、順方向
に電圧を印加するため問題ない。
【００４１】次に、本発明に係る当該半導体装置の第５
の具体例に付いて図５を参照しながら詳細に説明する。
即ち、図５には、本具体例による表面チャネル型ＣＭＯ
Ｓ１００に於て、電極として、ポリメタルゲート電極構
造を使用した例についてその製造方法を示す。即ち、本
具体例に於て、図５−１に示す様に、シリコン基板１上
にゲート酸化膜２およびポリシリコン３を形成した後、
全面にリン等のＮ型不純物８’を注入する。
の具体例に付いて図５を参照しながら詳細に説明する。
即ち、図５には、本具体例による表面チャネル型ＣＭＯ
Ｓ１００に於て、電極として、ポリメタルゲート電極構
造を使用した例についてその製造方法を示す。即ち、本
具体例に於て、図５−１に示す様に、シリコン基板１上
にゲート酸化膜２およびポリシリコン３を形成した後、
全面にリン等のＮ型不純物８’を注入する。
【００４２】その後、ＮＭＯＳ領域にレジスト４を形成
し（図５−２）、引続きＰＭＯＳ領域にボロン等のＰ型
不純物８”をイオン注入する（図５−３）。次に、熱処
理を行うことによりゲート酸化膜２に近いポリシリコン
３内にボロン８”を高濃度に分布させる（図５−４）。
その後、ＰＭＯＳ領域におけるポリシリコン３表面のＮ
型不純物層が除去されるまでポリシリコン３全面をエッ
チングした後、前記した具体例と同様のメタル／バリア
メタル層１４を形成した後（図５−５）、ゲート電極形
８状およびソース・ドレイン領域９を形成する（図５−
６）。
し（図５−２）、引続きＰＭＯＳ領域にボロン等のＰ型
不純物８”をイオン注入する（図５−３）。次に、熱処
理を行うことによりゲート酸化膜２に近いポリシリコン
３内にボロン８”を高濃度に分布させる（図５−４）。
その後、ＰＭＯＳ領域におけるポリシリコン３表面のＮ
型不純物層が除去されるまでポリシリコン３全面をエッ
チングした後、前記した具体例と同様のメタル／バリア
メタル層１４を形成した後（図５−５）、ゲート電極形
８状およびソース・ドレイン領域９を形成する（図５−
６）。
【００４３】つまり、本具体例に於いては、表面チャネ
ル型ＣＭＯＳのポリメタルゲート電極において、ポリシ
リコン３の全面へリンを注入した後、ＮＭＯＳ領域にレ
ジストマスク４を形成し、ＰＭＯＳ領域にボロンを注入
し、熱処理により、ゲート酸化膜に近いポリシリコン３
内にボロンを分布させた後、ＰＭＯＳ領域のポリシリコ
ン内のリンが高濃度に分布する領域を除去することによ
り、レジストを用いた工程を削減すると同時にＮＭＯＳ
とＰＭＯＳの両電極の空乏化を抑えるものである。
ル型ＣＭＯＳのポリメタルゲート電極において、ポリシ
リコン３の全面へリンを注入した後、ＮＭＯＳ領域にレ
ジストマスク４を形成し、ＰＭＯＳ領域にボロンを注入
し、熱処理により、ゲート酸化膜に近いポリシリコン３
内にボロンを分布させた後、ＰＭＯＳ領域のポリシリコ
ン内のリンが高濃度に分布する領域を除去することによ
り、レジストを用いた工程を削減すると同時にＮＭＯＳ
とＰＭＯＳの両電極の空乏化を抑えるものである。
【００４４】本具体例に於ける第１の効果は、レジス４
を用いた工程が１回減り、自己整合でゲート電極への不
純物導入ができる。更に全面にリンを注入した後、レジ
ストを用いてＰＭＯＳ領域にボロンを注入する。次に、
熱処理を行うことによりゲート酸化膜に近いポリシリコ
ン内にボロンを高濃度に分布させる。
を用いた工程が１回減り、自己整合でゲート電極への不
純物導入ができる。更に全面にリンを注入した後、レジ
ストを用いてＰＭＯＳ領域にボロンを注入する。次に、
熱処理を行うことによりゲート酸化膜に近いポリシリコ
ン内にボロンを高濃度に分布させる。
【００４５】第２の効果は、ＮＭＯＳのゲート電極の空
乏化を充分抑えることができ、更には、熱処理を行う
際、ＮＭＯＳ領域のリン分布を均一化できる。上記した
各具体例に於て、ゲート電極の構造は、メタル／バリア
メタルを用いるが、メタルはシリサイドでも良く、また
バリアメタルは薄い絶縁膜等のバリア層でも良い。
乏化を充分抑えることができ、更には、熱処理を行う
際、ＮＭＯＳ領域のリン分布を均一化できる。上記した
各具体例に於て、ゲート電極の構造は、メタル／バリア
メタルを用いるが、メタルはシリサイドでも良く、また
バリアメタルは薄い絶縁膜等のバリア層でも良い。
【００４６】更に、本具体例に於て、ＮＭＯＳ領域への
リン注入と窒化膜の除去の順番は、どちらが先でも良
い。次に、本発明に係る当該半導体装置の第６の具体例
に付いて図６を参照しながら詳細に説明する。即ち、図
６は、本発明に係る当該半導体装置１００を使用して、
他の回路に接続する為のパッド、或いはスルーホールを
介したコンタクトを設けた半導体装置の構成例を示した
ものである。
リン注入と窒化膜の除去の順番は、どちらが先でも良
い。次に、本発明に係る当該半導体装置の第６の具体例
に付いて図６を参照しながら詳細に説明する。即ち、図
６は、本発明に係る当該半導体装置１００を使用して、
他の回路に接続する為のパッド、或いはスルーホールを
介したコンタクトを設けた半導体装置の構成例を示した
ものである。
【００４７】つまり、ＮＭＯＳおよびＰＭＯＳの拡散領
域９で構成されるコンタクト部２０にリン等のＮ型不純
物を含むポリシリコンパッド２１を用いるものである。
ＮＭＯＳ領域のコンタクトはＮ型不純物のみで形成され
る。一方、ＰＭＯＳ領域はＰＮ接合ができるが、順方向
に電圧を印加するため問題ない。本構造を用いることに
よりシリコン基板全面にリンを含むポリシリコンパッド
を用いることができる。
域９で構成されるコンタクト部２０にリン等のＮ型不純
物を含むポリシリコンパッド２１を用いるものである。
ＮＭＯＳ領域のコンタクトはＮ型不純物のみで形成され
る。一方、ＰＭＯＳ領域はＰＮ接合ができるが、順方向
に電圧を印加するため問題ない。本構造を用いることに
よりシリコン基板全面にリンを含むポリシリコンパッド
を用いることができる。
【００４８】
【発明の効果】以上説明したように、本発明に係る当該
半導体装置の製造方法は、上記した様な技術構成を採用
しているので、特に、ＣＭＯＳから構成される半導体装
置に於て、製造工程を増加させることなく、空乏層の発
生やＰ型不純物のシリコン基板への突き抜け等によりも
たらされる当該半導体装置の電気的特性の劣化を防止す
ることによって、高速化に適合したＣＭＯＳ半導体装置
の製造方法を容易に得る事が可能となった。
半導体装置の製造方法は、上記した様な技術構成を採用
しているので、特に、ＣＭＯＳから構成される半導体装
置に於て、製造工程を増加させることなく、空乏層の発
生やＰ型不純物のシリコン基板への突き抜け等によりも
たらされる当該半導体装置の電気的特性の劣化を防止す
ることによって、高速化に適合したＣＭＯＳ半導体装置
の製造方法を容易に得る事が可能となった。
【図１】図１は、本発明に係る半導体装置の一具体例の
構成とその製造方法の一具体例の手順を説明する図であ
る。
構成とその製造方法の一具体例の手順を説明する図であ
る。
【図２】図２は、本発明に係る半導体装置の他の具体例
の構成とその製造方法の他の具体例の手順を説明する図
である。
の構成とその製造方法の他の具体例の手順を説明する図
である。
【図３】図３は、本発明に係る半導体装置の別の具体例
の構成とその製造方法の別の具体例の手順を説明する図
である。
の構成とその製造方法の別の具体例の手順を説明する図
である。
【図４】図４は、本発明に係る半導体装置の更に他の具
体例の構成とその製造方法の更に他の具体例の手順を説
明する図である。
体例の構成とその製造方法の更に他の具体例の手順を説
明する図である。
【図５】図５は、本発明に係る半導体装置の更に別の具
体例の構成とその製造方法の更に別の具体例の手順を説
明する図である。
体例の構成とその製造方法の更に別の具体例の手順を説
明する図である。
【図６】図６は、本発明に係る半導体装置の応用例を示
す断面図である。
す断面図である。
【図７】図７は、従来の半導体装置の一具体例の構成と
その製造方法の一具体例の手順を説明する図である。
その製造方法の一具体例の手順を説明する図である。
１…基板 ２…ゲート酸化膜 ３…ポリシリコン ４…レジスト ５…素子分離酸化膜 ６…りん ６’…ボロン ７、１４…メタル／バリアメタル膜層、タングステン／
窒化チタン膜層 ８…ゲート電極 ９…ソース・ドレイン領域 １０…シリコン窒化膜 １１…Ｐ型不純物層 １２…Ｎ型不純物層 １３…熱酸化膜 １５…シリサイド膜層、タングステンシリサイド膜層 １７…層間絶縁膜 ２０…コンタクト部 ２１…ポリシリコンパッド
窒化チタン膜層 ８…ゲート電極 ９…ソース・ドレイン領域 １０…シリコン窒化膜 １１…Ｐ型不純物層 １２…Ｎ型不純物層 １３…熱酸化膜 １５…シリサイド膜層、タングステンシリサイド膜層 １７…層間絶縁膜 ２０…コンタクト部 ２１…ポリシリコンパッド
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−92416（ＪＰ，Ａ) 特開 平６−224379（ＪＰ，Ａ) 特開 平９−232445（ＪＰ，Ａ) 特開 平９−246394（ＪＰ，Ａ) 特開 平10−12874（ＪＰ，Ａ) 特開 平10−335480（ＪＰ，Ａ) 特開2000−58668（ＪＰ，Ａ) 特開 平８−37239（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/265 H01L 21/8238 H01L 27/092
Claims (5)
- 【請求項１】 ポリメタルゲート電極を有する表面チャ
ネル型ＣＭＯＳを製造するに際し、所定の基板上にゲー
ト酸化膜およびポリシリコンをこの順に形成する工程、
当該ポリシリコン層の全面にＰ型不純物をイオン注入す
る工程と、ＰＭＯＳ領域にレジストを形成する工程と、
当該レジストをマスクとして使用して、ＮＭＯＳ領域の
該Ｐ型不純物が高濃度に分布する該ポリシリコンの膜厚
方向の途中までをエッチングする工程と、当該ＮＭＯＳ
領域の該ポリシリコンの残部へＮ型不純物を注入する工
程と、当該レジストを除去した後、メタル／バリアメタ
ルを形成する工程と、ゲート電極形状およびソース・ド
レイン領域を形成する工程、とから構成されていること
を特徴とする半導体装置の製造方法。 - 【請求項２】 当該メタル／バリアメタル層に於ける当
該メタル層はタングステン層であり、当該バリアメタル
層は窒化チタン層である事を特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 ポリメタルゲート電極を有する表面チャ
ネル型ＣＭＯＳを製造するに際し、所定の基板上にゲー
ト酸化膜およびポリシリコンをこの順に形成する工程、
当該ポリシリコン層の全面にＮ型不純物をイオン注入す
る工程とＮＭＯＳ領域にレジストを形成しＰＭＯＳ領域
にＰ型不純物をイオン注入する工程と、熱処理を行うこ
とによりゲート酸化膜に近いポリシリコン内にＰ型不純
物を高濃度に分布させる工程と、メタル／バリアメタル
層を形成する工程、及びゲート電極形状およびソース・
ドレイン領域を形成する工程、とから構成されている事
を特徴とする半導体装置の製造方法。 - 【請求項４】 当該メタル／バリアメタル層に於ける当
該メタル層はタングステン層であり、当該バリアメタル
層は窒化チタン層である事を特徴とする請求項３記載の
半導体装置の製造方法。 - 【請求項５】 当該ポリシリコン内にＰ型不純物を高濃
度に分布させる工程に於て、当該工程には、更に、熱処
理を行うことによりゲート酸化膜に近いポリシリコン内
にＰ型不純物を高濃度に分布させた後、ＰＭＯＳ領域の
ポリシリコン内のＮ型不純物が高濃度に分布する領域を
除去する工程が付加されている事を特徴とする請求項３
記載の半導体装置の製造方法。
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|---|---|---|---|
| JP24709498A JP3250526B2 (ja) | 1998-09-01 | 1998-09-01 | 半導体装置及びその製造方法 |
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| JP24709498A JP3250526B2 (ja) | 1998-09-01 | 1998-09-01 | 半導体装置及びその製造方法 |
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| JP24709498A Expired - Fee Related JP3250526B2 (ja) | 1998-09-01 | 1998-09-01 | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN109560046A (zh) * | 2017-09-26 | 2019-04-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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