KR101028800B1 - 듀얼 게이트 불순물 도핑방법 및 이를 이용한 듀얼 게이트 형성방법 - Google Patents

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Abstract

본 발명의 듀얼 게이트 불순물 도핑방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 위의 게이트도전막에 제1 도전형의 불순물이온을 도핑시키되, 게이트도전막의 하부보다 상부에서의 불순물 도핑농도가 더 높은 농도구배로 도핑시키는 단계와, 제2 영역의 게이트도전막을 오픈시키는 마스크를 이용하여 제2 영역의 게이트도전막에 제2 도전형의 불순물이온을 도핑시키는 단계와, 그리고 열처리를 수행하여 제1 도전형 및 제2 도전형의 불순물이온을 확산시키는 단계를 포함한다.
듀얼 게이트, 폴리 디플리션율(PDR), 농도구배. 마스크

Description

듀얼 게이트 불순물 도핑방법 및 이를 이용한 듀얼 게이트 형성방법{Method of doping impurity ions in dual gate and method of fabricating the dual gate using the same}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 듀얼 게이트 불순물 도핑방법 및 이를 이용한 듀얼 게이트 형성방법에 관한 것이다.
최근 반도체소자의 집적도가 증가함에 따라, p형 모스트랜지스터와 n형 모스트랜지스터가 동일한 기판에 배치되는 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 트랜지스터의 응용범위가 점점 확대되고 있다. 일반적인 상보형 모스 트랜지스터에 있어서, p형 모스 트랜지스터는 매몰된 채널구조(buried channel structure)를 갖는 것으로 알려져 있다. 매몰된 채널구조를 갖는 경우, 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 채널길이가 감소됨에 따라 인가되는 전계의 영향을 크게 받아 결국 누설전류특성이 열화된다. 따라서 최근에는 표면 채널구조의 p형 모스 트랜지스터를 구현하기 위해 듀얼 게이트 구조를 채용하고 있다. 듀얼 게이트 구조는, p형 모스 트랜지스터가 형성되는 영역에는 p형 불순물영역, 예컨대 보론(B)을 주입한 p형 게이트가 배치되고, n형 모스 트랜지스터가 형성되는 영역에는 n형 불순물영역, 예컨대 포스포러스(P)를 주입한 n형 게이트가 배치되는 구조를 의미한다.
듀얼 게이트 구조를 형성하는 일반적인 방법을 설명하면, 먼저 반도체기판 위에 게이트절연막을 형성하고, 그 위에 게이트도전막으로서 폴리실리콘막을 형성한다. 폴리실리콘막 형성시 n형 불순물이온을 도핑시킨다. n형 불순물이온의 도핑농도는 최종 도핑농도의 대략 100%가 되도록 한다. 여기서 최종 도핑농도는, n형 모스 트랜지스터의 게이트, 즉 n형 게이트로서 동작하는데 요구되는 충분한 도핑농도를 의미한다. 다음에 p형 모스 트랜지스터 영역을 노출시키는 포토레지스트막패턴을 이용한 이온주입공정을 수행하여, p형 모스 트랜지스터 영역의 폴리실리콘막 내에 p형 불순물이온을 주입한다. 이와 같은 이온주입에 의해, p형 모스 트랜지스터 영역은 n형에서 p형으로 도전형이 전환된다. 그런데 이 경우, 폴리실리콘막 형성시 도핑된 n형 불순물이온의 도핑농도가 너무 높아서, p형 모스 트랜지스터 영역에서의 도전형 전환 효과가 원하는 정도로 이루어지지 않는 경향이 있다. 특히 이와 같은 현상은, n형 불순물이온을 도핑하면서 폴리실리콘막을 형성할 때, 폴리실리콘막 하부에 생길 수 있는 심(seam)의 이동 억제를 위해 폴리실리콘막 하부에 상대적으로 더 높은 농도로 n형 불순물이온을 도핑시키는 경우 더욱 더 심하게 나타난다. 이와 같이 폴리실리콘막 하부의 n형 불순물이온의 도핑농도가 높아짐에 따라 p형 모스 트랜지스터 영역의 폴리실리콘막 하부에서의 도전형 전환 정도가 부족해지고, 이는 p형 모스 트랜지스터 영역의 폴리 디플리션율(PDR; Poly Depletion Rate)의 열화를 유발하여, 마치 게이트 산화막의 두께가 증가하는 것과 동일한 효 과를 나타낸다.
따라서 이와 같은 문제 해결을 위한 방법으로서, 폴리실리콘막 형성시 도핑되는 n형 불순물이온의 도핑농도를 최종 도핑농도의 100%가 아닌, 일정 비율, 예컨대 대략 50%의 농도로 주입시키는 방법이 있다. 다음에 제1 마스크를 이용하여 p형 모스 트랜지스터 영역의 폴리실리콘막을 오픈시킨 후에 p형 불순물이온을 주입시킨다. p형 불순물이온 주입시 폴리실리콘막 내의 n형 불순물이온의 도핑농도는 최종 도핑농도의 대략 50% 정도이므로, n형으로부터 p형으로의 도전형 전환이 충분히 이루어진다. 이에 반해 n형 게이트의 n형 불순물이온의 도핑농도는 n형 게이트로서의 동작에 요구되는 도핑농도보다 낮으며, 따라서 이 경우 추가적인 제2 마스크를 이용하여 n형 모스 트랜지스터 영역의 폴리실리콘막을 오픈시킨 후에 나머지 50%의 농도로 n형 불순물이온을 주입시키는 추가 이온주입을 수행하여야 한다.
도 1은 n형 불순물이온의 추가 이온주입 수행전과 수행후의 농도 비교를 나타내 보인 그래프이다. 도 1에서 참조부호 "110"으로 나타낸 선은 추가 이온주입을 수행하지 않은 경우를 나타내고, 참조부호 "120"으로 나타낸 선은 추가 이온주입을 수행한 경우를 나타낸 선이다. 도시된 바와 같이, 폴리실리콘 형성시 50%의 농도로 n형 불순물이온인 포스포러스(P)를 주입한 후 열처리를 수행하여 확산시킨 경우, 포스포러스(P)의 농도가 점선(A)으로 나타낸 적정농도, 즉 n형 폴리게이트로서 정상적으로 동작할 수 있는 농도보다 낮게 나타난다(110 참조). 따라서 추가 이온주입을 수행하여야 하는데, 추가 이온주입을 수행한 경우, 즉 n형 모스 트랜지스터 영역의 폴리실리콘막만을 선택적으로 오픈시켜 추가 n형 불순물이온, 예컨대 포스 포러스(P)를 나머지 50%의 농도로 추가 이온주입시킨 경우, 포스포러스(P)의 농도가 점선(A)으로 나타낸 적정농도보다 높게 나타나고 있다(120 참조).
이와 같은 방법에 따르면, p형 모스 트랜지스터 영역의 폴리실리콘막에서의 n형으로부터 p형으로의 도전형 전환이 충분히 이루어질 수 있으며, 이에 따라 p형 모스 트랜지스터 영역에서의 폴리 디플리션율(PDR) 열화가 억제된다. 또한 추가 이온주입을 통해서 n형 모스 트랜지스터 영역의 폴리실리콘막에서의 n형 불순물이온의 도핑농도도 충분한 레벨로 유지시킬 수 있다. 그러나 공정적으로는 p형 모스 트랜지스터 영역의 폴리실리콘막을 오픈시키기 위한 제1 마스크 외에도, 추가 이온주입을 위해 n형 모스 트랜지스터의 폴리실리콘막을 오픈시키기 위한 제2 마스크가 추가적으로 요구되는 단점이 있으며, 이는 결과적으로 전체 제품단가를 증대시키는 작용을 한다.
본 발명이 해결하고자 하는 과제는, 추가로 요구되는 마스크 없이 n형 및 p형 모스 트랜지스터 영역에서의 폴리 디플리션율(PDR)의 열화를 방지할 수 있는 듀얼 게이트 불순물 도핑방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 위와 같은 불순물 도핑방법을 이용하여 듀얼 게이트를 형성하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 듀얼 게이트 불순물 도핑방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 위의 게이트도전막에 제1 도전형의 불순물이온을 도핑시키되, 게이트도전막의 하부보다 상부에서의 불순물 도핑농도가 더 높은 농도구배로 도핑시키는 단계와, 제2 영역의 게이트도전막을 오픈시키는 마스크를 이용하여 제2 영역의 게이트도전막에 제2 도전형의 불순물이온을 도핑시키는 단계와, 그리고 열처리를 수행하여 제1 도전형 및 제2 도전형의 불순물이온을 확산시키는 단계를 포함한다.
일 예에서, 제1 도전형의 불순물이온을 도핑시킨 후에 상기 게이트도전막 위에 불순물이 도핑되지 않은 폴리실리콘막을 형성하는 단계를 더 포함할 수 있다.
일 예에서, 제1 도전형의 불순물이온은 최종 도핑 농도의 100%의 농도로 도핑시킨다.
일 예에서, 게이트도전막 하부에서의 제1 도전형의 불순물이온의 도핑농도는 최종 도핑 농도의 20% 내지 60%가 되도록 하고, 게이트도전막 상부에서의 제1 도전형의 불순물이온의 도핑농도는 최종 도핑 농도의 140% 내지 180%가 되도록 한다.
일 예에서, 게이트도전막의 하부는 게이트도전막 전체 두께의 60% 내지 95%이고, 게이트도전막의 상부는 게이트도전막 전체 두께의 5% 내지 40%이다.
일 예에서, 제1 영역은 n형 모스 트랜지스터 영역이고, 제2 영역은 p형 모스 트랜지스터 영역일 수 있다. 이 경우 제1 도전형의 불순물이온은 n형 불순물이온이고, 제2 도전형의 불순물이온은 p형 불순물이온이다.
일 예에서, 게이트도전막에 제1 도전형의 불순물이온을 도핑시키는 단계는, 게이트도전막 적층시 제1 도전형의 불순물이온 소스가스를 공급하여 수행할 수 있다. 이 경우 게이트도전막의 하부보다 상부에서의 불순물 도핑농도가 더 높은 농도구배로 도핑시키는 단계는, 제1 도전형의 불순물이온 소스가스의 공급량을 다르게 조절하여 수행한다.
일 예에서, 게이트도전막의 하부에서의 불순물 도핑농도는 1×1020 내지 5×1020 원자/㎤이고, 게이트도전막의 상부에서의 불순물 도핑농도는 1×1020 내지 1×1021 원자/㎤의 범위내에서 게이트도전막 하부에서의 불순물 도핑농도보다는 크도록 한다.
일 예에서, 제2 도전형의 불순물이온을 도핑시키는 단계는 플라즈마 도핑방법을 사용하여 수행할 수 있다.
일 예에서, 열처리는 급속열처리방법을 사용하여 수행할 수 있다.
일 예에서, 열처리는 산소를 포함하는 분위기에서 수행할 수 있다. 이 경우 산소는 3000ppm 미만의 비율을 갖도록 한다.
일 예에서, 열처리는 암모니아(NH3)를 포함하는 분위기에서 수행할 수도 있다. 이 경우 암모니아(NH3)는 3000ppm 미만의 비율을 갖도록 한다.
본 발명의 다른 실시예에 따른 듀얼 게이트 도핑방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 위의 게이트도전막을 수직방향으로 적어도 3개 이상의 영역들로 구분하여 3개 이상의 영역들이 서로 다른 도핑 농도를 갖도록 제1 도전형의 불순물이온을 도핑시키되, 3개 이상의 영역들 중 가장 하부 영역에서의 불순물 도핑농도보다 가장 상부 영역에서의 불순물 도핑농도가 더 높은 농도구배로 도핑시키는 단계와, 제2 영역의 게이트도전막을 오픈시키는 마스크를 이용하여 제2 영역의 게이트도전막에 제2 도전형의 불순물이온을 도핑시키는 단계와, 그리고 열처리를 수행하여 제1 도전형 및 제2 도전형의 불순물이온을 확산시키는 단계를 포함한다.
일 예에서, 제1 도전형의 불순물이온을 도핑시킨 후에 상기 게이트도전막 위에 불순물이 도핑되지 않은 폴리실리콘막을 형성하는 단계를 더 포함할 수 있다.
일 예에서, 제1 도전형의 불순물이온은 최종 도핑 농도의 100%의 농도로 도핑시킨다.
일 예에서, 게이트도전막에 제1 도전형의 불순물이온을 도핑시키는 단계는, 게이트도전막 적층시 제1 도전형의 불순물이온 소스가스를 공급하여 수행할 수 있다. 이 경우 게이트도전막의 가장 하부 영역에서의 불순물 도핑농도보다 가장 상부 영역에서의 불순물 도핑농도가 더 높은 농도구배로 도핑시키는 단계는, 제1 도전형 의 불순물이온 소스가스의 공급량을 다르게 조절하여 수행한다.
일 예에서, 게이트도전막을 수직방향으로 하부영역, 중간영역 및 상부영역의 3개의 영역으로 구분할 수 있다. 이 경우 하부영역은 게이트도전막 전체 두께의 10% 내지 30%이고, 중간영역은 게이트도전막 전체 두께의 40% 내지 85%이며, 그리고 상부영역은 게이트도전막 전체 두께의 5% 내지 30%일 수 있다. 그리고 하부영역에서의 n형 불순물이온의 도핑농도는 최종 도핑농도의 10% 내지 30%이고, 중간영역에서의 n형 불순물이온의 도핑농도는 최종 도핑농도의 10% 내지 30%이되, 하부영역에서의 n형 불순물이온의 도핑농도보다는 작으며, 그리고 상부영역에서의 n형 불순물이온의 도핑농도는 최종 도핑농도의 140% 내지 180%일 수 있다.
일 예에서, 제1 도전형의 불순물이온을 도핑시키는 단계는, 게이트도전막을 수직방향으로 3개의 영역들로 구분하고, 가장 하부인 제1 게이트영역에서의 불순물 도핑농도는 1×1020 내지 5×1020 원자/㎤가 되도록 하고, 중간부인 제2 게이트영역에서의 불순물 도핑농도는 1×1020 내지 1×1021 원자/㎤의 범위내에서 제1 게이트영역에서의 불순물 도핑농도보다는 작도록 하고, 가장 상부인 제3 게이트영역에서의 불순물 도핑농도는 1×1020 내지 1×1021 원자/㎤의 범위내에서 제1 게이트영역에서의 불순물 도핑농도보다는 크도록 수행할 수 있다.
일 예에서, 제1 도전형의 불순물이온을 도핑시키는 단계는, 게이트도전막을 수직방향으로 4개의 영역들로 구분하고, 가장 하부의 제1 게이트영역에서의 불순물 도핑농도는 1×1020 내지 5×1020 원자/㎤가 되도록 하고, 제1 게이트영역 위의 제2 게이트영역에서의 불순물 도핑농도는 1×1020 내지 1×1021 원자/㎤의 범위내에서 제1 게이트영역에서의 불순물 도핑농도보다는 작도록 하고, 제2 게이트영역 위의 제3 게이트영역에서의 불순물 도핑농도는 1×1020 내지 7.5×1020 원자/㎤의 범위내에서 제2 게이트영역에서의 불순물 도핑농도보다는 크도록 하며, 그리고 가장 상부의 제4 게이트영역에서의 불순물 도핑농도는 1×1020 내지 1×1021 원자/㎤의 범위내에서 제3 게이트영역에서의 불순물 도핑농도보다는 크도록 수행할 수 있다.
일 예에서 제2 도전형의 불순물이온을 도핑시키는 단계는 플라즈마 도핑방법을 사용하여 수행할 수 있다.
일 예에서, 열처리는 급속열처리방법을 사용하여 수행할 수 있다.
일 예에서, 열처리는 산소를 포함하는 분위기에서 수행할 수 있다. 이 경우 산소는 3000ppm 미만의 비율을 갖도록 한다.
일 예에서, 열처리는 암모니아(NH3)를 포함하는 분위기에서 수행할 수도 있다. 이 경우 암모니아(NH3)는 3000ppm 미만의 비율을 갖도록 한다.
본 발명의 또 다른 실시예에 따른 듀얼 게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 게이트도전막을 형성하는 단계와, 게이트도전막에 제1 도전형의 불순물이온을 도핑시키되, 게이트도전막의 하부보다 상부에서의 불순물 도핑농도가 더 높은 농도구배 로 도핑시키는 단계와, 제2 영역의 게이트도전막을 오픈시키는 마스크를 이용하여 제2 영역의 게이트도전막에 제2 도전형의 불순물이온을 도핑시키는 단계와, 그리고 열처리를 수행하여 제1 도전형 및 제2 도전형의 불순물이온을 확산시키는 단계를 포함한다.
일 예에서, 열처리는 산소 또는 암모니아(NH3) 분위기에서 수행할 수 있다.
본 발명의 또 다른 실시예에 따른 듀얼 게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단와, 게이트도전막을 수직방향으로 적어도 3개 이상의 영역들로 구분하여 3개 이상의 영역들이 서로 다른 도핑 농도를 갖도록 제1 도전형의 불순물이온을 도핑시키되, 3개 이상의 영역들 중 가장 하부 영역에서의 불순물 도핑농도보다 가장 상부 영역에서의 불순물 도핑농도가 더 높은 농도구배로 도핑시키는 단계와, 제2 영역의 게이트도전막을 오픈시키는 마스크를 이용하여 제2 영역의 게이트도전막에 제2 도전형의 불순물이온을 도핑시키는 단계와, 그리고 열처리를 수행하여 제1 도전형 및 제2 도전형의 불순물이온을 확산시키는 단계를 포함한다.
일 예에서, 열처리는 산소 또는 암모니아(NH3) 분위기에서 수행할 수 있다.
기존 방법의 경우 두 개의 마스크를 사용하여야 하는 것에 반해, 본 발명에 따르면, 듀얼게이트 도핑과정에서 추가적인 n형 불순물이온의 도핑단계가 제거되어 하나의 마스크만으로 듀얼게이트 도핑을 수행할 수 있으므로 제조원가를 줄일 수 있다는 이점이 제공된다. 또한 n형 불순물이온 도핑시 폴리실리콘막 하부에서의 농 도를 상대적으로 감소시킴으로써 n형 및 p형 모스 트랜지스터 영역에서의 폴리디플리션율(PDR)의 열화도 방지할 수 있다는 이점도 제공된다.
도 2 내지 도 4는 본 발명의 제1 실시예에 따른 듀얼게이트 도핑방법 및 이를 이용한 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다. 먼저 도 2를 참조하면, 제1 영역(NMOS) 및 제2 영역(PMOS)을 갖는 반도체기판(200) 위에 게이트절연막(210)을 형성한다. 제1 영역(NMOS)은 n형 모스 트랜지스터가 배치되는 영역이고, 제2 영역(PMOS)는 p형 모스 트랜지스터가 배치되는 영역이다. 게이트절연막(210)으로 산화막을 사용할 수 있다. 게이트절연막(210) 위에 게이트도전막으로서 폴리실리콘막(220)을 형성한다. 폴리실리콘막(220)은 화학기상증착(CVD; Chemical Vapor Deposition)방법과 같은 통상의 증착방법을 사용하여 형성할 수 있다. 다음에 도면에서 화살표로 나타낸 바와 같이 n형 불순물이온, 예컨대 포스포러스(P) 이온을 제1 영역(NMOS) 및 제2 영역(PMOS)의 폴리실리콘막(220)에 도핑시킨다. 이 도핑은 불순물이온이 도핑되지 않은 폴리실리콘막을 증착한 후에, 별도의 도핑방법을 사용하여 수행할 수 있다. 또한 폴리실리콘막(220) 증착시 포스포러스(P) 이온을 도핑시키면서 폴리실리콘막(220)을 증착시키는 방법을 사용할 수도 있다. 이 경우, 포스포러스(P) 이온의 소스가스를 폴리실리콘막 증착을 위한 소스가스와 함께 공급함으로써 수행될 수 있다. 어느 경우이던지 폴리실리콘막(220) 내에서의 포스포러스(P) 이온의 농도가 영역별로 다른 프로파일을 갖도록 한다. 비록 영역별로 포스포러스(P) 이온의 농도는 다르더라도, 폴리실리콘막(220) 전체적 인 포스포러스(P) 이온의 평균 도핑농도는 최종 도핑농도의 대략 100%가 되도록 한다. 본 명세서에서 "최종 도핑농도"는 n형 폴리게이트로서 정상적으로 동작할 수 있을 정도의 도핑농도를 의미한다.
이에 대해 보다 구체적으로 설명하면, 폴리실리콘막(220)으로의 포스포러스(P) 이온은, 폴리실리콘막(220)의 표면과 수직한 방향을 따라 구분되는 하부영역(221)에서는 낮은 도핑농도를 갖도록 하고 상부영역(222)에서는 높은 도핑농도를 갖도록 도핑된다. 여기서 하부영역(221)은, 게이트절연막(210)과 접하는 부분에서부터 수직방향으로 점선(223)으로 나타낸 경계부분까지의 영역이며, 상부영역(222)은 경계부분에서부터 수직방향으로 폴리실리콘막(220)의 상부표면까지의 영역이다. 일 예에서, 상부영역(222)은 폴리실리콘막(220) 전체 두께의 대략 5 내지 40%가 되도록 하며, 하부영역(221)은 폴리실리콘막(220) 전체 두께의 대략 60 내지 95%가 되도록 한다.
도 5는 포스포러스(P) 이온을 도핑시킨 후의 폴리실리콘막(220)의 도핑농도 분포를 나타내 보인 그래프이다. 도 5에서 선 "510"으로 나타낸 바와 같이, 폴리실리콘막(220)의 상부영역(222)에서의 도핑농도는 상대적으로 높으며, 하부영역(221)에서의 도핑농도는 상대적으로 낮다. 폴리실리콘막(220)의 상부영역(222)에서의 도핑농도는, 최종 도핑농도(도면에서 "B"로 표시한 점선)의 대략 140% 내지 180%가 되도록 하고, 하부영역(221)에서의 도핑농도는 최종 도핑농도(B 참조)의 대략 20% 내지 60%가 되도록 한다. 하부영역(221)에서의 낮은 도핑농도는, 후속으로 수행되는 p형 불순물이온의 도핑과정에서 p형 폴리게이트의 하부에서의 도전형 전환이 용 이하게 이루어지도록 하여 제2 영역(PMOS)에서의 폴리디플리션율(PDR) 열화가 방지되도록 해준다. 그리고 상부영역(222)에서의 높은 도핑농도는, p형 폴리게이트의 도전형 전환 후에 수행되는 후속 확산공정을 통해 n형 폴리게이트의 하부로 포스포러스(P) 이온이 충분히 공급되도록 해준다.
불순물이온의 도핑과정을 폴리실리콘막(220) 증착 후 별도로 수행하는 경우, 포스포러스(P) 이온의 도핑은 하부영역(221)에 대한 도핑단계 및 상부영역(222)에 대한 도핑단계의 두 단계로 구분하여 수행한다. 하부영역(221)에 대한 도핑은 상대적으로 높은 주입에너지 및 낮은 주입농도로 수행하고, 상부영역(222)에 대한 도핑은 상대적으로 낮은 주입에너지 및 높은 주입농도로 수행한다. 불순물이온의 도핑과정을 폴리실리콘막(220) 증착시 동시에 수행하는 경우, 폴리실리콘막(220)의 하부영역(221)을 증착하는 동안에는 포스포러스(P) 이온의 소스가스 공급량을 상대적으로 적게 하고, 반면에 폴리실리콘막(220)의 상부영역(222)을 증착하는 동안에는 포스포러스(P) 이온의 소스가스 공급량을 상대적으로 크게 한다. 일 예에서, 폴리실리콘막(220)의 하부영역(221)에서의 포스포러스(P) 이온의 도핑농도는 대략 1×1020 내지 5×1020 원자/㎤가 되도록 한다. 그리고 폴리실리콘막(220)의 상부영역(222)에서의 포스포러스(P) 이온의 도핑농도는 대략 1×1020 내지 1×1021 원자/㎤의 범위내가 되도록 하되, 하부영역(221)에서의 포스포러스(P) 이온의 도핑농도보다는 높도록 한다.
본 실시예에서와 같이, 폴리실리콘막(220)의 상부에 높은 농도로 포스포러 스(P)를 도핑시킴에 따라 폴리실리콘막(220) 상부 표면에 결함(defect)이 발생할 수도 있다. 따라서 폴리실리콘막(220) 상부표면 위에 도핑되지 않은(undoped) 폴리실리콘막(225)을 얇은 두께로 형성시킬 수도 있다. 그러나 위 결함은 모든 경우에 생기는 것은 아니며, 따라서 결함이 발생하지 않을 정도의 도핑 레벨일 경우 도핑되지 않은 폴리실리콘막(225)의 증착은 생략할 수 있다. 이하에서는 도핑되지 않은 폴리실리콘막(225)의 증착은 생략하기로 한다.
다음에 도 3을 참조하면, 폴리실리콘막(220) 위에 마스크막패턴(230)을 형성한다. 일 예에서 마스크막패턴(230)은 포토레지스트막으로 형성할 수 있지만, 반드시 이에 한정되는 것은 아니다. 경우에 따라서는 하드마스크막으로 형성할 수도 있다. 마스크막패턴(230)은 제2 영역(PMOS)에 대해 선택적으로 이온주입하기 위한 것으로서, 제1 영역(NMOS)은 덮는 반면 제2 영역(PMOS)은 오픈시킨다. 다음에 도면에서 화살표로 나타낸 바와 같이, p형 불순물이온, 예컨대 보론(B) 이온을 도핑시킨다. p형 불순물이온의 도핑은 통상의 이온주입방법을 사용하여 수행하거나, 또는 플라즈마도핑(PLAD; Plasma Doping) 방법을 사용하여 수행할 수 있다. 통상의 이온주입방법을 사용할 경우 이온주입장치 내에서 p형 불순물이온의 도핑이 수행되며, 플라즈마도핑 방법을 사용할 경우 플라즈마도핑 챔버 내에서 p형 불순물이온의 도핑이 수행된다. p형 불순물이온의 도핑에 의해 제2 영역(PMOS)에 있는 폴리실리콘막(220)의 도전형은 n형에서 p형으로 전환된다. 도 5를 참조하여 설명한 바와 같이, 폴리실리콘막(220) 내에서의 포스포러스(P) 이온의 전체적인 평균적 도핑 농도는 n형 폴리게이트의 동작에 충분할 정도로 높지만, 폴리실리콘막(220)의 하부영 역(221)에서의 포스포러스(P) 이온의 도핑농도는 평균적 도핑 농도보다 낮다. 따라서 제2 영역(PMOS)의 폴리실리콘막(220)의 하부영역(221)에서 p형 불순물이온의 도핑에 의한 도전형 전환이 용이하게 이루어질 수 있으며, 이에 따라 p형 모스 트랜지스터 영역인 제2 영역(PMOS)에서의 폴리 디플리션율(PDR; Poly Depletion Rate)의 열화를 억제할 수 있다. p형 불순물이온을 도핑시킨 후에는 마스크막패턴(230)을 제거한다.
다음에 도 4를 참조하면, 도핑된 불순물이온의 확산을 위해 열처리를 수행한다. 이 열처리는 급속열처리공정(RTP; Rapid Thermal Process)으로 수행할 수 있다. 일 예에서, 열처리는 산소(O2) 분위기에서 수행한다. 다른 예에서, 열처리는 암모니아(NH3) 분위기에서 수행할 수도 있다. 산소(O2) 또는 암모니아(NH3)는 급속열처리챔버 내에서 대략 3000ppm 미만의 비율이 되도록 한다. 열처리에 의해 도핑된 불순물이온은 폴리실리콘막(220) 내에서 확산하는데, 일반적으로 고농도에서 저농도쪽으로 확산하며, 이에 따라 폴리실리콘막(220)의 상부영역(222)에서 하부영역(221) 쪽으로 불순물이온이 확산하게 된다. 이 과정에서 산소(O2) 또는 암모니아(NH3)는 폴리실리콘막(220)의 상부영역(222)에서 불순물영역을 캡핑(capping)하여 일정 레벨 이상의 고농도가 유지되도록 한다. 이와 같은 열처리 결과, 제1 영역(NMOS)에서는 n형의 도전형을 갖는 n형 폴리게이트막(241)이 형성되고, 제2 영역(PMOS)에서는 p형의 도전형을 갖는 p형 폴리게이트막(242)이 형성된다. 특히 산소(O2) 또는 암모니아(NH3) 분위기에서의 열처리를 수행함으로써, n형 폴리게이트막(241)에서의 n형 불순물이온, 즉 포스포러스(P) 이온의 도핑농도는 n형 게이트로서의 동작을 수행하는데 충분한 정도가 되며, n형 폴리게이트막(241)의 폴리디플리션율(PDR)도 일정 레벨 이상으로 유지시킬 수 있다. 더욱이 추가적인 포스포러스(P) 이온의 도핑은 불필요하며, 이에 따라 추가적인 마스크 요구도 제거된다.
도 6은 본 발명의 제2 실시예에 따른 듀얼게이트 도핑방법 및 이를 이용한 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도이다. 도 6을 참조하면, 제1 영역(NMOS) 및 제2 영역(PMOS)을 갖는 반도체기판(300) 위에 게이트절연막(310)을 형성한다. 제1 영역(NMOS)은 n형 모스 트랜지스터가 배치되는 영역이고, 제2 영역(PMOS)는 p형 모스 트랜지스터가 배치되는 영역이다. 게이트절연막(310) 위에 게이트도전막으로서 폴리실리콘막(320)을 형성한다. 다음에 도면에서 화살표로 나타낸 바와 같이 n형 불순물이온, 예컨대 포스포러스(P) 이온을 폴리실리콘막(320)에 도핑시킨다. 이 도핑은 불순물이온이 도핑되지 않은 폴리실리콘막을 증착한 후에, 별도의 도핑방법을 사용하여 수행할 수 있다. 또한 폴리실리콘막(320) 증착시 포스포러스(P) 이온을 도핑시키면서 폴리실리콘막(320)을 증착시키는 방법을 사용할 수도 있다. 이 경우, 포스포러스(P) 이온의 소스가스를 폴리실리콘막 증착을 위한 소스가스와 함께 공급함으로써 수행될 수 있다. 어느 경우이던지 폴리실 리콘막(320) 내에서의 포스포러스(P) 이온의 농도가 하부영역(321), 중간영역(322) 및 상부영역(323) 각각 다른 프로파일을 갖도록 한다. 비록 세 영역별로 포스포러스(P) 이온의 농도는 다르더라도, 폴리실리콘막(220) 전체적인 포스포러스(P) 이온의 평균 도핑농도는 n형 폴리게이트로서 정상적으로 동작할 수 있을 정도의 농도, 즉 최종 도핑농도의 대략 100%가 되도록 한다.
폴리실리콘막(320)에 도핑되는 포스포러스(P) 이온의 도핑농도는, 제1 경계부분(331) 및 제2 경계부분(332)에 의해 서로 구분되는 폴리실리콘막(320)의 하부영역(321), 중간영역(322) 및 상부영역(323)에서 서로 다르게 나타나도록 한다. 여기서 하부영역(321)은, 게이트절연막(310)과 접하는 부분에서부터 제1 경계선(331)까지의 영역이고, 중간영역(322)은 제1 경계선(331)에서 제2 경계선(332)까지의 영역이며, 그리고 상부영역(323)은 제2 경계선(332)에서부터 상부표면까지의 영역이다. 일 예에서, 상부영역(323)은 폴리실리콘막(320) 전체 두께의 대략 5% 내지 30%가 되도록 하고, 중간영역(322)은 폴리실리콘막(320) 전체 두께의 대략 40% 내지 85%가 되도록 하며, 그리고 하부영역(321)은 폴리실리콘막(320) 전체 두께의 대략 10% 내지 30%가 되도록 한다.
포스포러스(P) 이온의 도핑농도가 가장 높은 영역은 폴리실리콘막(320)의 상부영역(323)이다. 상부영역(323)에서의 포스포러스(P) 이온의 도핑농도는 최종 도핑농도의 대략 140% 내지 180%가 되도록 한다. 포스포러스(P) 이온의 도핑농도가 가장 낮은 영역은 폴리실리콘막(320)의 중간영역(322)이다. 중간영역(322)에서의 포스포러스(P) 이온의 도핑농도는 최종 도핑농도의 대략 10% 내지 30%이다. 폴리실 리콘막(320)의 하부영역(321)에서의 포스포러스(P) 이온의 도핑농도는 최종 도핑농도의 대략 10% 내지 30%가 되도록 하지만, 중간영역(322)에서의 포스포러스(P) 이온의 농도보다는 높게 설정한다. 일 예에서, 하부영역(321)에서의 포스포러스(P) 이온의 도핑농도는 대략 1×1020 내지 5×1020 원자/㎤가 되도록 한다. 중간영역(322)에서의 포스포러스(P) 이온의 도핑농도는 대략 1×1020 내지 1×1021 원자/㎤가 되도록 하되, 하부영역(321)에서의 포스포러스(P) 이온의 도핑농도보다는 작도록 한다. 그리고 상부영역(323)에서의 포스포러스(P) 이온의 도핑농도는 대략 1×1020 내지 1×1021 원자/㎤가 되도록 하되, 하부영역(321)에서의 포스포러스(P) 이온의 도핑농도보다는 크도록 한다.
n형 불순물이온, 즉 포스포러스(P) 이온을 도핑시킨 후에는, 도 3 및 도 4를 참조하여 설명한 바와 동일한 공정을 수행한다. 즉 도 3을 참조하여 설명한 바와 같이, 제2 영역(PMOS)의 폴리실리콘막(320)을 오픈시키는 마스크막패턴을 이용하여 제2 영역(PMOS)의 폴리실리콘막(320)에 대해 p형 불순물이온, 예컨대 보론(B) 이온을 도핑시킨다. 다음에 도 4를 참조하여 설명한 바와 같이, 산소(O2) 또는 암모니아(NH3) 분위기에서 급속열처리공정을 수행하여 도핑된 불순물이온들을 확산시킨다.
도 7 및 도 8은 본 발명의 제2 실시예에 따른 듀얼게이트 도핑방법 및 이를 이용한 듀얼게이트 형성방법에서의 불순물이온의 SIMS(Secondary Ion Mass Spectrometry) 결과를 나타내 보인 그래프들이다. 먼저 도 7은 폴리실리콘막(도 6 의 320)에 대해 n형 불순물이온을 최종 도핑농도(도면에서 "C"로 나타낸 점선 참조)의 100%를 영역별로 구배를 주어 도핑시킨 후에 깊이에 따른 도핑농도를 측정한 결과를 나타낸 그래프이다. 도 7에서 선 "410"으로 나타낸 바와 같이, 폴리실리콘막(320)의 하부영역(321)에서의 도핑농도보다 중간영역(322)에서의 도핑농도가 상대적으로 낮지만, 최종 도핑농도("C" 참조)보다 모두 낮은 도핑농도를 나타내며, 폴리실리콘막(320)의 상부영역(323)에서의 도핑농도는 가장 높게 나타났다. 도 7에서 선 "420"으로 나타낸 선은 기존의 방법을 사용하여 n형 불순물이온을 전체 농도의 대략 50%를 미리 도핑시킨 후에 p형 불순물이온 주입하고, 이어서 나머지 50%를 추가적으로 주입시킨 경우를 나타낸다. 두 경우를 비교해 보면, n형 불순물이온을 도핑한 후 p형 불순물이온 도핑 및 열처리가 수행되기 전까지의 단계에서는, 폴리실리콘막(320)의 중간영역(322) 및 상부영역(323)에서의 도핑농도가 본 실시예에서의 경우(410 참조)보다 기존의 경우(420 참조)에 더 높은 것으로 나타난다. 그러나 이와 같은 차이는 후속의 산소(O2) 또는 암모니아(NH3) 분위기에서의 열처리 공정을 통해 제거된다.
도 8은 열처리를 수행한 후의 불순물이온의 깊이에 따른 도핑농도를 측정한 결과를 나타낸 그래프이다. 도 8에서 참조부호 "510"으로 나타낸 선은, 본 실시예에 따른 듀얼 게이트 도핑방법에 의해 n형 불순물이온 및 p형 불순물이온을 도핑시킨 후에 산소(O2) 또는 암모니아(NH3) 분위기에서 급속열처리(RTP)를 수행한 후의 n형 불순물이온의 도핑농도 분포를 나타낸 선이다. 그리고 도 8에서 참조부호 "520" 으로 나타낸 선은 기존의 방법을 사용하여 n형 불순물이온을 전체 농도의 대략 50%를 미리 도핑시킨 후에 p형 불순물이온 주입하고, 이어서 나머지 50%를 추가적으로 주입시킨 다음에 불순물이온 확산을 위한 열처리를 수행한 후의 n형 불순물이온의 도핑농도 분포를 나타낸 선이다. "510"으로 나타낸 선과 "520"으로 나타낸 선을 비교하면 큰 차이를 나타내지 않는다는 것을 알 수 있다. 도 7을 참조하여 설명한 바와 같이, 비록 열처리를 수행하기 전에는 본 실시예의 경우(도 7의 "410" 참조)와 기존방법의 경우(도 7의 "420" 참조) n형 불순물이온의 농도 차이가 크게 나타나지만, 열처리를 수행한 후에는 n형 불순물이온의 농도차는 거의 나타나지 않는다. 그 이유는, 기존방법의 경우 폴리실리콘막 상부 및 중간 부분에 있는 고농도의 n형 불순물이온이 대부분 저농도 영역, 즉 폴리실리콘막 하부쪽으로 확산되는 반면에, 본 실시예의 경우 고농도쪽에서 저농도쪽으로 n형 불순물이온의 확산되는 현상은 동일하게 일어나지만, 이 과정에서 산소(O2) 또는 암모니아(NH3)가 폴리실리콘막 상부쪽의 n형 불순물이온을 캡핑(capping)하여 폴리실리콘막 상부에서도 일정 크기 이상의 농도가 유지되도록 하기 때문이다. 따라서 본 실시예에서와 같이, 추가적인 마스크 사용이 요구되는 n형 불순물이온의 추가적인 도핑과정이 없더라도, 결과적으로 나타나는 n형 불순물이온의 도핑농도 프로파일은 n형 불순물이온을 추가적으로 도핑한 경우와 실질적으로 거의 동일하게 나타난다.
도 9 및 도 10은 본 실시예에 따른 듀얼게이트 도핑방법에 의해 도핑이 이루어어진 폴리실리콘막의 폴리디플리션율(PDR) 측정결과를 나타내 보인 그래프들이 다. 구체적으로 도 9는 제1 영역(NMOS) 내의 폴리실리콘막, 즉 n형 폴리실리콘막의 폴리디플리션율(PDRN) 측정결과를 나타낸 그래프이고, 도 10은 제2 영역(PMOS) 내의 폴리실리콘막, 즉 p형 폴리실리콘막의 폴리디플리션율(PDRP) 측정결과를 나타낸 그래프이다. 도 9 및 도 10에서 참조부호가 지시하는 바는 웨이퍼 샘플을 나타내며, 그 옆에 있는 숫자 3/2/8은 폴리실리콘막의 하부영역, 중간영역 및 상부영역에서의 n형 불순물이온의 도핑농도를 나타낸다. 즉 웨이퍼 샘플(901, 902)의 경우, 하부영역, 중간영역 및 상부영역에서의 n형 불순물이온의 도핑농도는 각각 3×1020 원자/㎤, 2×1020 원자/㎤ 및 8×1020 원자/㎤이다. 웨이퍼 샘플(920)의 경우 하부영역, 중간영역 및 상부영역에서의 n형 불순물이온의 도핑농도는 각각 3×1020 원자/㎤, 2×1020 원자/㎤ 및 9×1020 원자/㎤이다. 웨이퍼 샘플(920)의 경우 하부영역, 중간영역 및 상부영역에서의 n형 불순물이온의 도핑농도는 각각 4×1020 원자/㎤, 2×1020 원자/㎤ 및 8×1020 원자/㎤이다. 그리고 웨이퍼 샘플(931, 932)의 경우 하부영역, 중간영역 및 상부영역에서의 n형 불순물이온의 도핑농도는 각각 5×1020 원자/㎤, 2×1020 원자/㎤ 및 8×1020 원자/㎤이다.
먼저 도 9에 나타낸 n형 폴리실리콘막의 폴리디플리션율(PDRN)의 경우, 점선(L1)으로 나타낸 88% 이상에서 측정되는 것이 바람직하다. 즉 점선(L1)을 기준으 로 그 위에 있는 경우에는 n형 폴리실리콘막의 폴리디플리션율(PDRN) 문제로부터 자유롭다는 것을 의미한다. 이와 같은 기준으로 볼 때, 대부분의 웨이퍼 샘플들(901, 902, 920, 931 및 932)은 모두 점선(L1) 위에 위치하며, 따라서 이 웨이퍼 샘플들(901, 902, 920, 931 및 932)의 경우 일정 수준 이상의 폴리디플리션율(PDRN) 측정결과를 나타낸다는 것을 알 수 있다. 다음에 도 10에 나타낸 p형 폴리실리콘막의 폴리디플리션율(PDRP)의 경우, 점선(L2)으로 나타낸 66% 이상에서 측정되는 것이 바람직하다. 즉 점선(L2)을 기준으로 그 위에 있는 경우에는 p형 폴리실리콘막의 폴리디플리션율(PDRP) 문제로부터 자유롭다는 것을 의미한다. 이와 같은 기준으로 볼 때, 웨이퍼 샘플들(901, 902, 및 910)은 모두 점선(L2) 위에 위치하며, 따라서 이 웨이퍼 샘플들(901, 902 및 910)의 경우 일정 수준 이상의 폴리디플리션율(PDRP) 측정결과를 나타낸다는 것을 알 수 있다. 결과적으로 n형 폴리실리콘막의 폴리디플리션율(PDRN) 및 p형 폴리실리콘막의 폴리디플리션율(PDRP)을 모두 고려해 볼때, n형 불순물이온 도핑시 폴리실리콘막의 하부영역, 중간영역 및 상부영역에서의 도핑농도는 각각 3×1020 원자/㎤, 2×1020 원자/㎤ 및 8×1020 원자/㎤가 되도록 하는 것이 바람직하다.
도 11은 본 발명의 제3 실시예에 따른 듀얼게이트 도핑방법 및 이를 이용한 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도이다. 도 11을 참조하면, 제1 영역(NMOS) 및 제2 영역(PMOS)을 갖는 반도체기판(600) 위에 게이트절연 막(610)을 형성한다. 제1 영역(NMOS)은 n형 모스 트랜지스터가 배치되는 영역이고, 제2 영역(PMOS)는 p형 모스 트랜지스터가 배치되는 영역이다. 게이트절연막(610) 위에 게이트도전막으로서 폴리실리콘막(620)을 형성한다. 다음에 도면에서 화살표로 나타낸 바와 같이 n형 불순물이온, 예컨대 포스포러스(P) 이온을 폴리실리콘막(620)에 도핑시킨다. 이 도핑은 불순물이온이 도핑되지 않은 폴리실리콘막을 증착한 후에, 별도의 도핑방법을 사용하여 수행할 수 있다. 또한 폴리실리콘막(620) 증착시 포스포러스(P) 이온을 도핑시키면서 폴리실리콘막(620)을 증착시키는 방법을 사용할 수도 있다. 이 경우, 포스포러스(P) 이온의 소스가스를 폴리실리콘막 증착을 위한 소스가스와 함께 공급함으로써 수행될 수 있다. 어느 경우이던지 포스포러스(P) 이온의 도핑농도는 n형 폴리게이트로서 정상적으로 동작할 수 있을 정도의 농도의 100%가 되도록 한다.
본 실시예에 있어서, 폴리실리콘막(620)에 도핑되는 포스포러스(P) 이온의 도핑농도는, 수직방향으로 구분된 4개의 게이트영역들(621, 622, 623, 624)에서 서로 다르다. 구체적으로 포스포러스(P) 이온의 도핑농도가 가장 높은 영역은 폴리실리콘막(620)의 가장 상부에 있는 제4 게이트영역(624)이고, 포스포러스(P) 이온의 도핑농도가 가장 낮은 영역은 폴리실리콘막(620)의 제2 게이트영역(622)이다. 폴리실리콘막(620)의 가장 하부에 있는 제1 게이트영역(621)에서의 포스포러스(P) 이온의 도핑농도는 제2 게이트영역(622)에서의 포스포러스(P) 이온의 농도보다는 높지만 제4 게이트영역(624)에서의 포스포러스(P) 이온의 농도보다는 낮다. 그리고 제3 게이트영역(623)에서의 포스포러스(P) 이온의 도핑농도는 제2 게이트영역(623)에서의 포스포러스(P) 이온의 도핑농도보다는 높지만 제4 게이트영역(624)에서의 포스포러스(P) 이온의 도핑농도보다는 낮다. 일 예에서, 가장 하부의 제1 게이트영역(621)에서의 불순물 도핑농도는 1×1020 내지 5×1020 원자/㎤이다. 제1 게이트영역(621) 위의 제2 게이트영역(622)에서의 불순물 도핑농도는 1×1020 내지 5×1020 원자/㎤의 범위내에 있으며 제1 게이트영역(621)에서의 불순물 도핑농도보다는 작다. 제2 영역(622) 위의 제3 게이트영역(623)에서의 불순물 도핑농도는 1×1020 내지 7.5×1020 원자/㎤의 범위내에 있으며 제2 게이트영역(622)에서의 불순물 도핑농도보다는 크다. 그리고 가장 상부의 제4 게이트영역(624)에서의 불순물 도핑농도는 1×1020 내지 1×1021 원자/㎤의 범위내에 있으며 제3 게이트영역(623)에서의 불순물 도핑농도보다는 크다.
n형 불순물이온, 즉 포스포러스(P) 이온을 도핑시킨 후에는, 도 3 및 도 4를 참조하여 설명한 바와 동일한 공정을 수행한다. 즉 도 3을 참조하여 설명한 바와 같이, 제2 영역(PMOS)의 폴리실리콘막(620)을 오픈시키는 마스크막패턴을 이용하여 제2 영역(PMOS)의 폴리실리콘막(620)에 대해 p형 불순물이온, 예컨대 보론(B) 이온을 도핑시킨다. 다음에 도 4를 참조하여 설명한 바와 같이, 산소(O2) 또는 암모니아(NH3) 분위기에서 급속열처리공정을 수행하여 도핑된 불순물이온들을 확산시킨다.
도 1은 종래의 듀얼게이트 도핑방법에서 n형 불순물이온의 추가 이온주입 수행전과 수행후의 농도 비교를 나타내 보인 그래프이다.
도 2 내지 도 4는 본 발명의 제1 실시예에 따른 듀얼게이트 도핑방법 및 이를 이용한 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5는 본 발명의 제1 실시예에 따른 듀얼게이트 도핑방법에서의 불순물이온 농도분포를 나타내 보인 그래프이다.
도 6은 본 발명의 제2 실시예에 따른 듀얼게이트 도핑방법 및 이를 이용한 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도이다.
도 7 및 도 8은 본 발명의 제2 실시예에 따른 듀얼게이트 도핑방법 및 이를 이용한 듀얼게이트 형성방법에서의 불순물이온의 SIMS 결과를 나타내 보인 그래프들이다.
도 9 및 도 10은 본 발명의 제2 실시예에 따른 듀얼게이트 도핑방법에 의해 도핑이 이루어어진 폴리실리콘막의 폴리디플리션율(PDR) 측정결과를 나타내 보인 그래프들이다.
도 11은 본 발명의 제3 실시예에 따른 듀얼게이트 도핑방법 및 이를 이용한 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도이다.

Claims (36)

  1. 제1 영역 및 제2 영역을 갖는 반도체기판 위의 게이트도전막에 제1 도전형의 불순물이온을 도핑시키되, 상기 게이트도전막의 하부보다 상부에서의 불순물 도핑농도가 더 높은 농도구배로 도핑시키는 단계;
    상기 제2 영역의 게이트도전막을 오픈시키는 마스크를 이용하여 상기 제2 영역의 게이트도전막에 제2 도전형의 불순물이온을 도핑시키는 단계; 및
    열처리를 수행하여 상기 제1 도전형 및 제2 도전형의 불순물이온을 확산시키는 단계를 포함하는 듀얼 게이트 불순물 도핑방법.
  2. 제1항에 있어서,
    상기 제1 도전형의 불순물이온을 도핑시킨 후에 상기 게이트도전막 위에 불순물이 도핑되지 않은 폴리실리콘막을 형성하는 단계를 더 포함하는 듀얼 게이트 불순물 도핑방법.
  3. 제1항에 있어서,
    상기 제1 도전형의 불순물이온은 최종 도핑 농도의 100%의 농도로 도핑시키는 듀얼 게이트 불순물 도핑방법.
  4. 제1항에 있어서,
    상기 게이트도전막 하부에서의 제1 도전형의 불순물이온의 도핑농도는 최종 도핑 농도의 20% 내지 60%가 되도록 하고, 상기 게이트도전막 상부에서의 제1 도전형의 불순물이온의 도핑농도는 최종 도핑 농도의 140% 내지 180%가 되도록 하는 듀얼 게이트 불순물 도핑방법.
  5. 제1항에 있어서,
    상기 게이트도전막의 하부는 상기 게이트도전막 전체 두께의 60% 내지 95%이고, 상기 게이트도전막의 상부는 상기 게이트도전막 전체 두께의 5% 내지 40%인 듀얼 게이트 불순물 도핑방법.
  6. 제1항에 있어서,
    상기 제1 영역은 n형 모스 트랜지스터 영역이고, 상기 제2 영역은 p형 모스 트랜지스터 영역인 듀얼 게이트 불순물 도핑방법.
  7. 제6항에 있어서,
    상기 제1 도전형의 불순물이온은 n형 불순물이온이고, 제2 도전형의 불순물이온은 p형 불순물이온인 듀얼 게이트 불순물 도핑방법.
  8. 제1항에 있어서,
    상기 게이트도전막에 제1 도전형의 불순물이온을 도핑시키는 단계는, 상기 게이트도전막 적층시 상기 제1 도전형의 불순물이온 소스가스를 공급하여 수행하는 듀얼 게이트 불순물 도핑방법.
  9. 제8항에 있어서,
    상기 게이트도전막의 하부보다 상부에서의 불순물 도핑농도가 더 높은 농도구배로 도핑시키는 단계는, 상기 제1 도전형의 불순물이온 소스가스의 공급량을 다르게 조절하여 수행하는 듀얼 게이트 불순물 도핑방법.
  10. 제1항에 있어서,
    상기 게이트도전막의 하부에서의 불순물 도핑농도는 1×1020 내지 5×1020 원자/㎤이고, 상기 게이트도전막의 상부에서의 불순물 도핑농도는 1×1020 내지 1×1021 원자/㎤의 범위내에서 상기 게이트도전막 하부에서의 불순물 도핑농도보다는 큰 듀얼 게이트 불순물 도핑방법.
  11. 제1항에 있어서,
    상기 제2 도전형의 불순물이온을 도핑시키는 단계는 플라즈마 도핑방법을 사용하여 수행하는 듀얼 게이트 불순물 도핑방법.
  12. 제1항에 있어서,
    상기 열처리는 급속열처리방법을 사용하여 수행하는 듀얼 게이트 불순물 도핑방법.
  13. 제11항에 있어서,
    상기 열처리는 산소를 포함하는 분위기에서 수행하는 듀얼 게이트 불순물 도핑방법.
  14. 제13항에 있어서,
    상기 산소는 3000ppm 미만의 비율을 갖는 듀얼 게이트 불순물 도핑방법.
  15. 제1항에 있어서,
    상기 열처리는 암모니아(NH3)를 포함하는 분위기에서 수행하는 듀얼 게이트 불순물 도핑방법.
  16. 제15항에 있어서,
    상기 암모니아(NH3)는 3000ppm 미만의 비율을 갖는 듀얼 게이트 불순물 도핑방법.
  17. 제1 영역 및 제2 영역을 갖는 반도체기판 위의 게이트도전막을 수직방향으로 적어도 3개 이상의 영역들로 구분하여 상기 3개 이상의 영역들이 서로 다른 도핑 농도를 갖도록 제1 도전형의 불순물이온을 도핑시키되, 상기 3개 이상의 영역들 중 가장 하부 영역에서의 불순물 도핑농도보다 가장 상부 영역에서의 불순물 도핑농도가 더 높은 농도구배로 도핑시키는 단계;
    상기 제2 영역의 게이트도전막을 오픈시키는 마스크를 이용하여 상기 제2 영역의 게이트도전막에 제2 도전형의 불순물이온을 도핑시키는 단계; 및
    열처리를 수행하여 상기 제1 도전형 및 제2 도전형의 불순물이온을 확산시키는 단계를 포함하는 듀얼 게이트 불순물 도핑방법.
  18. 제17항에 있어서,
    상기 제1 도전형의 불순물이온을 도핑시킨 후에 상기 게이트도전막 위에 불순물이 도핑되지 않은 폴리실리콘막을 형성하는 단계를 더 포함하는 듀얼 게이트 불순물 도핑방법.
  19. 제17항에 있어서,
    상기 제1 도전형의 불순물이온은 최종 도핑 농도의 100%의 농도로 도핑시키는 듀얼 게이트 불순물 도핑방법.
  20. 제17항에 있어서,
    상기 게이트도전막에 제1 도전형의 불순물이온을 도핑시키는 단계는, 상기 게이트도전막 적층시 상기 제1 도전형의 불순물이온 소스가스를 공급하여 수행하는 듀얼 게이트 불순물 도핑방법.
  21. 제20항에 있어서,
    상기 게이트도전막의 가장 하부 영역에서의 불순물 도핑농도보다 가장 상부 영역에서의 불순물 도핑농도가 더 높은 농도구배로 도핑시키는 단계는, 상기 제1 도전형의 불순물이온 소스가스의 공급량을 다르게 조절하여 수행하는 듀얼 게이트 불순물 도핑방법.
  22. 제18항에 있어서,
    상기 게이트도전막을 수직방향으로 하부영역, 중간영역 및 상부영역의 3개의 영역으로 구분하는 듀얼 게이트 불순물 도핑방법.
  23. 제22항에 있어서,
    상기 하부영역은 상기 게이트도전막 전체 두께의 10% 내지 30%이고, 상기 중간영역은 상기 게이트도전막 전체 두께의 40% 내지 85%이며, 그리고 상기 상부영역은 상기 게이트도전막 전체 두께의 5% 내지 30%인 듀얼 게이트 불순물 도핑방법.
  24. 제22항에 있어서,
    상기 하부영역에서의 n형 불순물이온의 도핑농도는 최종 도핑농도의 10% 내지 30%이고, 상기 중간영역에서의 n형 불순물이온의 도핑농도는 최종 도핑농도의 10% 내지 30%이되, 상기 하부영역에서의 n형 불순물이온의 도핑농도보다는 작으며, 그리고 상기 상부영역에서의 n형 불순물이온의 도핑농도는 최종 도핑농도의 140% 내지 180%인 듀얼 게이트 불순물 도핑방법.
  25. 제22항에 있어서,
    상기 하부영역에서의 불순물 도핑농도는 1×1020 내지 5×1020 원자/㎤가 되도록 하고, 상기 중간영역에서의 불순물 도핑농도는 1×1020 내지 1×1021 원자/㎤의 범위내에서 상기 하부영역에서의 불순물 도핑농도보다는 작도록 하고, 상기 상부영역에서의 불순물 도핑농도는 1×1020 내지 1×1021 원자/㎤의 범위내에서 상기 하부영역에서의 불순물 도핑농도보다는 크도록 수행하는 듀얼 게이트 불순물 도핑방법.
  26. 제17항에 있어서,
    상기 제1 도전형의 불순물이온을 도핑시키는 단계는, 상기 게이트도전막을 수직방향으로 4개의 영역들로 구분하고, 가장 하부의 제1 게이트영역에서의 불순물 도핑농도는 1×1020 내지 5×1020 원자/㎤가 되도록 하고, 상기 제1 게이트영역 위의 제2 게이트영역에서의 불순물 도핑농도는 1×1020 내지 1×1021 원자/㎤의 범위내에서 상기 제1 게이트영역에서의 불순물 도핑농도보다는 작도록 하고, 상기 제2 게이트영역 위의 제3 게이트영역에서의 불순물 도핑농도는 1×1020 내지 7.5×1020 원자/㎤의 범위내에서 상기 제2 게이트영역에서의 불순물 도핑농도보다는 크도록 하며, 그리고 가장 상부의 제4 게이트영역에서의 불순물 도핑농도는 1×1020 내지 1×1021 원자/㎤의 범위내에서 상기 제3 게이트영역에서의 불순물 도핑농도보다는 크도록 수행하는 듀얼 게이트 불순물 도핑방법.
  27. 제17항에 있어서,
    상기 제2 도전형의 불순물이온을 도핑시키는 단계는 플라즈마 도핑방법을 사용하여 수행하는 듀얼 게이트 불순물 도핑방법.
  28. 제17항에 있어서,
    상기 열처리는 급속열처리방법을 사용하여 수행하는 듀얼 게이트 불순물 도핑방법.
  29. 제17항에 있어서,
    상기 열처리는 산소를 포함하는 분위기에서 수행하는 듀얼 게이트 불순물 도핑방법.
  30. 제29항에 있어서,
    상기 산소는 3000ppm 미만의 비율을 갖는 듀얼 게이트 불순물 도핑방법.
  31. 제17항에 있어서,
    상기 열처리는 암모니아(NH3)를 포함하는 분위기에서 수행하는 듀얼 게이트 불순물 도핑방법.
  32. 제31항에 있어서,
    상기 암모니아(NH3)는 3000ppm 미만의 비율을 갖는 듀얼 게이트 불순물 도핑방법.
  33. 제1 영역 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 위에 게이트도전막을 형성하는 단계;
    상기 게이트도전막에 제1 도전형의 불순물이온을 도핑시키되, 상기 게이트도전막의 하부보다 상부에서의 불순물 도핑농도가 더 높은 농도구배로 도핑시키는 단계;
    상기 제2 영역의 게이트도전막을 오픈시키는 마스크를 이용하여 상기 제2 영역의 게이트도전막에 제2 도전형의 불순물이온을 도핑시키는 단계; 및
    열처리를 수행하여 상기 제1 도전형 및 제2 도전형의 불순물이온을 확산시키는 단계를 포함하는 듀얼 게이트 형성방법.
  34. 제33항에 있어서,
    상기 열처리는 산소 또는 암모니아(NH3) 분위기에서 수행하는 듀얼 게이트 형성방법.
  35. 제1 영역 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 위에 게이트도전막을 형성하는 단계;
    상기 게이트도전막을 수직방향으로 적어도 3개 이상의 영역들로 구분하여 상기 3개 이상의 영역들이 서로 다른 도핑 농도를 갖도록 제1 도전형의 불순물이온을 도핑시키되, 상기 3개 이상의 영역들 중 가장 하부 영역에서의 불순물 도핑농도보다 가장 상부 영역에서의 불순물 도핑농도가 더 높은 농도구배로 도핑시키는 단계;
    상기 제2 영역의 게이트도전막을 오픈시키는 마스크를 이용하여 상기 제2 영역의 게이트도전막에 제2 도전형의 불순물이온을 도핑시키는 단계; 및
    열처리를 수행하여 상기 제1 도전형 및 제2 도전형의 불순물이온을 확산시키는 단계를 포함하는 듀얼게이트 형성방법.
  36. 제35항에 있어서,
    상기 열처리는 산소 또는 암모니아(NH3) 분위기에서 수행하는 듀얼 게이트 형성방법.
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