CN106935553B - 一种半导体器件及其制备方法、电子装置 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括提供半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域和所述PMOS区域上形成有栅极材料层；对所述NMOS区域上方的所述栅极材料层进行第一类型预掺杂离子注入；对所述NMOS区域进行高温退火，以使预掺杂离子在所述NMOS区域上方的所述栅极材料层中均匀扩散；对所述PMOS区域上方的所述栅极材料层进行掺杂类型不同于第一类型的第二类型预掺杂离子注入。本发明可以防止PMOS中的预掺杂离子扩散至NMOS区域，使阈值电压更加稳定，进一步提高了半导体器件的性能和良率。

Description

一种半导体器件及其制备方法、电子装置
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将具有更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备工艺逐渐成熟。
随着半导体器件尺寸的不断减小给器件制备带来更多的挑战，目前半导体器件中晶体管的制备方法通常是先形成NMOS和PMOS栅极材料层，首先对PMOS进行预掺杂离子注入，然后对NMOS进行预掺杂离子注入，然后形成掩膜层进行蚀刻，以得到栅极结构。但是通过所述方法制备得到的器件中通常会发生NMOS栅极结构轮廓的缺陷，例如在栅极结构的顶部出现缺失，形成缺口。
通过对所述缺陷进行分析发现造成所述结构的原因是由于在蚀刻之前对所述NMOS进行了P离子的注入，目前的解决方法通常是在NMOS预掺杂离子注入之后进行快速热退火，以使NMOS中掺杂的磷扩散至内部，但是所述方法会引起PMOS中掺杂的B快速的向NMOS扩散，因此NMOS和PMOS之间可能会共享某些区域，从而造成半导体器件的阈值电压发生退化。
因此需要对目前所述半导体器件的制备方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：
提供半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域和所述PMOS区域上形成有栅极材料层；
对所述NMOS区域上方的所述栅极材料层进行第一类型预掺杂离子注入；
对所述NMOS区域进行高温退火，以使预掺杂离子在所述NMOS区域上方的所述栅极材料层中均匀扩散；
对所述PMOS区域上方的所述栅极材料层进行掺杂类型不同于第一类型的第二类型预掺杂离子注入。
可选地，所述方法还进一步包括：
在所述NMOS区域和所述PMOS区域上形成图案化的掩膜层；
以所述掩膜层为掩膜层蚀刻所述栅极材料层，以分别在所述NMOS区域和所述PMOS区域形成NMOS栅极和PMOS栅极；
对所述NMOS栅极和所述PMOS栅极进行退火。
可选地，所述方法还进一步包括：
在所述NMOS栅极和所述PMOS栅极的侧壁上形成偏移侧壁。
可选地，对所述NMOS栅极和所述PMOS栅极进行退火的温度为700-800℃。
可选地，形成所述栅极材料层和/或所述掩膜层的温度低于650℃。
可选地，对所述NMOS区域进行尖峰退火，以使预掺杂离子在所述NMOS区域上方的所述栅极材料层中均匀扩散。
可选地，所述退火温度为900-1000℃。
可选地，对所述NMOS区域上方的所述栅极材料层进行N型预掺杂离子注入；对所述PMOS区域上方的所述栅极材料层进行P型预掺杂离子注入。
本发明还提供了一种基于上述的方法制备得到的半导体器件。
本发明还提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题提供了一种半导体器件的制备方法，所述方法改变现有技术中半导体器件的制备顺序，首先对所述NMOS栅极进行预掺杂离子注入，接着对所述NMOS区域进行高温尖峰退火，然后对所述PMOS区域进行预掺杂离子注入，最后图案化以分别形成NMOS栅极和PMOS栅极。
本发明通过对所述制备工艺步骤的改变，所述高温尖峰退火不仅可以使NMOS预掺杂离子(例如磷)扩散的更加均一，从而使所述NMOS栅极材料底部和顶部的蚀刻速率一致，从而解决现有技术中NMOS栅极顶部过蚀刻造成缺失、缺口的问题，还可以防止PMOS中的预掺杂离子扩散至NMOS区域，使阈值电压更加稳定，进一步提高了半导体器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为本发明一具体地实施中所述半导体器件的制备过程示意图；
图2为制备得到的半导体器件结构的SEM示意图，其中A为现有技术方法制备得到的器件，B为本发明方法制备得到的器件；
图3为本发明一具体地实施中所述半导体器件的制备的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，下面结合附图1对本发明的一具体地实施方式做进一步的说明。
执行步骤101，提供半导体衬底101，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域和所述PMOS区域上形成有栅极材料层103。
首先，参照图1，提供半导体衬底101，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)等。
此外，半导体衬底101上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了方便，在所示图形中并没有标示。
然后在所述衬底上形成浅沟槽隔离，所述浅沟槽隔离的形成方法可以选用现有技术中常用的方法，例如首先，在半导体衬底101上依次形成第一氧化物层和第一氮化物层。接着，执行干法刻蚀工艺，依次对第一氮化物层、第一氧化物层和半导体衬底进行刻蚀以形成沟槽。具体地，可以在第一氮化物层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对第一氮化物层进行干法刻蚀，以将图案转移至第一氮化物层，并以光刻胶层和第一氮化物层为掩膜对第一氧化物层和半导体衬底进行刻蚀，以形成沟槽。当然还可以采用其它方法来形成沟槽，由于该工艺以为本领域所熟知，因此不再做进一步描述。
然后，在沟槽内填充浅沟槽隔离材料，以形成浅沟槽隔离结构。具体地，可以在第一氮化物层上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在第一氮化物层上，以形成具有浅沟槽隔离结构。
在本发明中所述浅沟槽隔离可以将所述半导体衬底分为NMOS区域以及PMOS区域。
接着，在所述NMOS区域和所述PMOS区域形成栅极材料层。
具体地，在所述半导体衬底上依次沉积栅极介电层、栅极材料层，其中，所述栅极介电层可选为二氧化硅，其形成方法可以为沉积二氧化硅材料层或者高温氧化所述半导体衬底来形成绝缘层，所述栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，在本发明中所述栅极材料层选用多晶硅层。
其中所述栅极材料层的沉积温度不超过650℃，例如所述栅极材料层的沉积温度为620℃。
执行步骤102，对所述NMOS区域上方的所述栅极材料层进行第一类型预掺杂离子注入。
具体地，对所述NMOS区域上方的所述栅极材料层进行N型预掺杂离子注入，其中所述N型预掺杂离子为磷、砷、锑、铋中的一种或组合。在该实施例中，所述N型预掺杂离子为磷。
其中，所述离子注入的能量为5～15kev，所述离子注入的浓度为1E13-1E14原子/cm3。需要说明的是所述范围仅仅是示例性的，并不局限于该范围。
执行步骤103，对所述NMOS区域进行高温退火，以使预掺杂离子在所述NMOS区域上方的所述栅极材料层中均匀扩散。
具体地，在该步骤中，对所述NMOS区域进行尖峰退火，以使NMOS预掺杂离子(例如磷)扩散的更加均一，从而使所述NMOS栅极材料底部和顶部的蚀刻速率一致，从而解决现有技术中NMOS栅极顶部过蚀刻造成缺失、缺口的问题。图2为制备得到的半导体器件结构的SEM示意图，其中A为现有技术方法制备得到的器件，B为本发明方法制备得到的器件；通过该图可以看出本发明所述方法很好的解决了该问题。
在该步骤中，所述尖峰退火温度为900-1000℃，例如所述尖峰退火温度为950℃。
执行步骤104，对所述PMOS区域上方的所述栅极材料层进行第二类型预掺杂离子注入。
其中，所述第二类型预掺杂离子注入与所述第一类型预掺杂离子注入的离子类型是不同的。
具体地，对所述PMOS区域上方的所述栅极材料层进行P型预掺杂离子注入，其中所述P型预掺杂离子为硼。
其中，所述离子注入的能量为5～15kev，所述离子注入的浓度为1E13-1E14原子/cm3。需要说明的是所述范围仅仅是示例性的，并不局限于该范围。
执行步骤105，在所述NMOS区域和所述PMOS区域上形成图案化的掩膜层。
具体地，在该步骤中所述掩膜层为硬掩膜层，所述硬掩膜层可以包括若干层。在该实施例中所述掩膜层包括第一硬掩膜层104和第二硬掩膜层105，其中，所述第一硬掩膜层104选用氧化物，所述第二硬掩膜层105选用氮化物。
其中，在该步骤中所述第一硬掩膜层104和第二硬掩膜层105的沉积温度较低，例如在400℃左右，以使所述栅极材料层中的离子均一。
执行步骤106，以所述掩膜层为掩膜层蚀刻所述栅极材料层，以分别在所述NMOS区域和所述PMOS区域形成NMOS栅极和PMOS栅极。
具体地，在该步骤中以所述掩膜层为掩膜层蚀刻所述栅极材料层，在该步骤中可以选用干法蚀刻，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF4 10-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，可选为5-60s。
可选地，对所述NMOS栅极和所述PMOS栅极进行退火，其中，对所述NMOS栅极和所述PMOS栅极进行退火的温度为700-800℃，例如为750℃。
执行步骤107，在所述NMOS栅极和所述PMOS栅极的侧壁上形成偏移侧壁。
可选地，所述方法还进一步包括在所述NMOS栅极以及PMOS栅极两侧形成偏移侧墙(offset spacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极结构两侧形成偏移侧墙的工艺例如化学气相沉积，本实施例中，所述偏移侧墙的厚度可以小到80埃。
可选地，在所述NMOS栅极以及PMOS栅极两侧执行LDD离子注入步骤并活化。
具体地，形成轻掺杂源极/漏极(LDD)于NMOS栅极以及PMOS栅极两侧的衬底中。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
可选地，在所述NMOS栅极结构和所述PMOS栅极结构的偏移侧壁上形成间隙壁。
具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
在栅极的每个侧壁上形成间隙壁，包括氮化物、氧氮化物或它们的组合，是通过沉积和刻蚀形成的。间隙壁结构可以具有不同的厚度，但从底表面开始测量，间隙壁结构的厚度通常为10到30nm。需要说明的是，间隙壁是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极结构的侧壁不受损伤。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制造方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题提供了一种半导体器件的制备方法，所述方法改变现有技术中半导体器件的制备顺序，首先对所述NMOS栅极进行预掺杂离子注入，接着对所述NMOS区域进行高温尖峰退火，然后对所述PMOS区域进行预掺杂离子注入，最后图案化以分别形成NMOS栅极和PMOS栅极。
本发明通过对所述制备工艺步骤的改变，所述高温尖峰退火不仅可以使NMOS预掺杂离子(例如磷)扩散的更加均一，从而使所述NMOS栅极材料底部和顶部的蚀刻速率一致，从而解决现有技术中NMOS栅极顶部过蚀刻造成缺失、缺口的问题，还可以防止PMOS中的预掺杂离子扩散至NMOS区域，使阈值电压更加稳定，进一步提高了半导体器件的性能和良率。
参照图3，其中示出了本发明制备所述半导体器件的工艺流程图，用于简要示出整个制造工艺的流程，包括：
步骤S1：提供半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域和所述PMOS区域上形成有栅极材料层；
步骤S2：对所述NMOS区域上方的所述栅极材料层进行第一类型预掺杂离子注入；
步骤S3：对所述NMOS区域进行高温退火，以使预掺杂离子在所述NMOS区域上方的所述栅极材料层中均匀扩散；
步骤S4：对所述PMOS区域上方的所述栅极材料层进行第二类型预掺杂离子注入；
步骤S5：在所述NMOS区域和所述PMOS区域上形成图案化的掩膜层；
步骤S6：以所述掩膜层为掩膜层蚀刻所述栅极材料层，以分别在所述NMOS区域和所述PMOS区域形成NMOS栅极和PMOS栅极；
步骤S7：对所述NMOS栅极和所述PMOS栅极进行退火。
实施例二
本发明还提供了一种半导体器件，所述半导体器件选用实施例一所述的方法制备。通过所述方法制备得到的半导体器件解决现有技术中NMOS栅极顶部过蚀刻造成缺失、缺口的问题，还可以防止PMOS中的预掺杂离子扩散至NMOS区域，使阈值电压更加稳定，进一步提高了半导体器件的性能和良率。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件。其中，半导体器件为实施例二所述的半导体器件，或根据实施例一所述的制备方法得到的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制备方法，包括：
提供半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域和所述PMOS区域上形成有栅极材料层；
对所述NMOS区域上方的所述栅极材料层进行第一类型预掺杂离子注入；
对所述NMOS区域进行高温退火，以使第一类型的预掺杂离子在所述NMOS区域上方的所述栅极材料层中均匀扩散；
对所述PMOS区域上方的所述栅极材料层进行掺杂类型不同于所述第一类型的第二类型预掺杂离子注入。
2.根据权利要求1所述的方法，其特征在于，所述方法还进一步包括：
在所述NMOS区域和所述PMOS区域上形成图案化的掩膜层；
以所述掩膜层为掩膜层蚀刻所述栅极材料层，以分别在所述NMOS区域和所述PMOS区域形成NMOS栅极和PMOS栅极；
对所述NMOS栅极和所述PMOS栅极进行退火。
3.根据权利要求2所述的方法，其特征在于，所述方法还进一步包括：
在所述NMOS栅极和所述PMOS栅极的侧壁上形成偏移侧壁。
4.根据权利要求2所述的方法，其特征在于，对所述NMOS栅极和所述PMOS栅极进行退火的温度为700-800℃。
5.根据权利要求2所述的方法，其特征在于，形成所述栅极材料层和/或所述掩膜层的温度低于650℃。
6.根据权利要求1所述的方法，其特征在于，对所述NMOS区域进行尖峰退火，以使预掺杂离子在所述NMOS区域上方的所述栅极材料层中均匀扩散。
7.根据权利要求1或6所述的方法，其特征在于，所述退火温度为900-1000℃。
8.根据权利要求1所述的方法，其特征在于，对所述NMOS区域上方的所述栅极材料层进行N型预掺杂离子注入；对所述PMOS区域上方的所述栅极材料层进行P型预掺杂离子注入。
9.一种基于权利要求1至8之一所述的方法制备得到的半导体器件。
10.一种电子装置，包括权利要求9所述的半导体器件。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194752A (zh) * 2010-03-11 2011-09-21 中芯国际集成电路制造(上海)有限公司 一种互补金属氧化物半导体器件结构的制作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7645687B2 (en) * 2005-01-20 2010-01-12 Chartered Semiconductor Manufacturing, Ltd. Method to fabricate variable work function gates for FUSI devices
US7432164B2 (en) * 2006-01-27 2008-10-07 Freescale Semiconductor, Inc. Semiconductor device comprising a transistor having a counter-doped channel region and method for forming the same
US20070196988A1 (en) * 2006-02-23 2007-08-23 Shroff Mehul D Poly pre-doping anneals for improved gate profiles
US7800182B2 (en) * 2006-11-20 2010-09-21 Infineon Technologies Ag Semiconductor devices having pFET with SiGe gate electrode and embedded SiGe source/drain regions and methods of making the same
KR101028800B1 (ko) * 2009-05-08 2011-04-12 주식회사 하이닉스반도체 듀얼 게이트 불순물 도핑방법 및 이를 이용한 듀얼 게이트 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194752A (zh) * 2010-03-11 2011-09-21 中芯国际集成电路制造(上海)有限公司 一种互补金属氧化物半导体器件结构的制作方法

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