JP2845899B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2845899B2 JP2845899B2 JP63208348A JP20834888A JP2845899B2 JP 2845899 B2 JP2845899 B2 JP 2845899B2 JP 63208348 A JP63208348 A JP 63208348A JP 20834888 A JP20834888 A JP 20834888A JP 2845899 B2 JP2845899 B2 JP 2845899B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造方法に関し、特
に、MISFETの微細化に適用して有効な技術に関するもの
である。
に、MISFETの微細化に適用して有効な技術に関するもの
である。
エンハンスメント型のMISFETのしきい値電圧は、Ｐチ
ャネルMISFET、ＮチャネルMISFETともに、チャネル領域
へのＰ型不純物すなちボロンの導入によって行ってい
た。これは、ゲート電極の材料としてP+型多結晶シリコ
ン膜より抵抗値の低いN+型多結晶シリコン膜をゲート電
極に用いていたからである。ゲート電極をN+型多結晶シ
リコン膜で構成すると、ＮチャネルMISFETではしきい値
が低く、ＰチャネルMISFETではしきい値が高くなってし
まう。そこで、それぞれのチャネル領域へボロンを導入
して、ＰチャネルMISFET,NチャネルMISFETのそれぞれの
しきい値が0.6V程度になるようにしていた。
ャネルMISFET、ＮチャネルMISFETともに、チャネル領域
へのＰ型不純物すなちボロンの導入によって行ってい
た。これは、ゲート電極の材料としてP+型多結晶シリコ
ン膜より抵抗値の低いN+型多結晶シリコン膜をゲート電
極に用いていたからである。ゲート電極をN+型多結晶シ
リコン膜で構成すると、ＮチャネルMISFETではしきい値
が低く、ＰチャネルMISFETではしきい値が高くなってし
まう。そこで、それぞれのチャネル領域へボロンを導入
して、ＰチャネルMISFET,NチャネルMISFETのそれぞれの
しきい値が0.6V程度になるようにしていた。
このような技術が適用されたＰチャネルMISFETが構成
されるＮウエル領域では、チャネル領域の深い部分（0.
2μｍ程度）にPN接合ができる。これは、ボロンの拡散
係数が大きいためチャネル領域に導入されたボロンが基
板内に深く拡散することによるものである。ここで、MI
SFETのドレイン領域からの空乏層の延びは、基板表面よ
りも深い部分の方が大きくなっている。前記のように、
チャネル領域の深い部分にPN接合が形成されていると、
このPN接合によってドレイン領域からの空乏層の延びが
助長され、ドレインから伸びる空乏層がソースの空乏層
端に影響を及ぼすようになる。このためチャネル長の縮
小を困ったときに、しきい値が設計値と異ったりソー
ス、ドレイン領域間でパンチスルーを生じたりする。こ
のため、MISFETのチャネル長を短くすることができな
い、すわなちショートチャネル化を図ることができな
い。
されるＮウエル領域では、チャネル領域の深い部分（0.
2μｍ程度）にPN接合ができる。これは、ボロンの拡散
係数が大きいためチャネル領域に導入されたボロンが基
板内に深く拡散することによるものである。ここで、MI
SFETのドレイン領域からの空乏層の延びは、基板表面よ
りも深い部分の方が大きくなっている。前記のように、
チャネル領域の深い部分にPN接合が形成されていると、
このPN接合によってドレイン領域からの空乏層の延びが
助長され、ドレインから伸びる空乏層がソースの空乏層
端に影響を及ぼすようになる。このためチャネル長の縮
小を困ったときに、しきい値が設計値と異ったりソー
ス、ドレイン領域間でパンチスルーを生じたりする。こ
のため、MISFETのチャネル長を短くすることができな
い、すわなちショートチャネル化を図ることができな
い。
なお、ショートチャネル化を図る技術が、1986点 ア
イ・イー・ディー・エム，テクニカルダイジェスト,pp2
52〜255（IEDM Technical Digest,1986）に記載されて
いる。
イ・イー・ディー・エム，テクニカルダイジェスト,pp2
52〜255（IEDM Technical Digest,1986）に記載されて
いる。
前記のCMOSのショートチャネル化を図る技術は、Ｐチ
ャネルMISFETのゲート電極をP+多結晶シリコン膜を使っ
たポリサイド、ＮチャネルMISFETのゲート電極をN+多結
晶シリコン膜を使ったポリィサイドで形成されるもので
ある。前記Ｎチャネル,PチャネルMISFETsのそれぞれの
ゲート電極は、基板上全面に堆積された多結晶シリコン
にｎ型,p型不純物を選択的に導入し活性化した後、TaSi
2を堆積して形成したポリサイドをパターニングするこ
とにより形成される。しかし、このようにN,P両チャネ
ルMISFETのゲート電極を一体に形成すると製造工程中に
加る熱処理によって、P+多結晶シリコン膜とN+多結晶シ
リコン増との間で不純物の相互拡散が生じ、ゲート電極
と基板の仕事関数差の変動により形成されるMISFETsの
しきい値が不安定になる。これを防ぐためには、800℃
程度以下の熱処理でデバイスを製造する必要がある。し
かし、低温の熱処理では拡散層や絶縁膜の形成が困難に
なるという問題がある。また、ＰチャネルMISFETとＮチ
ャネルMISFETのゲート電極を切り離したデバイスでは、
両者（Ｎチャネル,Pチャネル）のゲート電極を接続する
ための配線が必要となり高集積化の点で問題となる。
ャネルMISFETのゲート電極をP+多結晶シリコン膜を使っ
たポリサイド、ＮチャネルMISFETのゲート電極をN+多結
晶シリコン膜を使ったポリィサイドで形成されるもので
ある。前記Ｎチャネル,PチャネルMISFETsのそれぞれの
ゲート電極は、基板上全面に堆積された多結晶シリコン
にｎ型,p型不純物を選択的に導入し活性化した後、TaSi
2を堆積して形成したポリサイドをパターニングするこ
とにより形成される。しかし、このようにN,P両チャネ
ルMISFETのゲート電極を一体に形成すると製造工程中に
加る熱処理によって、P+多結晶シリコン膜とN+多結晶シ
リコン増との間で不純物の相互拡散が生じ、ゲート電極
と基板の仕事関数差の変動により形成されるMISFETsの
しきい値が不安定になる。これを防ぐためには、800℃
程度以下の熱処理でデバイスを製造する必要がある。し
かし、低温の熱処理では拡散層や絶縁膜の形成が困難に
なるという問題がある。また、ＰチャネルMISFETとＮチ
ャネルMISFETのゲート電極を切り離したデバイスでは、
両者（Ｎチャネル,Pチャネル）のゲート電極を接続する
ための配線が必要となり高集積化の点で問題となる。
本発明の目的は、MISFETの微細化を図ることにある。
本発明の他の目的は、CMOSデバイスに適用して、高速
性及び高集積性を損わず、しきい値−チャネル長特性の
良好なものを得ることができる半導体装置の製造方法を
提供することにある。
性及び高集積性を損わず、しきい値−チャネル長特性の
良好なものを得ることができる半導体装置の製造方法を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単にに説明すれば、下記のとおりである。
概要を簡単にに説明すれば、下記のとおりである。
すなわち、ＮチャネルMISFET及びＰチャネルMISFETの
しきい値を、チャネル領域のＮ型不純物例えばAs又はSb
と、ゲート電極のP+型多結晶シリコン膜とで制御する。
しきい値を、チャネル領域のＮ型不純物例えばAs又はSb
と、ゲート電極のP+型多結晶シリコン膜とで制御する。
上述した手段によれば、しきい値を調整するための不
純物にＮ型不純物As,Sbを用いているためＰチャネルMIS
FETではチャネル領域にPN接合が形成されないので、ド
レイン領域からの空乏層の延びが助長されることがな
い。またＮチャネルMISFETではチャネル領域にPN接合が
形成されても、その接合の深さが基板の表面から0.05μ
ｍ程度と極めて浅いため、ドレイン領域の空乏層の延び
の大きい部分をさらに大きくすることがない。したがっ
て、ＰチャネルMISFET、ＮチャネルMISFETのいずれにお
いても、しきい値の変動やパンチスルーが起きにくくな
るので、MISFETのショートチャネル化を図ることができ
る。また、ＰチャネルMISFET、ＮチャネルMISFETともゲ
ート電極を同一の導電型のポリシリコンで構成するため
製造工程における両ゲート間の不純物相互拡散を防ぐこ
とができ、高信頼性のCMOSを得ることができる。
純物にＮ型不純物As,Sbを用いているためＰチャネルMIS
FETではチャネル領域にPN接合が形成されないので、ド
レイン領域からの空乏層の延びが助長されることがな
い。またＮチャネルMISFETではチャネル領域にPN接合が
形成されても、その接合の深さが基板の表面から0.05μ
ｍ程度と極めて浅いため、ドレイン領域の空乏層の延び
の大きい部分をさらに大きくすることがない。したがっ
て、ＰチャネルMISFET、ＮチャネルMISFETのいずれにお
いても、しきい値の変動やパンチスルーが起きにくくな
るので、MISFETのショートチャネル化を図ることができ
る。また、ＰチャネルMISFET、ＮチャネルMISFETともゲ
ート電極を同一の導電型のポリシリコンで構成するため
製造工程における両ゲート間の不純物相互拡散を防ぐこ
とができ、高信頼性のCMOSを得ることができる。
第１図〜第８図は、本発明をCMOSデバイスに適用した
一実施例である。
一実施例である。
先ず第１図に示すように、周知の方法により、P-単結
晶シリコン半導体基板１に、N-ウエル領域2,P-ウエル領
域3,フィールド絶縁膜4,Pチャネルストッパ５をそれぞ
れ形成する。N-ウエル領域２は、イオン打込みされたリ
ンスはヒ素をdrive−in拡散し、P-ウエル領域３はイオ
ン打込みされたボロンをdrive−in拡散することによっ
て形成され、それぞれの不純物濃度は、２×1016atoms/
cm3程度になっている。更に、第１図に示す如く、基板
１の熱酸化によりフィールド絶縁膜４を形成して素子を
形成すべき領域を規定する。素子形成領域上に基板１の
熱酸化により、150Å程度の膜厚のゲート絶縁膜６を形
成する。
晶シリコン半導体基板１に、N-ウエル領域2,P-ウエル領
域3,フィールド絶縁膜4,Pチャネルストッパ５をそれぞ
れ形成する。N-ウエル領域２は、イオン打込みされたリ
ンスはヒ素をdrive−in拡散し、P-ウエル領域３はイオ
ン打込みされたボロンをdrive−in拡散することによっ
て形成され、それぞれの不純物濃度は、２×1016atoms/
cm3程度になっている。更に、第１図に示す如く、基板
１の熱酸化によりフィールド絶縁膜４を形成して素子を
形成すべき領域を規定する。素子形成領域上に基板１の
熱酸化により、150Å程度の膜厚のゲート絶縁膜６を形
成する。
次に、第２図に示すように、ＰチャネルMOSFET、Ｎチ
ャネルMOSFETのそれぞれのしきい値を調整するためのＮ
型不純物例えばAs7又はSb7を、60KeV、５×1011atoms/c
m2のイオン打込みによって基板１の表面に導入する。こ
こで、拡散係数は、Sb《As《Ｂである。したがって、し
きい値の調整にSb又はAsを用いることにより、それらの
不純物とP-ウエル領域３との間に形成されるPN接合を0.
05μｍ程度に浅く形成することができる。
ャネルMOSFETのそれぞれのしきい値を調整するためのＮ
型不純物例えばAs7又はSb7を、60KeV、５×1011atoms/c
m2のイオン打込みによって基板１の表面に導入する。こ
こで、拡散係数は、Sb《As《Ｂである。したがって、し
きい値の調整にSb又はAsを用いることにより、それらの
不純物とP-ウエル領域３との間に形成されるPN接合を0.
05μｍ程度に浅く形成することができる。
次に、第３図に示すように、基板１上のゲート絶縁膜
６上に例えばプラズマCVDによって、ゲート電極８の一
部を成す多結晶シリコン膜8Aを2000Å程度の膜厚に形成
する。そして、多結晶シリコン膜8AにＰ型不純物例えば
ボロンを、10KeV、２×1015atoms/cm2で導入してP+型に
する。
６上に例えばプラズマCVDによって、ゲート電極８の一
部を成す多結晶シリコン膜8Aを2000Å程度の膜厚に形成
する。そして、多結晶シリコン膜8AにＰ型不純物例えば
ボロンを、10KeV、２×1015atoms/cm2で導入してP+型に
する。
次に、第４図に示すように、多結晶シリコン膜8Aの上
に、ゲート電極８の一部を成すWSi2膜8Bを例えばCVDに
よって2000Å程度の膜厚に形成する。なお、WSi2膜8B
は、W,Mo,Ta,Ti,Pd等の高融点金属膜あるいはそれら高
融点金属のシリサイド膜としてもよい。前記WSi2膜8Bを
形成した後、さらにその上に例えばCVDによって酸化シ
リコン膜９を800Å程度の膜厚で形成する。この酸化シ
リコン膜９は、後に、ＮチャネルMISFETのソース、ドレ
イン領域を形成するためのAsのイオン打込み時にそのAs
がゲート電極８中に入り込むのを防止するためのもので
ある。したがって、P+多結晶シリコン膜8A中のボロンの
濃度が、ＮチャネルMOSFETのソース、ドレイン領域形成
時のイオン打込みによってＮ型に反転しない程度に高い
ものであれば、特に必要とするものではない。
に、ゲート電極８の一部を成すWSi2膜8Bを例えばCVDに
よって2000Å程度の膜厚に形成する。なお、WSi2膜8B
は、W,Mo,Ta,Ti,Pd等の高融点金属膜あるいはそれら高
融点金属のシリサイド膜としてもよい。前記WSi2膜8Bを
形成した後、さらにその上に例えばCVDによって酸化シ
リコン膜９を800Å程度の膜厚で形成する。この酸化シ
リコン膜９は、後に、ＮチャネルMISFETのソース、ドレ
イン領域を形成するためのAsのイオン打込み時にそのAs
がゲート電極８中に入り込むのを防止するためのもので
ある。したがって、P+多結晶シリコン膜8A中のボロンの
濃度が、ＮチャネルMOSFETのソース、ドレイン領域形成
時のイオン打込みによってＮ型に反転しない程度に高い
ものであれば、特に必要とするものではない。
次に、第５図に示すように、図示していないレジスト
膜からなるマスクを使ったエッチングによって、酸化シ
リコン膜9,WSi2膜8B,P+多結晶シリコン膜8Aを順次エッ
チングする。ゲート電極８は、P+多結晶シリコン膜8Aと
WSi2膜8Bの２層膜からなる。エッチングの後、レジスト
膜からなるマスクを除去する。次に、図示してないレジ
スト膜からなるマスクでＰチャネルMOSFET領域（Ｎチャ
ネルMOSFETの形成領域以外の領域）を覆った後、Ｎチャ
ネルMOSFETの形成領域へ、酸化シリコン膜９及びゲート
電極８をマスクとして、例えば60KeV、１×1013atoms/c
m2でＰ（リン）を導入してソース、ドレイン領域の一部
である浅い低濃度のイオン打込み層10Aを形成する。イ
オン打込みの後、レジ膜からなるマスクを除去する。次
に、新に、ＮチャネルMISFET領域を覆うレジスト膜から
なるマスクを形成し、ＰチャネルMISFETの形成領域へ、
酸化シリコン膜９、ゲート電極８をマスクとして、40Ke
V、１×1013atoms/cm2でボロンを導入してソース、ドレ
イン領域の一部である浅い低濃度のイオン打込み層11A
を形成する。イオン打込みの後、レジスト膜からなるマ
スクを除去する。この後、900℃程度のアニールを施し
て、しきい値を制御するための不純物７、N-領域10Aの
不純物、P-領域11Aの不純物のそれぞれの活性化を図
る。このとき、不純物７の拡散係数が非常に小さいた
め、ほとんど基板１内へ延びない。
膜からなるマスクを使ったエッチングによって、酸化シ
リコン膜9,WSi2膜8B,P+多結晶シリコン膜8Aを順次エッ
チングする。ゲート電極８は、P+多結晶シリコン膜8Aと
WSi2膜8Bの２層膜からなる。エッチングの後、レジスト
膜からなるマスクを除去する。次に、図示してないレジ
スト膜からなるマスクでＰチャネルMOSFET領域（Ｎチャ
ネルMOSFETの形成領域以外の領域）を覆った後、Ｎチャ
ネルMOSFETの形成領域へ、酸化シリコン膜９及びゲート
電極８をマスクとして、例えば60KeV、１×1013atoms/c
m2でＰ（リン）を導入してソース、ドレイン領域の一部
である浅い低濃度のイオン打込み層10Aを形成する。イ
オン打込みの後、レジ膜からなるマスクを除去する。次
に、新に、ＮチャネルMISFET領域を覆うレジスト膜から
なるマスクを形成し、ＰチャネルMISFETの形成領域へ、
酸化シリコン膜９、ゲート電極８をマスクとして、40Ke
V、１×1013atoms/cm2でボロンを導入してソース、ドレ
イン領域の一部である浅い低濃度のイオン打込み層11A
を形成する。イオン打込みの後、レジスト膜からなるマ
スクを除去する。この後、900℃程度のアニールを施し
て、しきい値を制御するための不純物７、N-領域10Aの
不純物、P-領域11Aの不純物のそれぞれの活性化を図
る。このとき、不純物７の拡散係数が非常に小さいた
め、ほとんど基板１内へ延びない。
次に、第６図に示したように、例えばCVDによって基
板１上全面に、膜厚が4000Å程度の酸化シリコン膜を形
成し、これを反応性イオンエッチング（RIE）によって
エッチバックして、ゲート電極８の両側面にサイドウォ
ール12を形成する。このサイドウォール12のチャネル長
方向における長さは、3000Å程度である。
板１上全面に、膜厚が4000Å程度の酸化シリコン膜を形
成し、これを反応性イオンエッチング（RIE）によって
エッチバックして、ゲート電極８の両側面にサイドウォ
ール12を形成する。このサイドウォール12のチャネル長
方向における長さは、3000Å程度である。
次に、第７図に示すように、図示していないレジスト
膜からなるマスクでＰチャネルMISFET領域（Ｎウエル
２）上に覆い、ゲート電極8,酸化シリコン膜9,サイドウ
ォール12をマスクとしたイオン打込みによって、80Ke
V、５×1015atoms/cm2程度でAsをＮチャネルMISFETの形
成領域に導入して、ソース、ドレイン領域の一部である
深い高濃度のイオン打込み層10Bを形成する。イオン打
込みの後、レジスト膜からなるマスクは除去する。次
に、新に、ＮチャネルMISFET領域（Ｎウエル２以外の領
域）を覆うレジスト膜からなるマスクを形成し、ゲート
電極8,酸化シリコン膜9,サイドウォール12をマスクとし
たイオン打込みによって、10KeV、２×1015atoms/cm2程
度でＢ（ボロン）をＰチャネルMISFET領域に導入して、
ソース、ドレイン領域の一部である深い高濃度のイオン
打込み層11Bを形成する。イオン打込みの後、レジスト
膜からなるマスクを除去する。この後、950℃程度のア
ニールによってN+領域10B及びP-領域11Bの活性化を図
る。このとき、しきい値を調整するためのＮ型不純物７
の拡散係数が非常に小さいので、そのＮ型不純物７の基
板１への延びは非常に小さい。
膜からなるマスクでＰチャネルMISFET領域（Ｎウエル
２）上に覆い、ゲート電極8,酸化シリコン膜9,サイドウ
ォール12をマスクとしたイオン打込みによって、80Ke
V、５×1015atoms/cm2程度でAsをＮチャネルMISFETの形
成領域に導入して、ソース、ドレイン領域の一部である
深い高濃度のイオン打込み層10Bを形成する。イオン打
込みの後、レジスト膜からなるマスクは除去する。次
に、新に、ＮチャネルMISFET領域（Ｎウエル２以外の領
域）を覆うレジスト膜からなるマスクを形成し、ゲート
電極8,酸化シリコン膜9,サイドウォール12をマスクとし
たイオン打込みによって、10KeV、２×1015atoms/cm2程
度でＢ（ボロン）をＰチャネルMISFET領域に導入して、
ソース、ドレイン領域の一部である深い高濃度のイオン
打込み層11Bを形成する。イオン打込みの後、レジスト
膜からなるマスクを除去する。この後、950℃程度のア
ニールによってN+領域10B及びP-領域11Bの活性化を図
る。このとき、しきい値を調整するためのＮ型不純物７
の拡散係数が非常に小さいので、そのＮ型不純物７の基
板１への延びは非常に小さい。
次に、第８図に示すように、例えばプラズマCVDによ
る酸化シリコン膜と、この上にリシンリケートガラス
（PSG）膜を積層してなる層間絶縁間13、接続孔14、例
えばスパッタによるアルミニウム膜からなる配線15を形
成する。
る酸化シリコン膜と、この上にリシンリケートガラス
（PSG）膜を積層してなる層間絶縁間13、接続孔14、例
えばスパッタによるアルミニウム膜からなる配線15を形
成する。
ここで、第９図に、ＰチャネルMISFET、ＮチャネルMI
SFETのそれぞれのチャネル領域を拡大して示す。
SFETのそれぞれのチャネル領域を拡大して示す。
第９図において、ＤはN-領域10A、P-領域11Aのそれぞ
れから延びる空乏層を模式的に示したものである。第９
図では、仮に、右側のN-領域10A及びP-領域11Aをドレイ
ン領域とし、左側のN-領域10A及びP-領域11Aをソース領
域としている。
れから延びる空乏層を模式的に示したものである。第９
図では、仮に、右側のN-領域10A及びP-領域11Aをドレイ
ン領域とし、左側のN-領域10A及びP-領域11Aをソース領
域としている。
本願では、しきい値を調整するための不純物７にＮ型
不純物As or Sbを使用しているため、ＮチャネルMISFET
領域において、その不純物７によって形成されるN-又は
Ｎ型領域７とP-ウエル領域３との接合の深さが、0.05μ
ｍ程度となり、しきい値を調整するための不純物にＰ型
不純物ボロンを使用した場合にくらべ非常に浅くなる。
このため、領域７とウエル領域３の接合部分が、ドレイ
ン領域の空乏層の延びの大きい部分をさらに大きくする
ことがない。したがって、ソース、ドレイン間のパンチ
スルー、しきい値の変化を生じることがなくなる。一
方、ＰチャネルMISFETでは、しきい値を調整するための
不純物７とN-ウエル領域２が同一導電型なので、チャネ
ル領域にPN接合が形成されることはなく、ドレイン領域
の空乏層の延びを助長することはない。
不純物As or Sbを使用しているため、ＮチャネルMISFET
領域において、その不純物７によって形成されるN-又は
Ｎ型領域７とP-ウエル領域３との接合の深さが、0.05μ
ｍ程度となり、しきい値を調整するための不純物にＰ型
不純物ボロンを使用した場合にくらべ非常に浅くなる。
このため、領域７とウエル領域３の接合部分が、ドレイ
ン領域の空乏層の延びの大きい部分をさらに大きくする
ことがない。したがって、ソース、ドレイン間のパンチ
スルー、しきい値の変化を生じることがなくなる。一
方、ＰチャネルMISFETでは、しきい値を調整するための
不純物７とN-ウエル領域２が同一導電型なので、チャネ
ル領域にPN接合が形成されることはなく、ドレイン領域
の空乏層の延びを助長することはない。
ここで、よく知られているように、しきい値電圧Vth
は、 φMS…ゲート電極と基板（シリコン）の仕事関数差 φＦ…シリコンのフェルミ準位 QB…基板中の電荷量 COX…ゲート酸化膜の容量 と表わされる。
は、 φMS…ゲート電極と基板（シリコン）の仕事関数差 φＦ…シリコンのフェルミ準位 QB…基板中の電荷量 COX…ゲート酸化膜の容量 と表わされる。
本実施例におけるN-領域２及びP-ウエル領域３の不純
物濃度は、それぞれ２×1016atoms/cm3であり、それら
とP+多結晶シリコン膜8Aとの間のφMSは、それぞれ0.92
eV,0.18eVである。また、N-ウエル領域２及びP-ウエル
領域３の２φＦは、それぞれ−0.74eV,0.74eVである。
また、N-ウエル領域２のQB/COXは、−0.37V、P-ウエル
領域３のQB/COXは、0.37Vである。これらの値を上の式
に入れて計算すると、チャネル領域に不純物を導入しな
いときのＰチャネルMISFETのしきい値が−0.19V、同じ
くＮチャネルMISFETのしきい値が1.29Vとなる。
物濃度は、それぞれ２×1016atoms/cm3であり、それら
とP+多結晶シリコン膜8Aとの間のφMSは、それぞれ0.92
eV,0.18eVである。また、N-ウエル領域２及びP-ウエル
領域３の２φＦは、それぞれ−0.74eV,0.74eVである。
また、N-ウエル領域２のQB/COXは、−0.37V、P-ウエル
領域３のQB/COXは、0.37Vである。これらの値を上の式
に入れて計算すると、チャネル領域に不純物を導入しな
いときのＰチャネルMISFETのしきい値が−0.19V、同じ
くＮチャネルMISFETのしきい値が1.29Vとなる。
したがって、P+多結晶シリコン膜8Aをその一部に用い
たゲート電極８を有するＮチャネルMISFETのチャネル領
域にN-又はＮ領域７を形成することによりしきい値が0.
6V程度のエンハンスメント型のＮチャネルMISFETを得る
ことができる。つまり、チャネル領域にN-領域７又はＮ
領域７を有するＮチャネルMISFETをエンハンスメント型
にするため、ゲート電極８の一部にP+多結晶シリコン膜
8Aを使用することにより、しきい値が0.6V程度のエンハ
ンスメント型のＮチャネルMISFETを得ることができる。
一方、ＰチャネルMISFETにおいては、チャネル領域にＮ
型不純物７を導入しただけではしきい値が高くなり過ぎ
るので、ゲート電極８の一部にP+多結晶シリコン膜8Aを
使用することにより、しきい値が−0.6eV程度のエンハ
ンスメント型のＰチャネルMISFETを得ることができる。
たゲート電極８を有するＮチャネルMISFETのチャネル領
域にN-又はＮ領域７を形成することによりしきい値が0.
6V程度のエンハンスメント型のＮチャネルMISFETを得る
ことができる。つまり、チャネル領域にN-領域７又はＮ
領域７を有するＮチャネルMISFETをエンハンスメント型
にするため、ゲート電極８の一部にP+多結晶シリコン膜
8Aを使用することにより、しきい値が0.6V程度のエンハ
ンスメント型のＮチャネルMISFETを得ることができる。
一方、ＰチャネルMISFETにおいては、チャネル領域にＮ
型不純物７を導入しただけではしきい値が高くなり過ぎ
るので、ゲート電極８の一部にP+多結晶シリコン膜8Aを
使用することにより、しきい値が−0.6eV程度のエンハ
ンスメント型のＰチャネルMISFETを得ることができる。
なお、これらＮチャネルMISFET、ＰチャネルMISFETの
平面パターンを示していないが、これらＮチャネルMISF
ET、ＰチャネルMISFETは、例えばゲートアレイの基本セ
ルを構成する素子として使用される。この場合、Ｎチャ
ネルMISFETゲートの電極８と、ＰチャネルMISFETのゲー
ト電極８を一体に形成しても、それらの一部を構成する
多結晶シリコン膜8Aが伴にP+型であるため、不純物の相
互拡散が起ることがない。すなわち、ゲート電極８内の
不純物の相互拡散によってしきい値が変動することがな
い。
平面パターンを示していないが、これらＮチャネルMISF
ET、ＰチャネルMISFETは、例えばゲートアレイの基本セ
ルを構成する素子として使用される。この場合、Ｎチャ
ネルMISFETゲートの電極８と、ＰチャネルMISFETのゲー
ト電極８を一体に形成しても、それらの一部を構成する
多結晶シリコン膜8Aが伴にP+型であるため、不純物の相
互拡散が起ることがない。すなわち、ゲート電極８内の
不純物の相互拡散によってしきい値が変動することがな
い。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなくそ
の要旨を逸脱しない範囲において種々変更可能であるこ
とは言うまでもない。
が、本発明は、前記実施例に限定されるものではなくそ
の要旨を逸脱しない範囲において種々変更可能であるこ
とは言うまでもない。
例えば、MISFETのソース及びドレインの構造は、深い
イオン打込み層のみソース、ドレインを構成する又は、
低不純物濃度の拡散層と高不純物濃度の拡散層からなる
DDD（Double Doped Drain）構造でもよい。
イオン打込み層のみソース、ドレインを構成する又は、
低不純物濃度の拡散層と高不純物濃度の拡散層からなる
DDD（Double Doped Drain）構造でもよい。
また、ゲート材料はＰ型多結晶シリコン、又はＰ型多
結晶シリコンを用いたポリサイドに限らず、半導体基板
との仕事関数差が正となる材料であればよい。
結晶シリコンを用いたポリサイドに限らず、半導体基板
との仕事関数差が正となる材料であればよい。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
しきい値を、チャネル領域のＮ型不純物例えばAs又は
Sbと、ゲート電極のP+型多結晶シリコン膜とで制御した
ことにより、ＰチャネルMISFETではチャネル領域にPN接
合が形成されないので、ドレイン領域から空乏層の延び
が助長されることがなく、またＮチャネルMISFETではチ
ャネル領域にPN接合が形成されても、その接合の深さが
基板の表面から0.05μｍ程度と極めて浅いため、ドレイ
ン領域の空乏層の延びが大きい部分をさらに大きくする
ことがない。したがって、ＰチャネルMISFET、Ｎチャネ
ルMISFETのいずれにおいても、しきい値の変動やパンチ
スルーが起きにくくなるので、MISFETのショートチャネ
ル化を図ることができる。
Sbと、ゲート電極のP+型多結晶シリコン膜とで制御した
ことにより、ＰチャネルMISFETではチャネル領域にPN接
合が形成されないので、ドレイン領域から空乏層の延び
が助長されることがなく、またＮチャネルMISFETではチ
ャネル領域にPN接合が形成されても、その接合の深さが
基板の表面から0.05μｍ程度と極めて浅いため、ドレイ
ン領域の空乏層の延びが大きい部分をさらに大きくする
ことがない。したがって、ＰチャネルMISFET、Ｎチャネ
ルMISFETのいずれにおいても、しきい値の変動やパンチ
スルーが起きにくくなるので、MISFETのショートチャネ
ル化を図ることができる。
また、ＮチャネルMISFETとＰチャネルMISFETのゲート
電極は、いずれもP+多結晶シリコンを用いたポリサイド
であるため、製造工程におけるＮチャネルMISFETとＰチ
ャネルMISFETのゲート電極間の不純物の相互拡散の問題
が生じることがない。このためＰチャネルMISFETとＮチ
ャネルMISFETで同一のゲート電極を共有でき高集積化に
適したCMOSデバイスが実現できる。
電極は、いずれもP+多結晶シリコンを用いたポリサイド
であるため、製造工程におけるＮチャネルMISFETとＰチ
ャネルMISFETのゲート電極間の不純物の相互拡散の問題
が生じることがない。このためＰチャネルMISFETとＮチ
ャネルMISFETで同一のゲート電極を共有でき高集積化に
適したCMOSデバイスが実現できる。
第１図〜第８図は、本発明を適用したCMOSデバイスの製
造方法の一実施例を示す工程断面図、 第９図は、ＰチャネルMISFETとＮチャネルMISFETのチャ
ネル領域部分を拡大した断面図である。 図中、２……N-ウエル領域、３……P-ウエル領域、４…
…フィールド絶縁膜、６……ゲート絶縁膜、７……しき
い値調整用のＮ型不純物、8A……P+多結晶シリコン膜、
8B……WSi2膜、８……ゲート電極、９……酸化シリコン
膜、10A……N-領域、10B……N+領域、11A……P-領域、1
1B……P+領域、12……サイドウォール。
造方法の一実施例を示す工程断面図、 第９図は、ＰチャネルMISFETとＮチャネルMISFETのチャ
ネル領域部分を拡大した断面図である。 図中、２……N-ウエル領域、３……P-ウエル領域、４…
…フィールド絶縁膜、６……ゲート絶縁膜、７……しき
い値調整用のＮ型不純物、8A……P+多結晶シリコン膜、
8B……WSi2膜、８……ゲート電極、９……酸化シリコン
膜、10A……N-領域、10B……N+領域、11A……P-領域、1
1B……P+領域、12……サイドウォール。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−129862（ＪＰ，Ａ) 特開 昭61−139058（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 29/78 H01L 21/336
Claims (3)
- 【請求項１】半導体基板内に形成されたＮチャネルMISF
ET及びＰチャネルMISFFTを有し、前記Ｎチャネル及びＰ
チャネルのMISFETの一方は、前記半導体基板内の一方の
ウエル領域に形成され、他方は、前記半導体基板内の他
のウエル領域に形成される半導体集積回路装置の製造方
法において、 前記一方のウエル領域主面におけるＮチャネルMISFETの
チャネル形成部分及び前記他のウエル領域主面における
ＰチャネルMISFETのチャネル形成部分それぞれにＮ型の
不純物を導入する工程と、 前記各MISFETのためのゲート電極を形成する多結晶シリ
コン膜をデポジションする工程と、 前記多結晶シリコン膜にＰ型の不純物を導入する工程
と、 前記Ｐ型の不純物が導入された多結晶シリコン上に高融
点金属膜又は、高融点金属のシリサイド膜をデポジショ
ンし、それらをホトレジストをマスクにエッチングする
ことによって積層構造の前記ゲート電極を形成する工程
と、 前記ＮチャネルMISFETを形成するウエル領域内に前記ゲ
ート電極によって規定されるように、Ｎ型の不純物を導
入することによって第２領域を形成する工程と、 前記ＰチャネルMISFETを形成する他のウエル領域内に前
記ゲート電極によって規定されるように、Ｐ型の不純物
を導入することによって第３領域を形成する工程と、 前記各ゲート電極の各側面にサイドウォールを形成する
工程と、 前記ＮチャネルMISFETを形成するウエル領域内に、前記
ゲート電極及び前記サイドウォールによって規定される
ように、Ｎ型の不純物を導入することによって、前記第
２領域よりも深く、かつ、高い不純物濃度を有し、前記
第２領域と共に、前記ＮチャネルMISFETのソース又はド
レイン領域を構成する第４領域を形成する工程と、 前記ＰチャネルMISFETを形成する他のウエル領域内に、
前記ゲート電極及び前記サイドウォールによって規定さ
れるようにＰ型の不純物を導入することによって前記第
３領域よりも深く、かつ、高い不純物濃度を有し、前記
第３領域と共に、前記ＰチャネルMISFETのソース又はド
レイン領域を構成する第５領域を形成する工程と、 を備えたことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２】前記多結晶シリコン膜に導入されるＰ型の
不純物は、ボロンからなることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置の製造方法。 - 【請求項３】前記第５領域形成のための不純物はボロン
からなることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208348A JP2845899B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208348A JP2845899B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258370A JPH0258370A (ja) | 1990-02-27 |
| JP2845899B2 true JP2845899B2 (ja) | 1999-01-13 |
Family
ID=16554790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208348A Expired - Fee Related JP2845899B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845899B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4898013B2 (ja) * | 2001-04-04 | 2012-03-14 | セイコーインスツル株式会社 | 半導体装置 |
| JP2002299469A (ja) * | 2001-04-04 | 2002-10-11 | Seiko Instruments Inc | 半導体装置 |
| JP2002313940A (ja) * | 2001-04-10 | 2002-10-25 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2003007846A (ja) * | 2001-06-21 | 2003-01-10 | Seiko Instruments Inc | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61129862A (ja) * | 1984-11-29 | 1986-06-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61139058A (ja) * | 1984-12-11 | 1986-06-26 | Seiko Epson Corp | 半導体製造装置 |
-
1988
- 1988-08-24 JP JP63208348A patent/JP2845899B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0258370A (ja) | 1990-02-27 |
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| LAPS | Cancellation because of no payment of annual fees |