JPH02271663A - 能動層２層積層記憶素子 - Google Patents
能動層２層積層記憶素子Info
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- JPH02271663A JPH02271663A JP1094538A JP9453889A JPH02271663A JP H02271663 A JPH02271663 A JP H02271663A JP 1094538 A JP1094538 A JP 1094538A JP 9453889 A JP9453889 A JP 9453889A JP H02271663 A JPH02271663 A JP H02271663A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は５ＯＩ（セミコンダクタ、オン・インシュレー
タ、Ｓｅｍ１ｃｏｎｄｃｕｔｏｒ ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ）を用いた、能動層積層構造の０ＭＯ８，ＳＲＡ
Ｍ（スタティック・ラム、５ｔａｔｉｃ ＲＡＭ）に関
する。
タ、Ｓｅｍ１ｃｏｎｄｃｕｔｏｒ ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ）を用いた、能動層積層構造の０ＭＯ８，ＳＲＡ
Ｍ（スタティック・ラム、５ｔａｔｉｃ ＲＡＭ）に関
する。
（従来の技術）
従来、能動層２層構造を有する０ＭＯ８−８ＲＡＭは、
第３図中に示した６トランジスタ構成を用いる。この時
、６トランジスタ構成のうち、４つはｎＭＯＳＦＥＴ、
２つは９ＭＯＳＦＥＴであり、ｎＭＯＳＦＥＴ２２と９
ＭＯＳＦＥＴ２１により第１のインバータを、ｎＭＯＳ
ＦＥＴ２４とｐＭＯＳＦＥＴ２３により第２のインバー
タを、ｎＭＯＳＦＥＴ２０．２８により２個のトランス
ファーゲートを形成している。
第３図中に示した６トランジスタ構成を用いる。この時
、６トランジスタ構成のうち、４つはｎＭＯＳＦＥＴ、
２つは９ＭＯＳＦＥＴであり、ｎＭＯＳＦＥＴ２２と９
ＭＯＳＦＥＴ２１により第１のインバータを、ｎＭＯＳ
ＦＥＴ２４とｐＭＯＳＦＥＴ２３により第２のインバー
タを、ｎＭＯＳＦＥＴ２０．２８により２個のトランス
ファーゲートを形成している。
これらのｎＭＯＳＦＥＴ、 ９ＭＯＳＦＥＴの配置を製
造工程順に説明すると以下の様になる。まず、シリコン
基板１上にｎＭＯＳＦＥＴ２０．２２．２４．２８を配
置し、この層を下層能動層とする。その上に層間絶縁膜
６を介してＳＯＩ層を作製し、この層を上層能動層中と
し、ここに９ＭＯＳＦＥＴ２１．２３を配置する。次に
試料表面に絶縁膜１０を形成した後に各ＭＯＳＦＥＴへ
のアルミ配線１２を形成する。
造工程順に説明すると以下の様になる。まず、シリコン
基板１上にｎＭＯＳＦＥＴ２０．２２．２４．２８を配
置し、この層を下層能動層とする。その上に層間絶縁膜
６を介してＳＯＩ層を作製し、この層を上層能動層中と
し、ここに９ＭＯＳＦＥＴ２１．２３を配置する。次に
試料表面に絶縁膜１０を形成した後に各ＭＯＳＦＥＴへ
のアルミ配線１２を形成する。
この様に配置したＭＯＳＦＥＴの配線のうち、第１のイ
ンバータを構成するｎＭＯＳＦＥＴ２２、ｐＭＯＳＦＥ
Ｔ２１のドレインの結節点２５と、第２のインバータを
構成するｎＭＯＳＦＥＴ２４、ｐＭＯＳＦＥＴ２３のゲ
ートの結節点２７、および結節点２５と結節点２７とを
結線する結節点２６は、従来、第２図に示す様な構造で
形成していた。すなわち、ｎＭＯＳＦＥＴ２２、ｐＭＯ
ＳＦＥＴ２１のそれぞれのドイレンのコンタクトホール
と ｎＭＯＳＦＥＴ２４、ｐＭＯＳＦＥＴ２３のそれぞれの
ゲートへのコンタクトホールを独立に開孔し、アルミニ
ウム１２によりコンタクトホールを埋め、かつ配線する
ことで形成していた。
ンバータを構成するｎＭＯＳＦＥＴ２２、ｐＭＯＳＦＥ
Ｔ２１のドレインの結節点２５と、第２のインバータを
構成するｎＭＯＳＦＥＴ２４、ｐＭＯＳＦＥＴ２３のゲ
ートの結節点２７、および結節点２５と結節点２７とを
結線する結節点２６は、従来、第２図に示す様な構造で
形成していた。すなわち、ｎＭＯＳＦＥＴ２２、ｐＭＯ
ＳＦＥＴ２１のそれぞれのドイレンのコンタクトホール
と ｎＭＯＳＦＥＴ２４、ｐＭＯＳＦＥＴ２３のそれぞれの
ゲートへのコンタクトホールを独立に開孔し、アルミニ
ウム１２によりコンタクトホールを埋め、かつ配線する
ことで形成していた。
以上は、第２のインバータを構成する
ｎＭＯＳＦＥＴ２４、ｐＭＯＳＦＥＴ２３のドレインの
結節点３０と第１のインバータを構成するｎＭＯＳＦＥ
Ｔ２２、ｐＭＯＳＦＥＴ２１のゲートの結節点２９およ
び結節点２９と結節点３０とを結線する結節点３１も同
様に形成していた。
結節点３０と第１のインバータを構成するｎＭＯＳＦＥ
Ｔ２２、ｐＭＯＳＦＥＴ２１のゲートの結節点２９およ
び結節点２９と結節点３０とを結線する結節点３１も同
様に形成していた。
（発明が解決しようとする課題）
しかしながら、上述の様な結線方式を用いた場合、ドレ
イン３，７、ゲート５，９に対応したコンタクトホール
を開孔し、アルミニウム１２を配線するので、結節点２
５．２６．２７．２９．３０．３１を形成するには大き
な占有面積を必要とする。このため能動層２層積層ＳＲ
ＡＭの集積度は低下する。
イン３，７、ゲート５，９に対応したコンタクトホール
を開孔し、アルミニウム１２を配線するので、結節点２
５．２６．２７．２９．３０．３１を形成するには大き
な占有面積を必要とする。このため能動層２層積層ＳＲ
ＡＭの集積度は低下する。
また、結節点２５．２６．２７および結節点２９．３０
．３１の結線はアルミ配線により実行するので、配線長
が長くなり第１、第２のインバータおよびトランスファ
ーゲートに付加される配線容量は増大する。
．３１の結線はアルミ配線により実行するので、配線長
が長くなり第１、第２のインバータおよびトランスファ
ーゲートに付加される配線容量は増大する。
その結果ＳＲＡＭの回路特性の向上が困難になる。
本発明の目的は結節点２５．２６．２７．２９．３０．
３１の占有面積を減少させることによる集積度の向上と
、配線容量等の削減によるＳＲＡＭの回路特性向上を実
現する能動層２層積層の０ＭＯ８，ＳＲＡＭを提供する
ことにある。
３１の占有面積を減少させることによる集積度の向上と
、配線容量等の削減によるＳＲＡＭの回路特性向上を実
現する能動層２層積層の０ＭＯ８，ＳＲＡＭを提供する
ことにある。
（課題を解決するための手段）
本発明は能動層を２層積層して形成する６トランジスタ
構成のスタティック型記憶素子において、下層能動層中
に第１導電型のＭＯＳＦＥＴを配置し、上層能動層中に
第２導電型のＭＯＳＦＥＴを配置し、第１のインバータ
を構成する第１導電型ＭＯＳＦＥＴのドレインと第２導
電型ＭＯＳＦＥＴのドレインおよび、第２のインバータ
を構成する第１導電型ＭＯＳＦＥＴのゲートと第２導電
型ＭＯＳＦＥＴのゲートを、唯一１個のコンタクトホー
ル中に埋め込んだ柱状の金属により結線することを特徴
とする能動層２層積層記憶素子。
構成のスタティック型記憶素子において、下層能動層中
に第１導電型のＭＯＳＦＥＴを配置し、上層能動層中に
第２導電型のＭＯＳＦＥＴを配置し、第１のインバータ
を構成する第１導電型ＭＯＳＦＥＴのドレインと第２導
電型ＭＯＳＦＥＴのドレインおよび、第２のインバータ
を構成する第１導電型ＭＯＳＦＥＴのゲートと第２導電
型ＭＯＳＦＥＴのゲートを、唯一１個のコンタクトホー
ル中に埋め込んだ柱状の金属により結線することを特徴
とする能動層２層積層記憶素子。
（実施例）
以下、本発明について実施例を用いて説明する。本実施
例においては、半導体膜としてシリコン膜、絶縁膜とし
てシリコン酸化膜、半導体基板としてシリコン基板、配
線材料としてアルミニウム、コンタクトホール中に埋め
込んだ柱状の金属としてタングステンを用いている。
例においては、半導体膜としてシリコン膜、絶縁膜とし
てシリコン酸化膜、半導体基板としてシリコン基板、配
線材料としてアルミニウム、コンタクトホール中に埋め
込んだ柱状の金属としてタングステンを用いている。
第１図（ａ）、（ｂ）は本発明を用い作製した能動層２
層積層ＣＭＯ８−８ＲＡＭ中の結節点２５．２６．２７
に対応する部分の、結線処理前後における断面模式図で
ある。まず、シリコン基板１内にｎＭＯＳＦＥＴを形成
する。さらに層間絶縁膜としてシリコン酸化膜６を形成
する。このあと多結晶シリコン膜を形成しレーザアニー
ル等の方法で単結晶化しＳＯＩ膜とし、そこにｐＭＯＳ
ＦＥＴを形成する。この時、ｎＭＯＳＦＥＴ２２のドレ
イン３と、ｐＭＯＳＦＥＴ２１のドレイン７と、ｎＭＯ
ＳＦＥＴ２４のゲート５と、ｐＭＯＳＦＥＴ２３のゲー
ト９とが、試料表面から見て接する様に配置する（第１
図（ａ））。
層積層ＣＭＯ８−８ＲＡＭ中の結節点２５．２６．２７
に対応する部分の、結線処理前後における断面模式図で
ある。まず、シリコン基板１内にｎＭＯＳＦＥＴを形成
する。さらに層間絶縁膜としてシリコン酸化膜６を形成
する。このあと多結晶シリコン膜を形成しレーザアニー
ル等の方法で単結晶化しＳＯＩ膜とし、そこにｐＭＯＳ
ＦＥＴを形成する。この時、ｎＭＯＳＦＥＴ２２のドレ
イン３と、ｐＭＯＳＦＥＴ２１のドレイン７と、ｎＭＯ
ＳＦＥＴ２４のゲート５と、ｐＭＯＳＦＥＴ２３のゲー
ト９とが、試料表面から見て接する様に配置する（第１
図（ａ））。
次に表面からみてドレイン３，７、ゲート５，９のそれ
ぞれ一部をすべて含むようにコンタクトホールを開孔す
る。すなわちまずレジストをパターニングして露出した
部分のシリコン酸化膜１ｏをドライエツチングし、次い
でゲート９、ドレイン７、シリコン酸化膜６、ゲート５
、シリコン酸化膜２をエツチングしてコンタクトホール
を開孔する。
ぞれ一部をすべて含むようにコンタクトホールを開孔す
る。すなわちまずレジストをパターニングして露出した
部分のシリコン酸化膜１ｏをドライエツチングし、次い
でゲート９、ドレイン７、シリコン酸化膜６、ゲート５
、シリコン酸化膜２をエツチングしてコンタクトホール
を開孔する。
この様に加工した試料表面に膜厚５００Ａのポリシリコ
ン薄膜１３を堆積させ、前述のコンタクトホール部以外
の場所のポリシリコン薄膜１３を異方性ドライエツチン
グにより除去する。ドライエツチングの異方性とコンタ
クトホールのアスペクト比が大きいことによりコンタク
トホール内にのみポリシリコン薄膜１３が残る。
ン薄膜１３を堆積させ、前述のコンタクトホール部以外
の場所のポリシリコン薄膜１３を異方性ドライエツチン
グにより除去する。ドライエツチングの異方性とコンタ
クトホールのアスペクト比が大きいことによりコンタク
トホール内にのみポリシリコン薄膜１３が残る。
最後に、この試料表面にＨ２をキャリアガスとした混合
比１：１のＷＦ６とＳｉＨ４の混合ガスを用い、温度３
００°Ｃの環境でタングステンのＣＶＤ成長を行う。こ
の条件においては、タングステンはシリコン膜上のみに
堆積され、シリコン酸化膜には堆積されない。これでコ
ンタクトホール内のみに柱状のタングステン１１が形成
される（第１図（ｂ））。この柱状タングステン１１は
第１のインバータを構成するｎＭＯＳＦＥＴ２２、ｐＭ
ＯＳＦＥＴ２１の各ドレイン３，７および第２のインバ
ータを構成するｎＭＯＳＦＥＴ２４、ｐＭＯＳＦＥＴ２
３の各ゲート５，９の全てに接している。
比１：１のＷＦ６とＳｉＨ４の混合ガスを用い、温度３
００°Ｃの環境でタングステンのＣＶＤ成長を行う。こ
の条件においては、タングステンはシリコン膜上のみに
堆積され、シリコン酸化膜には堆積されない。これでコ
ンタクトホール内のみに柱状のタングステン１１が形成
される（第１図（ｂ））。この柱状タングステン１１は
第１のインバータを構成するｎＭＯＳＦＥＴ２２、ｐＭ
ＯＳＦＥＴ２１の各ドレイン３，７および第２のインバ
ータを構成するｎＭＯＳＦＥＴ２４、ｐＭＯＳＦＥＴ２
３の各ゲート５，９の全てに接している。
すなわち、結節点２５．２６．２７がタングステン１１
のみで形成できる。
のみで形成できる。
結節点２９．３０．３１も同様に唯一１個のコンタクト
ホール中に埋め込まれたタングステンにより形成できる
。
ホール中に埋め込まれたタングステンにより形成できる
。
本実施例においては、半導体膜としてシリコン膜、絶縁
膜としてシリコン酸化膜、半導体基板としてシリコン基
板、配線材料としてアルミニウム、コンタクトホール中
に埋め込んだ柱状金属としてタングステンを用いたが、
他の種類の半導体膜、他の種類の絶縁膜、他の種類の半
導体基板、他の種類の配線材料、他の種類の金属を用い
ても良い。
膜としてシリコン酸化膜、半導体基板としてシリコン基
板、配線材料としてアルミニウム、コンタクトホール中
に埋め込んだ柱状金属としてタングステンを用いたが、
他の種類の半導体膜、他の種類の絶縁膜、他の種類の半
導体基板、他の種類の配線材料、他の種類の金属を用い
ても良い。
（発明の効果）
以上のように、本発明によれば、能動層２層積層の０Ｍ
Ｏ８，ＳＲＡＭを形成する回路の結節点２５．２６．２
７および結節点２９．３０．３１をそれぞれ唯一１個の
コンタクトホール中に埋め込んだ金属のみで結線できる
ので、上記結節点部の占有面積が減少し、回路の集積度
は向上する。
Ｏ８，ＳＲＡＭを形成する回路の結節点２５．２６．２
７および結節点２９．３０．３１をそれぞれ唯一１個の
コンタクトホール中に埋め込んだ金属のみで結線できる
ので、上記結節点部の占有面積が減少し、回路の集積度
は向上する。
また、結線点２５．２６．２７および結線点２９．３０
゜３１は、特にアルミニウム等による配線を必要とせず
、ドレイン３，７、ゲート５，９を最短距離で結線され
ているので、第１、第２のインバータおよびトランスフ
ァーゲートに付加される配線容量は減少する。その結果
、ＳＲＡＭの回路特性は向上する。
゜３１は、特にアルミニウム等による配線を必要とせず
、ドレイン３，７、ゲート５，９を最短距離で結線され
ているので、第１、第２のインバータおよびトランスフ
ァーゲートに付加される配線容量は減少する。その結果
、ＳＲＡＭの回路特性は向上する。
さらに、コンタクトホールのサイズが小さくなり、シリ
コン薄膜の膜厚に近いサイズになると、従来のシリコン
薄膜の上表面でコンタクトをとるよりも、コンタクトホ
ール側壁のシリコン薄膜表面でコンタクトをとった方が
むしろコンタクト面積は大きい。それゆえ、コンタクト
抵抗の減少が見込まれる。
コン薄膜の膜厚に近いサイズになると、従来のシリコン
薄膜の上表面でコンタクトをとるよりも、コンタクトホ
ール側壁のシリコン薄膜表面でコンタクトをとった方が
むしろコンタクト面積は大きい。それゆえ、コンタクト
抵抗の減少が見込まれる。
第１図（ａ）、 （ｂ）は、本発明の実施例における能
動層２層積層ＣＭＯ８，ＳＲＡＭ中の結節点２５．２６
．２７ ニ対応する部分の断面図、第２図は従来例にお
ける結節点２５゜２６、２７に対応する部分の断面図、
第３図は能動層２層ＣＭＯ８−８ＲＡＭの回路図である
。 図中の番号は以下のものを示す。 １はシリコン基板、２．６．１０はシリコン酸化膜、３
はｎＭＯＳＦＥＴのドレイン、 ４．５はｎＭＯＳＦＥＴのゲート、 ７はｐＭＯＳＦＥＴのドレイン、 ８．９はｐＭＯＳＦＥＴのゲート、１１はタングステン
、１２ハアルミ配線、１３はシリコン薄１１％、２０、
２２．２４．２８はｎＭＯＳＦＥＴ、２１．２３はｐＭ
ＯＳＦＥＴ。
動層２層積層ＣＭＯ８，ＳＲＡＭ中の結節点２５．２６
．２７ ニ対応する部分の断面図、第２図は従来例にお
ける結節点２５゜２６、２７に対応する部分の断面図、
第３図は能動層２層ＣＭＯ８−８ＲＡＭの回路図である
。 図中の番号は以下のものを示す。 １はシリコン基板、２．６．１０はシリコン酸化膜、３
はｎＭＯＳＦＥＴのドレイン、 ４．５はｎＭＯＳＦＥＴのゲート、 ７はｐＭＯＳＦＥＴのドレイン、 ８．９はｐＭＯＳＦＥＴのゲート、１１はタングステン
、１２ハアルミ配線、１３はシリコン薄１１％、２０、
２２．２４．２８はｎＭＯＳＦＥＴ、２１．２３はｐＭ
ＯＳＦＥＴ。
Claims (1)
- 能動層を２層積層して形成する６トランジスタ構成のス
タティック型記憶素子において、下層能動層中に第１導
電型のＭＯＳＦＥＴを配置し、上層能動層中に第２導電
型のＭＯＳＦＥＴを配置し、第１のインバータを構成す
る第１導電型ＭＯＳＦＥＴのドレインと第２導電型ＭＯ
ＳＦＥＴのドレインおよび、第２のインバータを構成す
る第１導電型ＭＯＳＦＥＴのゲートと第２導電型ＭＯＳ
ＦＥＴのゲートを、唯一１個のコンタクトホール中に埋
め込んだ柱状の金属により結線することを特徴とする能
動層２層積層記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094538A JPH07109863B2 (ja) | 1989-04-13 | 1989-04-13 | 能動層２層積層記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094538A JPH07109863B2 (ja) | 1989-04-13 | 1989-04-13 | 能動層２層積層記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271663A true JPH02271663A (ja) | 1990-11-06 |
| JPH07109863B2 JPH07109863B2 (ja) | 1995-11-22 |
Family
ID=14113099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094538A Expired - Lifetime JPH07109863B2 (ja) | 1989-04-13 | 1989-04-13 | 能動層２層積層記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109863B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04274363A (ja) * | 1991-03-01 | 1992-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH07202032A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US5541427A (en) * | 1993-12-03 | 1996-07-30 | International Business Machines Corporation | SRAM cell with capacitor |
| US5654239A (en) * | 1991-03-15 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM |
| US6440790B1 (en) | 1997-02-14 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making semiconductor device having an insulating film positioned between two similarly shaped conductive films |
| KR100418567B1 (ko) * | 2001-06-14 | 2004-02-11 | 주식회사 하이닉스반도체 | 각기 다른 반도체층 상에 ｎｍｏｓ 트랜지스터 및ｐｍｏｓ 트랜지스터를 구비하는 2-입력 노어 게이트 및그 제조 방법 |
| JP2005203780A (ja) * | 2004-01-12 | 2005-07-28 | Samsung Electronics Co Ltd | ノードコンタクト構造体、それを有する半導体素子、及びその配線構造体、並びにその製造方法 |
-
1989
- 1989-04-13 JP JP1094538A patent/JPH07109863B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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