JPH0666427B2 - Ｍｏｓ型半導体集積回路装置の製造方法 - Google Patents
Ｍｏｓ型半導体集積回路装置の製造方法Info
- Publication number
- JPH0666427B2 JPH0666427B2 JP58170633A JP17063383A JPH0666427B2 JP H0666427 B2 JPH0666427 B2 JP H0666427B2 JP 58170633 A JP58170633 A JP 58170633A JP 17063383 A JP17063383 A JP 17063383A JP H0666427 B2 JPH0666427 B2 JP H0666427B2
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- Japan
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- wiring
- integrated circuit
- circuit device
- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 本発明はAl配線以外の配線として、多結晶シリコン配線
とポリサイド配線を各々一層以上使用してなるMOS型半
導体集積回路装置に関し、MOSトランジスタのゲート電
極配線に関する。
とポリサイド配線を各々一層以上使用してなるMOS型半
導体集積回路装置に関し、MOSトランジスタのゲート電
極配線に関する。
年々、MOS型半導体集積回路装置が高集積化，微細化さ
れているとともに、特性、すなわちスピードの面でも、
年々高速化が進められている。
れているとともに、特性、すなわちスピードの面でも、
年々高速化が進められている。
MOS型半導体集積回路装置のほとんどが多結晶シリコン
を用いたシリコンゲート化されている中で、高集積度，
高密度を最も要求されるメモリーの中には多結晶シリコ
ン配線とポリサイド配線との両者の配線を用いた集積回
路装置が開発され発表されている。多結晶シリコンのみ
の配線では配線抵抗による信号の遅延が問題となる領域
へきており、ポリサイド配線とか、リフラクトリメタル
配線とかが必要となってきている。現在の状況下ではリ
フラクトリーメタルは安定性及び加工性に欠ける所にあ
り、性質及び加工性ともに多結晶シリコンに近いポリサ
イドを配線として用いようとしているのが一般的であ
る。
を用いたシリコンゲート化されている中で、高集積度，
高密度を最も要求されるメモリーの中には多結晶シリコ
ン配線とポリサイド配線との両者の配線を用いた集積回
路装置が開発され発表されている。多結晶シリコンのみ
の配線では配線抵抗による信号の遅延が問題となる領域
へきており、ポリサイド配線とか、リフラクトリメタル
配線とかが必要となってきている。現在の状況下ではリ
フラクトリーメタルは安定性及び加工性に欠ける所にあ
り、性質及び加工性ともに多結晶シリコンに近いポリサ
イドを配線として用いようとしているのが一般的であ
る。
現在、開発され発表されている多結晶シリコン配線とポ
リサイド配線を各々一層づつ用いているMOS型半導体集
積回路装置は、ダイナミックRAMの集積回路装置であ
り、ポリサイド配線はMOSトランジスタのゲート配線や
ワードライン及び他の長い配線等に用いられている。多
結晶シリコン配線は容量の電極や短い配線、及び抵抗体
として使用していて、MOSトランジスタのゲート電極と
しては使用されていなかった。この為、MOSトランジス
タの配置や配線等の融通性が悪く、さらに、プロセス工
程の簡略化のさまたげにもなる。
リサイド配線を各々一層づつ用いているMOS型半導体集
積回路装置は、ダイナミックRAMの集積回路装置であ
り、ポリサイド配線はMOSトランジスタのゲート配線や
ワードライン及び他の長い配線等に用いられている。多
結晶シリコン配線は容量の電極や短い配線、及び抵抗体
として使用していて、MOSトランジスタのゲート電極と
しては使用されていなかった。この為、MOSトランジス
タの配置や配線等の融通性が悪く、さらに、プロセス工
程の簡略化のさまたげにもなる。
本発明は、以上のような欠点について改良を加えたもの
であり、本発明の目的は、ゲート電極配線として多結晶
シリコン配線とポリサイド配線とを有する半導体装置に
おいて、各々の半導体素子の配置や配線の自由度が高い
半導体装置を提供することにあり、本発明の他の目的
は、プロセス工程を簡略化する事にある。
であり、本発明の目的は、ゲート電極配線として多結晶
シリコン配線とポリサイド配線とを有する半導体装置に
おいて、各々の半導体素子の配置や配線の自由度が高い
半導体装置を提供することにあり、本発明の他の目的
は、プロセス工程を簡略化する事にある。
第１図〜第４図と第５図〜第８図に製造工程順の断面構
造図を示し、以下に本発明について説明する。
造図を示し、以下に本発明について説明する。
第１図に示すように、Ｐ型単結晶シリコン基板１の上に
フィールド酸化膜２を選択的に形成し、さらにフィール
ド酸化膜２以外の所に第１のゲート酸化膜３を形成す
る。第２図に示すように、多結晶シリコン配線４を形成
した後、多結晶シリコン配線以外の第１のゲート酸化膜
をエッチング除去し、その後へ第２のゲート酸化膜５を
形成する。さらに、その上にポリサイド配線６を形成す
る。
フィールド酸化膜２を選択的に形成し、さらにフィール
ド酸化膜２以外の所に第１のゲート酸化膜３を形成す
る。第２図に示すように、多結晶シリコン配線４を形成
した後、多結晶シリコン配線以外の第１のゲート酸化膜
をエッチング除去し、その後へ第２のゲート酸化膜５を
形成する。さらに、その上にポリサイド配線６を形成す
る。
又、第３図に示すように、イオン打込みによってソース
・ドレインのN+拡散層７を形成し、その上にPSG膜８を
形成する。
・ドレインのN+拡散層７を形成し、その上にPSG膜８を
形成する。
第４図に示すように、N+拡散層及び配線層上のPSG膜に
選択的にコンタクトホールをあけ、さらにAl配線９を形
成する。
選択的にコンタクトホールをあけ、さらにAl配線９を形
成する。
第５図〜第８図には、エンファンスメントMOSトランジ
スタと、デプレッションMOSトランジスタが内蔵されて
いるMOS型半導体集積回路装置でホト工程を１工程簡略
化した方法について示す。
スタと、デプレッションMOSトランジスタが内蔵されて
いるMOS型半導体集積回路装置でホト工程を１工程簡略
化した方法について示す。
第５図に示すように、Ｐ型単結晶シリコン基板11の上に
フィールド酸化膜12を選択的に形成し、さらにフィール
ド酸化膜12以外の所に第１のゲート酸化膜13を形成す
る。第６図に示すように、多結晶シリコン配線14を形成
した後、多結晶シリコン配線以外第１のゲート酸化膜を
エッチング除去し、その後へ、第２のゲート酸化膜15を
形成する。さらに、その上からリンの打込みをし、デプ
レッション領域20を形成する。
フィールド酸化膜12を選択的に形成し、さらにフィール
ド酸化膜12以外の所に第１のゲート酸化膜13を形成す
る。第６図に示すように、多結晶シリコン配線14を形成
した後、多結晶シリコン配線以外第１のゲート酸化膜を
エッチング除去し、その後へ、第２のゲート酸化膜15を
形成する。さらに、その上からリンの打込みをし、デプ
レッション領域20を形成する。
この場合、エンハンスメントMOSトランジスタとデプレ
ッションMOSトランジスタの電極材料が同一材料で同一
層であると、エンハンスメントMOSトランジスタ領域は
ホトレジスト等でマスクして打込まなければならないの
でホト工程が増加するが、本方法のような電極材料毎に
エンハンス，デプレッションを決めておくと、デプレッ
ション打込みの時、エンハンスのトランジスタはゲート
電極をマスクにできるので、特にホトマスク工程は必要
としない。
ッションMOSトランジスタの電極材料が同一材料で同一
層であると、エンハンスメントMOSトランジスタ領域は
ホトレジスト等でマスクして打込まなければならないの
でホト工程が増加するが、本方法のような電極材料毎に
エンハンス，デプレッションを決めておくと、デプレッ
ション打込みの時、エンハンスのトランジスタはゲート
電極をマスクにできるので、特にホトマスク工程は必要
としない。
さらに、第７図に示すように、ポリサイド配線16を形成
し、さらにイオン打込みによってソース・ドレインのN+
拡散層17を形成し、その上にPSG膜18を形成する。
し、さらにイオン打込みによってソース・ドレインのN+
拡散層17を形成し、その上にPSG膜18を形成する。
第８図に示すように、N+拡散層及び配線層上のPSG膜に
選的にコンタクトホールをあけ、さらにAl配線９を形成
する。
選的にコンタクトホールをあけ、さらにAl配線９を形成
する。
以上のように、本発明の方法によるとMOSトランジスタ
の配置や配線等のパターン設計に融通性が良くなる事
と、スレッショールド電圧の異なるMOSトランジスタが
混在する場合、電極材料毎にスレッショールド電圧を決
めておくと、チャンネルドープのホト工程を省略する事
ができる。
の配置や配線等のパターン設計に融通性が良くなる事
と、スレッショールド電圧の異なるMOSトランジスタが
混在する場合、電極材料毎にスレッショールド電圧を決
めておくと、チャンネルドープのホト工程を省略する事
ができる。
本発明の例では、エンハンスメントMOSトランジスタと
デプレッションMOSトランジスタが混在する場合につい
て例を示したが、エンハンスメントMOSトランジスタで
もスレッショルド電圧が異なる場合、デプレッションMO
Sトランジスタでもスレッショルド電圧が異なる場合と
も同様である。このように本発明は、１層目にポリシリ
コンによりゲート電極配線を形成した後、このポリシリ
コン配線の上面及び側面に酸化膜を被覆した後、第２層
目としてポリサイドのゲート電極配線を形成するもので
ある。このような構成をとることにより、例えばダイナ
ミックRAMを想定すると、第１層目にキャパシター電極
を形成するので、配線抵抗は余り問題とならず、むしろ
加工性、ゲート絶縁耐圧性の優れたポリシリコンを使用
することが有利である。一方、第２層目には、スイッチ
ング速度を向上させるために配線抵抗の低いポリサイド
をゲート電極配線として使用することにより、信頼性が
高く、高速性に優れたダイナミックRAMを提供すること
が可能となるものである。この場合にポリシリコンの上
面及び側面に酸化膜を被覆した後、ポリサイド配線を形
成することにより、この被覆された酸化膜がポリシリコ
ン配線とポリサイド配線との層間絶縁膜として作用する
ものである。この酸化膜により、たとえばポリシリコン
配線とポリサイド配線とが交差したとしても絶縁性は十
分に保たれるものである。しかしながら、ポリサイド配
線を先に形成した場合には、ポリサイド配線には、酸化
膜一例えば熱酸化膜を安定に形成することが困難であ
り、ポリサイド配線とポリシリコン配線との絶縁性を保
つことが困難であるので信頼性にかけるという問題が生
じる。このような問題を解決する手段が本発明であり、
半導体素子の信頼性が高く自由度に優れた半導体装置を
提供することが可能となるという効果を有するものであ
る。
デプレッションMOSトランジスタが混在する場合につい
て例を示したが、エンハンスメントMOSトランジスタで
もスレッショルド電圧が異なる場合、デプレッションMO
Sトランジスタでもスレッショルド電圧が異なる場合と
も同様である。このように本発明は、１層目にポリシリ
コンによりゲート電極配線を形成した後、このポリシリ
コン配線の上面及び側面に酸化膜を被覆した後、第２層
目としてポリサイドのゲート電極配線を形成するもので
ある。このような構成をとることにより、例えばダイナ
ミックRAMを想定すると、第１層目にキャパシター電極
を形成するので、配線抵抗は余り問題とならず、むしろ
加工性、ゲート絶縁耐圧性の優れたポリシリコンを使用
することが有利である。一方、第２層目には、スイッチ
ング速度を向上させるために配線抵抗の低いポリサイド
をゲート電極配線として使用することにより、信頼性が
高く、高速性に優れたダイナミックRAMを提供すること
が可能となるものである。この場合にポリシリコンの上
面及び側面に酸化膜を被覆した後、ポリサイド配線を形
成することにより、この被覆された酸化膜がポリシリコ
ン配線とポリサイド配線との層間絶縁膜として作用する
ものである。この酸化膜により、たとえばポリシリコン
配線とポリサイド配線とが交差したとしても絶縁性は十
分に保たれるものである。しかしながら、ポリサイド配
線を先に形成した場合には、ポリサイド配線には、酸化
膜一例えば熱酸化膜を安定に形成することが困難であ
り、ポリサイド配線とポリシリコン配線との絶縁性を保
つことが困難であるので信頼性にかけるという問題が生
じる。このような問題を解決する手段が本発明であり、
半導体素子の信頼性が高く自由度に優れた半導体装置を
提供することが可能となるという効果を有するものであ
る。
第１図〜第４図及び第５図〜第８図は本発明の方法によ
る例としての製造工程順の断面略図である。
る例としての製造工程順の断面略図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 21/88 Ｍ (56)参考文献 特開 昭57−13754（ＪＰ，Ａ) 特開 昭54−58386（ＪＰ，Ａ) 実開 昭54−58002（ＪＰ，Ｕ) ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏ ｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｖｏｌ．ＳＣ−16，Ｎｏ．５（1981．10) Ｐ．499〜505
Claims (1)
- 【請求項１】同一の半導体基板上に複数のトランジスタ
を有するMOS型半導体集積回路装置の製造方法におい
て、前記半導体基板上に第１ゲート絶縁膜を形成する工
程、前記第１ゲート絶縁膜上に第1MOSトランジスタの構
成要素である多結晶シリコンゲート電極を形成する工
程、前記多結晶シリコンゲート電極の上面及び側面と、
第2MOSトランジスタの形成領域となる前記半導体基板上
に各々薄い酸化膜を被覆する工程、しかる後に前記酸化
膜からなる第２ゲート絶縁膜上に第2MOSトランジスタの
構成要素である多結晶シリコン層及びシリサイド層を積
層したポリサイドゲート電極を形成する工程を有するこ
とを特徴とするMOS型半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170633A JPH0666427B2 (ja) | 1983-09-16 | 1983-09-16 | Ｍｏｓ型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170633A JPH0666427B2 (ja) | 1983-09-16 | 1983-09-16 | Ｍｏｓ型半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6062151A JPS6062151A (ja) | 1985-04-10 |
| JPH0666427B2 true JPH0666427B2 (ja) | 1994-08-24 |
Family
ID=15908489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58170633A Expired - Lifetime JPH0666427B2 (ja) | 1983-09-16 | 1983-09-16 | Ｍｏｓ型半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666427B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100228619B1 (ko) * | 1991-03-05 | 1999-11-01 | 아치 케이. 말론 | 자기-정합 접점 형성 방법 및 구조 |
| EP0517368B1 (en) * | 1991-05-03 | 1998-09-16 | STMicroelectronics, Inc. | Local interconnect for integrated circuits |
-
1983
- 1983-09-16 JP JP58170633A patent/JPH0666427B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓＶｏｌ．ＳＣ−１６，Ｎｏ．５（１９８１．１０）Ｐ．４９９〜５０５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6062151A (ja) | 1985-04-10 |
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