JPS6062151A - Ｍｏｓ型半導体集積回路装置とその製造方法 - Google Patents
Ｍｏｓ型半導体集積回路装置とその製造方法Info
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- JPS6062151A JPS6062151A JP58170633A JP17063383A JPS6062151A JP S6062151 A JPS6062151 A JP S6062151A JP 58170633 A JP58170633 A JP 58170633A JP 17063383 A JP17063383 A JP 17063383A JP S6062151 A JPS6062151 A JP S6062151A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｈＬ配線以外の配線として、多結晶シリコン配
線とポリサイド配線を各々一層以上使用してなるＭＯＢ
型半導体集積回路装置に関し、Ｍ０８トランジスタのゲ
ート電極配線に関する。
線とポリサイド配線を各々一層以上使用してなるＭＯＢ
型半導体集積回路装置に関し、Ｍ０８トランジスタのゲ
ート電極配線に関する。
年々、ＭＯ８型半導体集積回路装置が高集積化、微細化
されているとともに、特性、すなわちスピードの面でも
、年々高速化が進められている。
されているとともに、特性、すなわちスピードの面でも
、年々高速化が進められている。
ＭＯ８型半導体集積回路装置のほとんどが多結晶シリコ
ンを用いたシリコンゲート化されている中で、高集積度
、高密度を最も要求されるメモリーの中には多結晶シリ
コン配縁とポリサイド配線との両者の配線を用いた集積
回路装置が開発され発表されている。多結晶シリコンの
みの配線では配線抵抗による信号の遅延が問題となる領
域へきており、ポリサイド配線とか、リフラクトリメタ
ル配線とかが必要となってぜている。現在の状況下では
りフラクトリーメタルは安定性及び加工性に欠ける所に
あり、性質及び加工性ともに多結晶シリコンに近いポリ
サイドを配線として用いようとしているのが一般的であ
る。
ンを用いたシリコンゲート化されている中で、高集積度
、高密度を最も要求されるメモリーの中には多結晶シリ
コン配縁とポリサイド配線との両者の配線を用いた集積
回路装置が開発され発表されている。多結晶シリコンの
みの配線では配線抵抗による信号の遅延が問題となる領
域へきており、ポリサイド配線とか、リフラクトリメタ
ル配線とかが必要となってぜている。現在の状況下では
りフラクトリーメタルは安定性及び加工性に欠ける所に
あり、性質及び加工性ともに多結晶シリコンに近いポリ
サイドを配線として用いようとしているのが一般的であ
る。
現在、開発され発表されている多結晶シリコン配線とポ
リサイド配線を各々一層づつ用いているＭＯＢ型半導体
集積回路装置は、ダイナミックＲＡＭの集積回路装置で
あり、ポリサイド配線はＭ０８トランジスタのゲート配
線やワードライン及び他の長い配線等に用いられている
。多結晶シリコン配線は容量の電極や短い配線、及び抵
抗体として使用していて、ＭＯＳ）ランジスタのゲート
電極としては使用されていなかった。この為、ＭＯＥＩ
）ランジスタの配置や配線等の融通性が悪（、さらに、
プロセス工程の簡略化のさまたげにもなる。
リサイド配線を各々一層づつ用いているＭＯＢ型半導体
集積回路装置は、ダイナミックＲＡＭの集積回路装置で
あり、ポリサイド配線はＭ０８トランジスタのゲート配
線やワードライン及び他の長い配線等に用いられている
。多結晶シリコン配線は容量の電極や短い配線、及び抵
抗体として使用していて、ＭＯＳ）ランジスタのゲート
電極としては使用されていなかった。この為、ＭＯＥＩ
）ランジスタの配置や配線等の融通性が悪（、さらに、
プロセス工程の簡略化のさまたげにもなる。
本発明は、以上のような欠点について改良を加えたもの
であり、本発明の目的は、Ｍ０８トランジスタの配置や
配線等の設計に当って融通性を良くする事にあり、本発
明の他の目的は、プロセス工程を簡略化する事にある。
であり、本発明の目的は、Ｍ０８トランジスタの配置や
配線等の設計に当って融通性を良くする事にあり、本発
明の他の目的は、プロセス工程を簡略化する事にある。
第１図〜第４図と第５図〜第８図に製造工程順の断面構
造図を示し、以下に本発明について説明する。
造図を示し、以下に本発明について説明する。
第１図に示すように、Ｐ型巣結晶シリコン基板１の上に
フィールド酸化膜２を選択的に形成し、さらにフィール
ド酸化膜２以外の所に第１のゲート酸化ｐｓ６を形成す
る。第２図に示すように、多結晶シリコン配線４を形成
した後、多結晶シリコン配線以外の第１のゲート酸化膜
をエツチング除去し、その後へ第２のゲート酸化膜５を
形成する。さらに、その上にポリサイド配線６を形成す
る又、第３図に示すように、イオン打込みによってソー
ス・ドレイン゛のＮ＋拡散ＮＺを形成し、その上にＰ８
Ｇ膜８を形成する。
フィールド酸化膜２を選択的に形成し、さらにフィール
ド酸化膜２以外の所に第１のゲート酸化ｐｓ６を形成す
る。第２図に示すように、多結晶シリコン配線４を形成
した後、多結晶シリコン配線以外の第１のゲート酸化膜
をエツチング除去し、その後へ第２のゲート酸化膜５を
形成する。さらに、その上にポリサイド配線６を形成す
る又、第３図に示すように、イオン打込みによってソー
ス・ドレイン゛のＮ＋拡散ＮＺを形成し、その上にＰ８
Ｇ膜８を形成する。
第４図に示すように、Ｎ＋拡散層及び配線層上のＰＳＧ
膜に選択的にコンタクトホールをあけ、サラにＡＡ配線
９を形成する。
膜に選択的にコンタクトホールをあけ、サラにＡＡ配線
９を形成する。
第５図〜第８図には、エンファンスメントＭＯ８トラン
ジスタと、デプレッションＭＯ８）ランジスタカ；内蔵
されているＭＯＥＩ型半導体集積回路装置でホト工程を
１工程簡略化した方法について示す。
ジスタと、デプレッションＭＯ８）ランジスタカ；内蔵
されているＭＯＥＩ型半導体集積回路装置でホト工程を
１工程簡略化した方法について示す。
第５図に示すように、Ｐ型巣結晶シリコン基板１１の上
にフィールド酸化膜１２を選択的に形成し、さらにフィ
ールド酸化膜１２以外の所に第１のゲート酸化膜１６を
形成する。第６図に示すように、多結晶シリコン配線１
４を形成した後、多結晶シリコン配線以外筒１のゲート
酸化膜をエツチング除去し、その後へ、第２のゲート酸
化膜１５を形成する。さらに、その上からリンの打込み
をし、デプレッション領域２ｏを形成する。
にフィールド酸化膜１２を選択的に形成し、さらにフィ
ールド酸化膜１２以外の所に第１のゲート酸化膜１６を
形成する。第６図に示すように、多結晶シリコン配線１
４を形成した後、多結晶シリコン配線以外筒１のゲート
酸化膜をエツチング除去し、その後へ、第２のゲート酸
化膜１５を形成する。さらに、その上からリンの打込み
をし、デプレッション領域２ｏを形成する。
この場合、エンハンスメントＭＯ８）ランジスタとデプ
レッションＭ０８トランジスタの電極材料が同一材料で
同一層であると、エンハンスメン）ＭＯＳ ）ランジス
タカ“域はホトレジスト等でマスクして打込まなければ
ならないのでホト工程が増加するが、本方法のような電
極材料毎にエンハンス、デプレッションを決めておくと
、デプレッション打込みの時、エンハンスのトランジス
タはゲート電極をマスクにできるので、特にホトマスク
工程は必要としない。
レッションＭ０８トランジスタの電極材料が同一材料で
同一層であると、エンハンスメン）ＭＯＳ ）ランジス
タカ“域はホトレジスト等でマスクして打込まなければ
ならないのでホト工程が増加するが、本方法のような電
極材料毎にエンハンス、デプレッションを決めておくと
、デプレッション打込みの時、エンハンスのトランジス
タはゲート電極をマスクにできるので、特にホトマスク
工程は必要としない。
さらｒ、第７図に示すように、ポリサイド配線１６を形
成し、さらにイオン打込みによってソース・ドレインの
Ｎ＋拡散層１７を形成し、その上（Ｃ７８Ｇ膜１８を形
成する。
成し、さらにイオン打込みによってソース・ドレインの
Ｎ＋拡散層１７を形成し、その上（Ｃ７８Ｇ膜１８を形
成する。
第８図に示すように、Ｎ＋拡散層及び配線層上のＰＥＧ
膜に選的にコンタクトホールをあけ、さらにＡｔ配線９
を形成する。
膜に選的にコンタクトホールをあけ、さらにＡｔ配線９
を形成する。
以上のように、本発明の方法によるとＭＯＳ）ランジス
タの配置や配線等のパターン設計に融通性が良くなる事
と、スレッショールド電圧の異なるＭＯＳ）ランジスタ
が混在する場合、電極材料毎にスレッショールド電圧を
決めておくと、チャンネルドープのホト工程を省略する
事ができる。
タの配置や配線等のパターン設計に融通性が良くなる事
と、スレッショールド電圧の異なるＭＯＳ）ランジスタ
が混在する場合、電極材料毎にスレッショールド電圧を
決めておくと、チャンネルドープのホト工程を省略する
事ができる。
本発明の例では、エンハンスメントＭＯ８）ランジスタ
とデプレッションＭＯ８）ランジスタが混在する場合に
ついて例を示したが、エンハンスメントＭ０８トランジ
スタでもスレッショルド電圧が異なる場合、デプレッシ
ョンＭＯ８）ランジスタでもスレッショルド電圧が累な
る場合とも同様である。
とデプレッションＭＯ８）ランジスタが混在する場合に
ついて例を示したが、エンハンスメントＭ０８トランジ
スタでもスレッショルド電圧が異なる場合、デプレッシ
ョンＭＯ８）ランジスタでもスレッショルド電圧が累な
る場合とも同様である。
第１図〜第４図及び第５図〜第８図は本発明の方法によ
る例としての製造工程順の断面略図である。 以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
る例としての製造工程順の断面略図である。 以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
Claims (2)
- （１） Ａｔ配線以外の配線として、多結晶シリコン配
線と多結晶シリコン層とシリサイド層を重ねて配線とし
たポリサイド配線を各々一層以上使用してなるＭＯ８型
半導体集積回路装置において、ＭＯＥＩ）ランジスタの
ゲート電極配線として、該多結晶シリコン配線及び該ポ
リサイド配線の両者を用いた事を特徴とするＭｏ５ｍ牛
導体集積回路装置。 - （２） 該ゲート電極配線として、該多結晶シリコン配
線を形成した後、該ポリサイド配線を形成した事を特徴
とする特許請求の範ｇ第１項記載のＭＯＢ型半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170633A JPH0666427B2 (ja) | 1983-09-16 | 1983-09-16 | Ｍｏｓ型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170633A JPH0666427B2 (ja) | 1983-09-16 | 1983-09-16 | Ｍｏｓ型半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6062151A true JPS6062151A (ja) | 1985-04-10 |
| JPH0666427B2 JPH0666427B2 (ja) | 1994-08-24 |
Family
ID=15908489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58170633A Expired - Lifetime JPH0666427B2 (ja) | 1983-09-16 | 1983-09-16 | Ｍｏｓ型半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666427B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278098A (en) * | 1991-03-05 | 1994-01-11 | Sgs-Thomson Microelectronics, Inc. | Method for self-aligned polysilicon contact formation |
| US5391520A (en) * | 1991-05-03 | 1995-02-21 | Sgs-Thomson Microelectronics, Inc. | Method for forming local interconnect for integrated circuits |
-
1983
- 1983-09-16 JP JP58170633A patent/JPH0666427B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| IEEE JOURNAL OF SOLID-STATE CIRCUITS=1981 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278098A (en) * | 1991-03-05 | 1994-01-11 | Sgs-Thomson Microelectronics, Inc. | Method for self-aligned polysilicon contact formation |
| US5391520A (en) * | 1991-05-03 | 1995-02-21 | Sgs-Thomson Microelectronics, Inc. | Method for forming local interconnect for integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666427B2 (ja) | 1994-08-24 |
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