JPS6066462A - 積重ね式倍密度読取専用メモリ - Google Patents
積重ね式倍密度読取専用メモリInfo
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- JPS6066462A JPS6066462A JP59159426A JP15942684A JPS6066462A JP S6066462 A JPS6066462 A JP S6066462A JP 59159426 A JP59159426 A JP 59159426A JP 15942684 A JP15942684 A JP 15942684A JP S6066462 A JPS6066462 A JP S6066462A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、記憶配列の分野、特に電界効果１〜ランジス
タを使用した読取専用メモリ（ＲＯＭ）の分野に関する
ものである。
タを使用した読取専用メモリ（ＲＯＭ）の分野に関する
ものである。
［従来技術］
電界効果トランジスタ（Ｆ Ｅ Ｔ）を記憶素子とする
ものを含めて、読取専用メモリは、よく知られており、
現状技術のデジタル電子システムで広範に使用されてい
る。ＲＯＭは、固定プログラム命令およびコンピュータ
操作中に変更の必要のないその他の情報を記憶するため
の、特に魅力的な装置である。ＲＯＭの密度を高め、そ
れによってよりコンバク１〜なＲＯＭまたは記憶容１（
のより大きなＲＯＭを実現することは、依然として半導
体業界の目標である。
ものを含めて、読取専用メモリは、よく知られており、
現状技術のデジタル電子システムで広範に使用されてい
る。ＲＯＭは、固定プログラム命令およびコンピュータ
操作中に変更の必要のないその他の情報を記憶するため
の、特に魅力的な装置である。ＲＯＭの密度を高め、そ
れによってよりコンバク１〜なＲＯＭまたは記憶容１（
のより大きなＲＯＭを実現することは、依然として半導
体業界の目標である。
高密度集積回路を作るための様々な方法が研究されてき
た。例えば、１９８０年６月１７月付けのレッドワイン
等の米国特許第４２０８７２７号では、プログラム弐Ｎ
チャネル電界効果トランジスタから作られたＭＯＳダイ
オードを使用して、ＲＯＭ密度を、高める試みが考察さ
Ａしている。ゲートをＦＥ前記憶素子のドレンに短絡す
ることによってダイオード様のセルができる。レッドワ
イン等のもののような記憶配列は、その密度がＲＯＭア
レイの長さと幅に対して設定される限界によって制限さ
れている。
た。例えば、１９８０年６月１７月付けのレッドワイン
等の米国特許第４２０８７２７号では、プログラム弐Ｎ
チャネル電界効果トランジスタから作られたＭＯＳダイ
オードを使用して、ＲＯＭ密度を、高める試みが考察さ
Ａしている。ゲートをＦＥ前記憶素子のドレンに短絡す
ることによってダイオード様のセルができる。レッドワ
イン等のもののような記憶配列は、その密度がＲＯＭア
レイの長さと幅に対して設定される限界によって制限さ
れている。
例えは２層ないし３層の、しばしばポリシリコンと呼ば
れる多結晶性シリコンを使用して回路密度を高める、い
わゆる多層集積回路加工法を使用することによって高密
度回路を実現することは、半導体業界で一般に知られて
いる６１９８１年６月１６日付けのパンシュレーの米国
特許第４２７２８８０号では、多層集積回路加工法を使
用して、インバータ回路が製造されている。別の多層配
置か、１９８０年１２月１６日イ寸けのレイモント・ジ
ュニアの米国特許第４２４００９７号に例示さオしてい
る。
れる多結晶性シリコンを使用して回路密度を高める、い
わゆる多層集積回路加工法を使用することによって高密
度回路を実現することは、半導体業界で一般に知られて
いる６１９８１年６月１６日付けのパンシュレーの米国
特許第４２７２８８０号では、多層集積回路加工法を使
用して、インバータ回路が製造されている。別の多層配
置か、１９８０年１２月１６日イ寸けのレイモント・ジ
ュニアの米国特許第４２４００９７号に例示さオしてい
る。
［発明が解決しようとする問題点コ
多層集積回路加」二法を読取専用記憶配列に応用するこ
とが、不発１す１の目的である。
とが、不発１す１の目的である。
本発明の第２のＩＩ的は、第１段と第２段の′電界効果
トランジスタ装置が共通ゲートを共用する、積重ね倍密
度読取専用記憶配列を製造することである。
トランジスタ装置が共通ゲートを共用する、積重ね倍密
度読取専用記憶配列を製造することである。
［問題点を解決するための手段］
上記の目的および下記の本発明の詳細な説明から明らか
になるその他の目的は、第１設配列を基板中に形成し、
第２設配列をレーザ・アニールされたポリシリコン層中
に形成して、第１段と第２段の電界効果トランジスタ記
憶配列を製造することによって達成される。別のポリシ
リコン層が、第１段および第２段のＦＥＴ装置によって
共用される共通ゲートを形成する。第】段のポリシリコ
ンは延長されて、第１段および第２段の記憶素子用の共
用ワード線を形成する。検出線および選択線は２重積重
ね配列の表面にまたは埋め込んで形成することができる
。検出線と選択線は、ワー１く線と同じく第１段と第２
段の配列に共通とすることができる。２段積重ねＲＯＭ
配列を個性化（２値情報化）するための技術も開示する
。
になるその他の目的は、第１設配列を基板中に形成し、
第２設配列をレーザ・アニールされたポリシリコン層中
に形成して、第１段と第２段の電界効果トランジスタ記
憶配列を製造することによって達成される。別のポリシ
リコン層が、第１段および第２段のＦＥＴ装置によって
共用される共通ゲートを形成する。第】段のポリシリコ
ンは延長されて、第１段および第２段の記憶素子用の共
用ワード線を形成する。検出線および選択線は２重積重
ね配列の表面にまたは埋め込んで形成することができる
。検出線と選択線は、ワー１く線と同じく第１段と第２
段の配列に共通とすることができる。２段積重ねＲＯＭ
配列を個性化（２値情報化）するための技術も開示する
。
［実施例］
第６図は、Ｆ Ｅ 前記憶素子の従来のＲ（’） Ｍア
レイの一部分の概略図である。このアレイは、複数のワ
ード線Ｗ１〜Ｗ４から構成されている。このワード線は
行線と呼ばれることもあり、検出線８１〜Ｓ３および選
択（ビット）線１３１、Ｂ２と交差している。検出線と
選択（ビット）線は共に列線と呼ばれることがある。検
出線と選択（ビット）線は、一般にワード線に直交し、
ＦＥ前記憶素子がワード線と選択線および検出線との交
点に位置する方形配列を形成している。当業者には周知
のように、ワード線は必ずしも検出線および選択線と直
交しなくてもよい。
レイの一部分の概略図である。このアレイは、複数のワ
ード線Ｗ１〜Ｗ４から構成されている。このワード線は
行線と呼ばれることもあり、検出線８１〜Ｓ３および選
択（ビット）線１３１、Ｂ２と交差している。検出線と
選択（ビット）線は共に列線と呼ばれることがある。検
出線と選択（ビット）線は、一般にワード線に直交し、
ＦＥ前記憶素子がワード線と選択線および検出線との交
点に位置する方形配列を形成している。当業者には周知
のように、ワード線は必ずしも検出線および選択線と直
交しなくてもよい。
それらは、１くＯＭの説明が簡単になるように第６図に
示している。選択線Ｂ１に接続されている記憶素子は、
Ｍ１〜Ｍ１５と記号をつけである。
示している。選択線Ｂ１に接続されている記憶素子は、
Ｍ１〜Ｍ１５と記号をつけである。
選択線［３２に接続されている記憶素子は、Ｍ２〜Ｍ
１．６と記号をっけである。
１．６と記号をっけである。
これらの記号は、本発明の良好な実施例について後で詳
しく説明するとき明らかになるように、本発明の詳細な
説明するためにも使用されるものである。
しく説明するとき明らかになるように、本発明の詳細な
説明するためにも使用されるものである。
各記憶素ｆ−は、チャネル領域を間に挿んだソース領域
とドレン領域、およびチャネル領域に上にあり適当な誘
導体材料によってそれから絶縁されたゲートから構成さ
れる、電界効果トランジスタである。
とドレン領域、およびチャネル領域に上にあり適当な誘
導体材料によってそれから絶縁されたゲートから構成さ
れる、電界効果トランジスタである。
例えば、記憶装置Ｍ１は、ソース１、ドレン３およびゲ
ート２がら構成されている。当業者には知られているよ
うに、ＦＥＴのソース領域とドレン領域は交換できる。
ート２がら構成されている。当業者には知られているよ
うに、ＦＥＴのソース領域とドレン領域は交換できる。
これらの拡散領域に対して使用される名称は、電流の方
向に応じて決まり、電流はドレン領域からソース領域に
流れる。第６図の記憶装置では、電流は検出線から選択
的に流れると仮定しである。すなわち、この場合には、
検出線に接続されている装置領域がドレン領域と呼ばれ
、選択線に接続されている装置領域がソース領域と呼ば
れる。したがって、適当な電位がワード線Ｗ１と選択線
Ｂ１に印加されることによって、記憶装置Ｍ１が選択さ
れるとき、装置Ｍｌはドレン３からチャネルとソース１
を経て選択線Ｂ１へと導通する。他の各記憶装置Ｍ３〜
Ｍ １．５およびＭ２〜Ｍ １６の動作も、装置Ｍ１の
場合と同様である。
向に応じて決まり、電流はドレン領域からソース領域に
流れる。第６図の記憶装置では、電流は検出線から選択
的に流れると仮定しである。すなわち、この場合には、
検出線に接続されている装置領域がドレン領域と呼ばれ
、選択線に接続されている装置領域がソース領域と呼ば
れる。したがって、適当な電位がワード線Ｗ１と選択線
Ｂ１に印加されることによって、記憶装置Ｍ１が選択さ
れるとき、装置Ｍｌはドレン３からチャネルとソース１
を経て選択線Ｂ１へと導通する。他の各記憶装置Ｍ３〜
Ｍ １．５およびＭ２〜Ｍ １６の動作も、装置Ｍ１の
場合と同様である。
説明の便宜上、第６図の記憶素子からなるＦ ＩΣＴ装
置は、Ｎチャネル装置とし、以下の本発明の説明ではＦ
Ｅ ７１”記憶装置と呼ぶものは、すべてＮチャネル
装置とする。たたし当業者には自明のように、本発明は
Ｎチャネル装置に限られるものではなく、Ｐチャネル装
置にも適用できる。
置は、Ｎチャネル装置とし、以下の本発明の説明ではＦ
Ｅ ７１”記憶装置と呼ぶものは、すべてＮチャネル
装置とする。たたし当業者には自明のように、本発明は
Ｎチャネル装置に限られるものではなく、Ｐチャネル装
置にも適用できる。
第６図の配列の個性化（２値情報化）は、通常の様々な
方法で実施することができる。例えば、レッドワイン等
の前記米国特許に記載されているように、選択された装
置のチャネルをホウ素でドープして、チＡ７ネル閾値電
圧■ＤＤより高く、］−げろことによって、エンハンス
メン１〜形装置Ｗ＋：で個性化を実施することができる
。すなわち、ＶＤＤか５ボルトの場合、ホウ素を選択さ
れた装置のチャネルにイオン拡散すると、そのチャネル
閾値型ハ、が５ポル１〜以上に上がる。ホウ素で１−一
プされない＋７１ζ゛」゛は、通常の０．８ポル１〜の
閾値電圧をもつ。
方法で実施することができる。例えば、レッドワイン等
の前記米国特許に記載されているように、選択された装
置のチャネルをホウ素でドープして、チＡ７ネル閾値電
圧■ＤＤより高く、］−げろことによって、エンハンス
メン１〜形装置Ｗ＋：で個性化を実施することができる
。すなわち、ＶＤＤか５ボルトの場合、ホウ素を選択さ
れた装置のチャネルにイオン拡散すると、そのチャネル
閾値型ハ、が５ポル１〜以上に上がる。ホウ素で１−一
プされない＋７１ζ゛」゛は、通常の０．８ポル１〜の
閾値電圧をもつ。
適当なゲート電圧が印加されると、ホウ素で１−一プさ
れないＦ１ζ゛１゛のチャネル電位がその閾値電圧基」
二に上がり、導通が起こる。しかし、ホウ素で１−一プ
されたＩ・” Ｅ ’Ｉ’は、同じゲー１へ電圧を印加
しても、閾値電圧が増加している為に導通しない。
れないＦ１ζ゛１゛のチャネル電位がその閾値電圧基」
二に上がり、導通が起こる。しかし、ホウ素で１−一プ
されたＩ・” Ｅ ’Ｉ’は、同じゲー１へ電圧を印加
しても、閾値電圧が増加している為に導通しない。
もちろん、装置の選択的省略を含めた他の技術を使用し
て、ＲＯＭ配列を個性化することもできる。
て、ＲＯＭ配列を個性化することもできる。
第７図は、第６図に示した配列のレイアラ１−の平面図
を示したものである。第６図と第７図において、メモリ
の同一部品には共通の番号がつけである。すなわち、装
置Ｍ１のソース１は、第６図でも第７図でも、装置Ｍ：
３のソース７、装置Ｍ９のソース４および装置Ｍ １．
１のソース］１のソース１２に共通なノードに接続され
ているものとして示されている。図のように、ツー１−
線Ｗ１〜Ｗ４はゲー１−を形成している。ツー１−線Ｗ
］〜Ｗ４はゲートを形成している。ワード線Ｗ 、１は
、ゲー１−２．５．２６．２９を形成している。同様に
、ワード線Ｗ２はゲー１へ８．１１．２ミ２、；３５を
形成している。選択線と検出器は第２図には示されてい
ないが、通常のやり方で配列１〕または配列内に配置す
ることができる。この配列は、その長さと幅に対する制
限によってその密度が制限されている。
を示したものである。第６図と第７図において、メモリ
の同一部品には共通の番号がつけである。すなわち、装
置Ｍ１のソース１は、第６図でも第７図でも、装置Ｍ：
３のソース７、装置Ｍ９のソース４および装置Ｍ １．
１のソース］１のソース１２に共通なノードに接続され
ているものとして示されている。図のように、ツー１−
線Ｗ１〜Ｗ４はゲー１−を形成している。ツー１−線Ｗ
］〜Ｗ４はゲートを形成している。ワード線Ｗ 、１は
、ゲー１−２．５．２６．２９を形成している。同様に
、ワード線Ｗ２はゲー１へ８．１１．２ミ２、；３５を
形成している。選択線と検出器は第２図には示されてい
ないが、通常のやり方で配列１〕または配列内に配置す
ることができる。この配列は、その長さと幅に対する制
限によってその密度が制限されている。
本発明の教示によ、Ｉ５ば、２段積重ね配列を形成する
ことによって、配列密度が大幅に高まる。
ことによって、配列密度が大幅に高まる。
説明の便宜に、第６図および第７図に示した装置を参照
しながら、２段積重ね配列について説明する。すなわち
、第６図および第７図の音数番号の装置Ｍ１〜ＭＩ５か
らなる第１段の記憶素子と、偶数番号の装置Ｍ２〜Ｍ、
＋６からなる第２段の記１、ハ素Ｆから構成されるもの
として、２段Ｍ Ｕ−、（ね配列を説明することにする
。
しながら、２段積重ね配列について説明する。すなわち
、第６図および第７図の音数番号の装置Ｍ１〜ＭＩ５か
らなる第１段の記憶素子と、偶数番号の装置Ｍ２〜Ｍ、
＋６からなる第２段の記１、ハ素Ｆから構成されるもの
として、２段Ｍ Ｕ−、（ね配列を説明することにする
。
もちろん、本発明はそれに限られるものではなく、装置
Ｍ１〜Ｍｎの第１設配列の」二にＭ’ Ｉ〜Ｍ’ｎと呼
ぶことのできる第２設配列が配置されたものの製造にも
適用される。（ただし、１１は整数である） 本発明の２段積眞ね記憶配列のレイアラ１一平面図を示
した第１図を参照すると、ＲＯＭは実線で示した第１段
の装置と波線で示した第２段の装置から構成されている
。第１段と第２段は、異なる平面上にあることが了解さ
れている。密度を最大にするため、第２段の装置は第１
段の装置に対して４５°外らせて配置されている。ただ
し、この角度は必須条件ではない。この関係は第１図で
は、ソース領域１、ドレン領域３およびゲー１〜２から
なる第１段の装置Ｍ１とソース２７、ドレン２５および
ゲー１−２６からなる第２段の装置ｉｑ Ｍ ２の間に
引いた４５″の角度で表されている。第１図から明らか
なように、これらの装置は、ツー１〜線Ｗ１中に形成さ
れた共通ゲート２．２６を共用している。異なる段にあ
る装置は、互いに４５°外れているので、第１段の電流
の方１ｉ′＋１４よ、第２段の装置の電流方向に対して
９０°外れている。このため、第１段の電流を第２段の
電流から区別できる。
Ｍ１〜Ｍｎの第１設配列の」二にＭ’ Ｉ〜Ｍ’ｎと呼
ぶことのできる第２設配列が配置されたものの製造にも
適用される。（ただし、１１は整数である） 本発明の２段積眞ね記憶配列のレイアラ１一平面図を示
した第１図を参照すると、ＲＯＭは実線で示した第１段
の装置と波線で示した第２段の装置から構成されている
。第１段と第２段は、異なる平面上にあることが了解さ
れている。密度を最大にするため、第２段の装置は第１
段の装置に対して４５°外らせて配置されている。ただ
し、この角度は必須条件ではない。この関係は第１図で
は、ソース領域１、ドレン領域３およびゲー１〜２から
なる第１段の装置Ｍ１とソース２７、ドレン２５および
ゲー１−２６からなる第２段の装置ｉｑ Ｍ ２の間に
引いた４５″の角度で表されている。第１図から明らか
なように、これらの装置は、ツー１〜線Ｗ１中に形成さ
れた共通ゲート２．２６を共用している。異なる段にあ
る装置は、互いに４５°外れているので、第１段の電流
の方１ｉ′＋１４よ、第２段の装置の電流方向に対して
９０°外れている。このため、第１段の電流を第２段の
電流から区別できる。
また、第１図から、共通のソースおよびドレン拡散領域
も、アレイ密度を高めるのに役、（′Ａっていることが
気づかれる。例えば単一の拡散領域が、装置Ｍ１、ＭＳ
、Ｍ９、ＭＩＪのソース１．４．７゜１２を画定してい
る。同様に共通ドレン拡散領域が、記憶装置Ｍ３とＭＳ
のソース９と１５を画定している。
も、アレイ密度を高めるのに役、（′Ａっていることが
気づかれる。例えば単一の拡散領域が、装置Ｍ１、ＭＳ
、Ｍ９、ＭＩＪのソース１．４．７゜１２を画定してい
る。同様に共通ドレン拡散領域が、記憶装置Ｍ３とＭＳ
のソース９と１５を画定している。
次に、第２８図ないし第２（ｚ図を参照しながら、この
配列の製造方法について説明する。これらの図は、第１
図の線Ａ−Ａ’に沿って切断した、製造工程の各段階で
の断面を示したものである。配列は通常の半導体集積回
路加工技術を用いて製造されるので、使用される特定の
ステップをまとめることにする。第２ ａ １３Ｊは、
２段積重ね配列の下段装置の断面を示したものである。
配列の製造方法について説明する。これらの図は、第１
図の線Ａ−Ａ’に沿って切断した、製造工程の各段階で
の断面を示したものである。配列は通常の半導体集積回
路加工技術を用いて製造されるので、使用される特定の
ステップをまとめることにする。第２ ａ １３Ｊは、
２段積重ね配列の下段装置の断面を示したものである。
この装置は、下記のようにして作られる。Ｎチャンネル
装置用のＰ基板１００中に、まず標準的方法を用いて装
置領域を画定する。その後、ゲート酸化物２００を２５
〜５０η川の厚さまで熱的に成長させる。
装置用のＰ基板１００中に、まず標準的方法を用いて装
置領域を画定する。その後、ゲート酸化物２００を２５
〜５０η川の厚さまで熱的に成長させる。
次の加ニステップは、使用される個性化概念によって規
定される。本発明にもとづく一つの個性化体系は、一部
の配列装置のエンハンスメント・モードを低い閾値電圧
にし、その他の配列装置のエンハンスメント・モードを
高い閾値電圧にし、それによって配列を論理ｌおよび論
Ｊ！ｌ！Ｏの位置にプログラミングするものである。こ
の個性化体系を使用する場合、下段配列を形成するため
の加」二手順は、下記のステップに従う。標準的イオン
注入法を用いてホウ素などのＰ型ドーパントでドープす
る。これによって、例えば０．８Ｖと相対的に近い閾値
電圧をもつエンハンスメン１〜形装置ができる９次に、
リンをドープしたポリシリコン層を付着する。通常のフ
オトレシスト法およびマスキング法を用いて、装置のゲ
ート領域１４とワード線パターン（図示せず）を画定す
る。次にパターンをエッチして、ポリシリコン・ツー１
−線とグー１〜領域１４を形成する。次にヒ素のイオン
注入によって、ソースおよびドレン拡散領域１３．１５
を拡散させる。先に形成されたゲー１〜１４によって、
ソースおよびドレン領域の自動位置合せがｉｉＪ能とな
る。次にソース、ドレン、グー１〜領域」−に二酸化ケ
イ素２０７を大体３５〜（ＳＯηｎｌの厚さまで熱的に
成長させる。加工のこの時点で、選択的装置は、位閾値
エンハンスメン１−形装置から高閾値エンハンスメント
形装置への変更を加えられる。それを実現するため、）
第１−レジスト２０８をプロツクアラ１−・マスクとし
て塗部し、一部装置をマスク・アウトする。このマスク
は、モード変更を受ける装置のチャネル領域がブロック
されないままとなるように画定されている。次に配列に
ホウ素の高エネルギー・イオン注入を施す。こうして、
ホウ素が露出した装置のゲート１４を経てそのチャネル
に拡散する。このステップによってブロックされない装
置は、低閾値エンハンスメント形装置から高閾値エンハ
ンスメント形装置へと変わる。図には示されていないが
、直接接触エッチによって、後でその形成について説明
する第２段のポリシリコンが一部のＮ゛拡散領域に接触
して、配列の選択線を形成できるようにするだめの穴か
形成さ、ＩＬる。
定される。本発明にもとづく一つの個性化体系は、一部
の配列装置のエンハンスメント・モードを低い閾値電圧
にし、その他の配列装置のエンハンスメント・モードを
高い閾値電圧にし、それによって配列を論理ｌおよび論
Ｊ！ｌ！Ｏの位置にプログラミングするものである。こ
の個性化体系を使用する場合、下段配列を形成するため
の加」二手順は、下記のステップに従う。標準的イオン
注入法を用いてホウ素などのＰ型ドーパントでドープす
る。これによって、例えば０．８Ｖと相対的に近い閾値
電圧をもつエンハンスメン１〜形装置ができる９次に、
リンをドープしたポリシリコン層を付着する。通常のフ
オトレシスト法およびマスキング法を用いて、装置のゲ
ート領域１４とワード線パターン（図示せず）を画定す
る。次にパターンをエッチして、ポリシリコン・ツー１
−線とグー１〜領域１４を形成する。次にヒ素のイオン
注入によって、ソースおよびドレン拡散領域１３．１５
を拡散させる。先に形成されたゲー１〜１４によって、
ソースおよびドレン領域の自動位置合せがｉｉＪ能とな
る。次にソース、ドレン、グー１〜領域」−に二酸化ケ
イ素２０７を大体３５〜（ＳＯηｎｌの厚さまで熱的に
成長させる。加工のこの時点で、選択的装置は、位閾値
エンハンスメン１−形装置から高閾値エンハンスメント
形装置への変更を加えられる。それを実現するため、）
第１−レジスト２０８をプロツクアラ１−・マスクとし
て塗部し、一部装置をマスク・アウトする。このマスク
は、モード変更を受ける装置のチャネル領域がブロック
されないままとなるように画定されている。次に配列に
ホウ素の高エネルギー・イオン注入を施す。こうして、
ホウ素が露出した装置のゲート１４を経てそのチャネル
に拡散する。このステップによってブロックされない装
置は、低閾値エンハンスメント形装置から高閾値エンハ
ンスメント形装置へと変わる。図には示されていないが
、直接接触エッチによって、後でその形成について説明
する第２段のポリシリコンが一部のＮ゛拡散領域に接触
して、配列の選択線を形成できるようにするだめの穴か
形成さ、ＩＬる。
次に第２ ｂ図を参照しながら、第２段の配列の形成に
ついて説明する。第２段装置は、第２段装置（〔のチャ
ネルか第１段装置のチャネルに対して９０°外れた位置
にくるようにするため、できＪＬば第１段装置に対して
４５°外れた位置に配置するのが望ましいことを思い起
こすべきである。したがって、第２１）図には第１段装
置のソース拡散領域１３とドレン拡散領域１５の間のチ
ャネルの長さが示されているが、第２段装置のチャネル
は幅しか示されていず、そのソース領域とドレン領域は
図面には見えない。
ついて説明する。第２段装置は、第２段装置（〔のチャ
ネルか第１段装置のチャネルに対して９０°外れた位置
にくるようにするため、できＪＬば第１段装置に対して
４５°外れた位置に配置するのが望ましいことを思い起
こすべきである。したがって、第２１）図には第１段装
置のソース拡散領域１３とドレン拡散領域１５の間のチ
ャネルの長さが示されているが、第２段装置のチャネル
は幅しか示されていず、そのソース領域とドレン領域は
図面には見えない。
上段配列装置を形成するため、フオトレジスト２０８を
除去し、第２のポリシリコン層２］０を大体５００〜１
１０００ｎの厚さまで付着させる。
除去し、第２のポリシリコン層２］０を大体５００〜１
１０００ｎの厚さまで付着させる。
このフィルムを軽くドープして、２〜１０オ一１１／口
のＰ型層を形成する。ポリシリコン層２］０を既知のや
り方でレーザー・アニールして、大きなまたは単一の結
晶性材料を形成する。第２段ポリシリコン中に第２のＦ
ＥＴを形成する。標準的技術を用いて、レーザー・アニ
ールされた第２段ポリシリコンＦＣＪ２１０中に、第２
１）図には刀（されていないＮ＋領領域拡散させて、ソ
ース領域およびトレン領域を形成する。当業者には自明
のように、適当なフォトレジスト技術およびマスキング
技術を用いて、第２段ポリシリコン層中の配列パターン
を決定し、画定する。
のＰ型層を形成する。ポリシリコン層２］０を既知のや
り方でレーザー・アニールして、大きなまたは単一の結
晶性材料を形成する。第２段ポリシリコン中に第２のＦ
ＥＴを形成する。標準的技術を用いて、レーザー・アニ
ールされた第２段ポリシリコンＦＣＪ２１０中に、第２
１）図には刀（されていないＮ＋領領域拡散させて、ソ
ース領域およびトレン領域を形成する。当業者には自明
のように、適当なフォトレジスト技術およびマスキング
技術を用いて、第２段ポリシリコン層中の配列パターン
を決定し、画定する。
Ｐ型ポリシリコン材料が、第２設配列の至る所にエンハ
ンスメント形装置を生成する。ブロックアウト・マスク
を使用して、さらに変更を施すべき露出された装置を選
択することによつ−Ｃ１次に個性化を実施することがで
きる。ここで配列にホウ素をイオン注入して、マスクさ
れていない場所に高閾値エンハンスメント形装置を作る
。これによって、上段の配列は、論理１と論理Ｏの場所
に個性化される。
ンスメント形装置を生成する。ブロックアウト・マスク
を使用して、さらに変更を施すべき露出された装置を選
択することによつ−Ｃ１次に個性化を実施することがで
きる。ここで配列にホウ素をイオン注入して、マスクさ
れていない場所に高閾値エンハンスメント形装置を作る
。これによって、上段の配列は、論理１と論理Ｏの場所
に個性化される。
個性化した後、約５００ηＩＩＩのＣＶ Ｉ）酸化物を
付着させ、適当なフ第１−レジスト技術とマスキング技
術によって選択線パターン（図示せず）を画定した後、
それをエッチして選択的領域を形成する。良好な実施例
では、選択線はケイ化物を用いて形成される。このケイ
化物領域は、（前記のエツチング工程の結果露出した）
露出した第２段ポリシリコン上にタングステンその他適
当な月料のフィルムを付着させて、アニール後に２〜４
オ一ム／口の導電性領域を生成することによって形成さ
れる。次に、さらに約５００ｎｍのＣＶ １．）酸化物
を付着させて、ケイ化物領域を絶縁する。
付着させ、適当なフ第１−レジスト技術とマスキング技
術によって選択線パターン（図示せず）を画定した後、
それをエッチして選択的領域を形成する。良好な実施例
では、選択線はケイ化物を用いて形成される。このケイ
化物領域は、（前記のエツチング工程の結果露出した）
露出した第２段ポリシリコン上にタングステンその他適
当な月料のフィルムを付着させて、アニール後に２〜４
オ一ム／口の導電性領域を生成することによって形成さ
れる。次に、さらに約５００ｎｍのＣＶ １．）酸化物
を付着させて、ケイ化物領域を絶縁する。
次に、第２Ｃ図を参照しながら、２段積重ね配列の完成
について説明する。第２Ｃ図にはケイ化物選択線が示さ
れていないことに注意すること。
について説明する。第２Ｃ図にはケイ化物選択線が示さ
れていないことに注意すること。
それらは、本発明の説明の便宜上、省略したものである
。ケイ化領域の選択線の良好な配置については、後で第
３図および第４図を参照しながら説明する。再び第２Ｃ
図に戻ると、次に方向性接触エッチを使用して、Ｎゝ領
領域穴をあけ、ウェハ基板中に第１段装置のドレンを形
成する。さらに、第２Ｃ図には示されていない穴をＮ１
領域にあけて、上部がアニールされたポリシリコン中に
ドレン領域を形成する。アルミニウムなどの金属を付着
させて、これらのＮ＋ドレン領域を接触させる金属検出
線４００を形成する。２段積重ね配列全体の上に不働態
化層２１４を付着させ、選択的にエッチして、接点用の
ヴアイアホールを作る。こうしてチップが完成する。
。ケイ化領域の選択線の良好な配置については、後で第
３図および第４図を参照しながら説明する。再び第２Ｃ
図に戻ると、次に方向性接触エッチを使用して、Ｎゝ領
領域穴をあけ、ウェハ基板中に第１段装置のドレンを形
成する。さらに、第２Ｃ図には示されていない穴をＮ１
領域にあけて、上部がアニールされたポリシリコン中に
ドレン領域を形成する。アルミニウムなどの金属を付着
させて、これらのＮ＋ドレン領域を接触させる金属検出
線４００を形成する。２段積重ね配列全体の上に不働態
化層２１４を付着させ、選択的にエッチして、接点用の
ヴアイアホールを作る。こうしてチップが完成する。
ここで説明したＮＭＯＳアレイは、積重ねＣＭＯ８装置
を含む標準的ＣＭ Ｏ’Ｓ周辺装置と両立することがで
きることに注意すべきである。周辺領域を画定し、第２
段ポリシリコン層の周辺酸域をＮ背景ドープしてＰチャ
ネル装置を形成し、こうして積重ねＣＭＯ８回路を形成
することによって。
を含む標準的ＣＭ Ｏ’Ｓ周辺装置と両立することがで
きることに注意すべきである。周辺領域を画定し、第２
段ポリシリコン層の周辺酸域をＮ背景ドープしてＰチャ
ネル装置を形成し、こうして積重ねＣＭＯ８回路を形成
することによって。
チップ上に周辺装置か形成できる。すなわち、第１段ポ
リシリコン中に形成されたワード線Ｗｌ〜Ｗ４を、その
ソース・１−レンが埋込み接点または金属を介して第１
段ポリシリコンに接続できるＣＭ ＯＳ Ｆ Ｅ Ｔ装
置から追い出すことができる。
リシリコン中に形成されたワード線Ｗｌ〜Ｗ４を、その
ソース・１−レンが埋込み接点または金属を介して第１
段ポリシリコンに接続できるＣＭ ＯＳ Ｆ Ｅ Ｔ装
置から追い出すことができる。
周辺回路が埋込み接点を必要とする場合には、ゲー１へ
酸化物２００を成長させた直後に、それらを形成するこ
とになる。また、第２ゲー１−領域２０７を成長させる
前に第１段ポリシリコン層をレーザー・アニールできる
ことにも注意すること。そうすると熱的成長の前に表面
スパイクが減少することになる。
酸化物２００を成長させた直後に、それらを形成するこ
とになる。また、第２ゲー１−領域２０７を成長させる
前に第１段ポリシリコン層をレーザー・アニールできる
ことにも注意すること。そうすると熱的成長の前に表面
スパイクが減少することになる。
第３図は、２段積重ね配列の平面図を示したもので、選
択線を形成するケイ化された第２段ポリシリコン領域を
説明の便宜上露出させである。第３図に示した配列を積
重ねる際に、単一選択線Ｂ′ １が２本の選択線Ｂ１と
Ｂ２の代りに使用されていることに注、Ｉｉ、すべきで
ある。第４ａ図および第４ｂ図は、第３図に示した２重
積重ね配列の一部分をそれぞれ線Ａ−Ａ’および線Ｒ−
１３’ に沿って切断した断面図である。
択線を形成するケイ化された第２段ポリシリコン領域を
説明の便宜上露出させである。第３図に示した配列を積
重ねる際に、単一選択線Ｂ′ １が２本の選択線Ｂ１と
Ｂ２の代りに使用されていることに注、Ｉｉ、すべきで
ある。第４ａ図および第４ｂ図は、第３図に示した２重
積重ね配列の一部分をそれぞれ線Ａ−Ａ’および線Ｒ−
１３’ に沿って切断した断面図である。
第３図には、ドレン拡散領域への電気接続用の金属検出
線は示されていない。先に第２ａ図ないし第２Ｃ図に関
して説明したやり方で接触領域２３０を形成して、Ｎ＋
ドレン拡散領域と金属線の間に接触を実現する。それら
は、−２酸化ケイ素のドレン拡散領域の上側の場所に穴
をエッチし、その後にビット線を形成するとき、穴を金
属で充填することによって形成される。選択線を形成す
るケイ化された第２段ポリシリコンが、第１段および第
２段の装置のソース領域を接触させる。すなわち、選択
線Ｂ’ ｌが、２３２′でそれぞれ装置Ｍ２とＭ１２の
ソース２７．２８を含むソース領域の第２段ポリシリコ
ン・フィルム中のＮ＋拡散領域を接触させる。選択線Ｂ
’ ｌはさらに装置Ｍ４、Ｍ６、Ｍ１２、Ｍ１４用のソ
ースを形成する第２段ポリシリコン・フィルム内のＮ＋
領領域接触させる、また、装置Ｍ８とＭ Ｉ Ｇ用のソ
ースを形成するソース領域は、ケイ化された第２段ポリ
シリコンによって接触される。
線は示されていない。先に第２ａ図ないし第２Ｃ図に関
して説明したやり方で接触領域２３０を形成して、Ｎ＋
ドレン拡散領域と金属線の間に接触を実現する。それら
は、−２酸化ケイ素のドレン拡散領域の上側の場所に穴
をエッチし、その後にビット線を形成するとき、穴を金
属で充填することによって形成される。選択線を形成す
るケイ化された第２段ポリシリコンが、第１段および第
２段の装置のソース領域を接触させる。すなわち、選択
線Ｂ’ ｌが、２３２′でそれぞれ装置Ｍ２とＭ１２の
ソース２７．２８を含むソース領域の第２段ポリシリコ
ン・フィルム中のＮ＋拡散領域を接触させる。選択線Ｂ
’ ｌはさらに装置Ｍ４、Ｍ６、Ｍ１２、Ｍ１４用のソ
ースを形成する第２段ポリシリコン・フィルム内のＮ＋
領領域接触させる、また、装置Ｍ８とＭ Ｉ Ｇ用のソ
ースを形成するソース領域は、ケイ化された第２段ポリ
シリコンによって接触される。
領域２３２は、ケイ化された第２段ポリシリコンの選択
線■３′］を、基板中に形成された第１設配列中の装置
のソースを形成するソース拡散領域に接触させるための
接触領域を表している。
線■３′］を、基板中に形成された第１設配列中の装置
のソースを形成するソース拡散領域に接触させるための
接触領域を表している。
ここで第４ａ図を参照すると、選択線１３′１を第１段
アレイ装置のＮ＋ソース領域」に接続するための接触領
域２３２が、二酸化ケイ素に穴をエッチすることによっ
て形成されることがわかる。
アレイ装置のＮ＋ソース領域」に接続するための接触領
域２３２が、二酸化ケイ素に穴をエッチすることによっ
て形成されることがわかる。
さらに具体的にいえは、先に述べたように、ＣＶｌ）酸
化物をエッチしてケイ化物のための所期の領域を画定す
ることによって、ケイ化領域が形成される。Ｎ＋ソース
領域１のにの領域をソース領域までエッチし、こうして
できた穴を薄膜ケイ化物３０’が表面に付着されたケイ
化ポリシリコンで充填する。第４ｂ図に示されているよ
うに、ＣＶｌつ酸化物をエッチした後、第２段装置のＮ
＋ソース領域に選択線用ケイ化物領域３００°を付着さ
せる。
化物をエッチしてケイ化物のための所期の領域を画定す
ることによって、ケイ化領域が形成される。Ｎ＋ソース
領域１のにの領域をソース領域までエッチし、こうして
できた穴を薄膜ケイ化物３０’が表面に付着されたケイ
化ポリシリコンで充填する。第４ｂ図に示されているよ
うに、ＣＶｌつ酸化物をエッチした後、第２段装置のＮ
＋ソース領域に選択線用ケイ化物領域３００°を付着さ
せる。
第５図は、第１段および第２段の配列装置のドレン拡散
領域を接触させるための検出線の一つの配置を示したも
のである。検出線Ｓ’ ］およびＳ′２は、第２Ｃ図、
第４ａ図および第４１）図に示されている金属検出線に
対応する。第５図と先行各図の同し部品には、共通の番
号がつけである。すなわち、検出線Ｓ’ Ｊ−は、アレ
イ表面を横切る千鳥形として示してあり、接触領域２３
０て下段装置Ｍ１〜Ｍ１５を接触させる。すくに思い出
されるように、良好な実施例では、金属がドレン拡散領
域に直接接触できるように、各１〜レン領域に穴がエッ
チされる。第４ａ図かられかるように、接触領域２：３
０は、不動態化層の十の装置頂面から二酸化ケイ素層を
経てＮ１ソース領域３に下っている。第４ｂ図かられか
る様に接触領域２３０ ’は、ポリシリコン・フィルｔ
１中のＮ”ｌ−レン領域を接触させて、第２段アレイ装
置を検出線に１シ続している。
領域を接触させるための検出線の一つの配置を示したも
のである。検出線Ｓ’ ］およびＳ′２は、第２Ｃ図、
第４ａ図および第４１）図に示されている金属検出線に
対応する。第５図と先行各図の同し部品には、共通の番
号がつけである。すなわち、検出線Ｓ’ Ｊ−は、アレ
イ表面を横切る千鳥形として示してあり、接触領域２３
０て下段装置Ｍ１〜Ｍ１５を接触させる。すくに思い出
されるように、良好な実施例では、金属がドレン拡散領
域に直接接触できるように、各１〜レン領域に穴がエッ
チされる。第４ａ図かられかるように、接触領域２：３
０は、不動態化層の十の装置頂面から二酸化ケイ素層を
経てＮ１ソース領域３に下っている。第４ｂ図かられか
る様に接触領域２３０ ’は、ポリシリコン・フィルｔ
１中のＮ”ｌ−レン領域を接触させて、第２段アレイ装
置を検出線に１シ続している。
実施例を参照しながら本発明について説明してきたが、
この説明は限定的な意味に解釈されることを企図したも
のではない。ここに記載された実施例に対する様々な修
正およびその他の実施例は、したがった、特、１１請求
の範囲によって１本発明の真の範囲に含まれる修正また
は実施例がカバーされることが企図されている。
この説明は限定的な意味に解釈されることを企図したも
のではない。ここに記載された実施例に対する様々な修
正およびその他の実施例は、したがった、特、１１請求
の範囲によって１本発明の真の範囲に含まれる修正また
は実施例がカバーされることが企図されている。
［発明の効果］
この発明によれば、読取専用記憶配列においてメモリ素
子の配列密度を従来例に較べて２倍に高めて高集積化を
図ることができるという効果がある。
子の配列密度を従来例に較べて２倍に高めて高集積化を
図ることができるという効果がある。
第１図は、本発明の教示にもとづく２段積重ね電界効果
１−ランジスタ記憶配列のレイアラ１一平面図である。 第２ａ図は、部分的に製造された２段積りでね配列を示
す、第１図の線Ａ−ＬＡ’に沿って切断された断面図で
ある。 第２ｂ図は、製造工程の後半段階の２段積重ね配列を示
ず、第１図の線Δ−Ａ′に沿ってψノ断された断面図で
ある。 第２ｃ図は、完成した２段積用ねアレイを示す、第１図
の線Ａ−Ａ’に沿って切断された断面図である。 第３図は、第２段ポリシリコン・フィルム中にケイ化物
を用いて形成された選択線を示す本発明の教示にもとづ
く２段積重ね配列のレイアラ１へ平面図である。 第４ａ図は、第３図の線Δ−Δ′に沿って切断された断
面図である。 第４ｂ図は、第３図の線Ｂ −ｆ３ ’ に沿って切断
された断面図である。 第５図は、検出線の一つのレイアラ１−装置を示す、本
発明の２段積重ね記憶配列のレイアウト平面図である。 第６図は、先行技術のＦＥＴ読取専用メモリの概略図で
ある。 第７図は、第６図に概略的に示した先行技術の１？Ｅ
Ｔメモリのレイアラ１〜平面図である。 第１図 第３図 第２に＋図 ’：’ｌ’、 、ｉ ａ図 第４ｂ図 し Ｂ’ｌ、 ′： 第５図
１−ランジスタ記憶配列のレイアラ１一平面図である。 第２ａ図は、部分的に製造された２段積りでね配列を示
す、第１図の線Ａ−ＬＡ’に沿って切断された断面図で
ある。 第２ｂ図は、製造工程の後半段階の２段積重ね配列を示
ず、第１図の線Δ−Ａ′に沿ってψノ断された断面図で
ある。 第２ｃ図は、完成した２段積用ねアレイを示す、第１図
の線Ａ−Ａ’に沿って切断された断面図である。 第３図は、第２段ポリシリコン・フィルム中にケイ化物
を用いて形成された選択線を示す本発明の教示にもとづ
く２段積重ね配列のレイアラ１へ平面図である。 第４ａ図は、第３図の線Δ−Δ′に沿って切断された断
面図である。 第４ｂ図は、第３図の線Ｂ −ｆ３ ’ に沿って切断
された断面図である。 第５図は、検出線の一つのレイアラ１−装置を示す、本
発明の２段積重ね記憶配列のレイアウト平面図である。 第６図は、先行技術のＦＥＴ読取専用メモリの概略図で
ある。 第７図は、第６図に概略的に示した先行技術の１？Ｅ
Ｔメモリのレイアラ１〜平面図である。 第１図 第３図 第２に＋図 ’：’ｌ’、 、ｉ ａ図 第４ｂ図 し Ｂ’ｌ、 ′： 第５図
Claims (1)
- 【特許請求の範囲】 半導体基板中に形成されたソース領域とドレン領域をも
つ、電界効果装置の第１の配列と、第１の配列の上にあ
る半導体材料層中に形成されたソース領域とドレン領域
をもつ、電界効果装置の第２の配列と、 第１及び第２の配列の中間に置かれた第１及び第２の配
列の共通のゲートと、 を含む積重ね式倍密度読取専用メモリ、。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/530,452 US4603341A (en) | 1983-09-08 | 1983-09-08 | Stacked double dense read only memory |
| US530452 | 1983-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6066462A true JPS6066462A (ja) | 1985-04-16 |
| JPS6034274B2 JPS6034274B2 (ja) | 1985-08-07 |
Family
ID=24113686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59159426A Expired JPS6034274B2 (ja) | 1983-09-08 | 1984-07-31 | 積重ね式倍密度読取専用メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4603341A (ja) |
| EP (1) | EP0137207B1 (ja) |
| JP (1) | JPS6034274B2 (ja) |
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