Beschreibung
Nichtflüchtige NOR-Halbleiterspeichereinrichtung und Verfahren zu deren Programmierung
Die vorliegende Erfindung bezieht sich auf eine nichtflüchti¬ ge NOR-Halbleiterspeichereinrichtung und ein Verfahren zu deren Programmierung und insbesondere auf einen Flash EEPROM- Speicher mit einer neuartigen NOR-Gatetransistorfeld-Archi- tektur.
Die meisten Rechnereinheiten bzw. Computer benutzen derzeit magnetische Plattenlaufwerke zum Speichern von größeren Datenmengen. Derartige Plattenlaufwerke bzw. mechanische Spei- chervorrichtungen benötigen jedoch einen relativ großen Platz und weisen eine Vielzahl von beweglichen Teilen auf. Folglich sind sie störanfällig und besitzen einen beträchtlichen Stromverbrauch. Darüber hinaus werden die zukünftigen Rechnereinheiten bzw. Computer sowie andere digitale Geräte wie beispielsweise digitale Kameras oder Palmgeräte bzw. PTAs immer kleiner, weshalb herkömmliche mechanische Speichereinrichtungen ungeeignet sind.
Als Alternative zu derartigen herkömmlichen mechanischen Speichereinrichtungen haben sich in letzter Zeit nichtflüchtige Halbleiterspeichereinrichtungen immer mehr durchgesetzt, wie sie beispielsweise als Flash-Speicher, EEPROM, EPROM und dergleichen bekannt sind. Als wichtigste Vertreter derartiger elektrisch löschbarer und elektrisch programmierbarer Spei- chereinrichtungen sind die sogenannten NAND- sowie NOR-Halb- leiterspeichereinrichtungen bekannt. In beiden Halbleiterspeichereinrichtungen weisen die Speicherzellen sogenannte Eintransistor-Speicherzellen auf, wobei üblicherweise in einem Halbleitersubstrat ein Draingebiet und ein Sourcegebiet ausgebildet ist und sich über dem dazwischen liegenden Kanalabschnitt eine isolierte ladungsspeichernde Schicht sowie eine darüber angeordnete isolierte Steuerschicht befindet. Zum
Programmieren einer derartigen Eintransistor-Zelle werden an die Steuerschicht und das Draingebiet relativ hohe Spannungen angelegt, während das Sourcegebiet üblicherweise auf Masse liegt. Unter derartigen Umständen erfolgt ein Einbringen von Ladungsträgern in die ladungsspeichernde Schicht mittels Kanalinjektion, Injektion heißer Ladungsträger und/oder Fowler- Nordheim-Tunneln. Die Ladungsträger verbleiben hierbei in der ladungsspeichernden Schicht und ändern nachhaltig das Schaltverhalten des jeweiligen Feldeffekttransistors.
Während in den vorstehend beschriebenen NAND-Halbleiterspei- chereinrichtungen eine Vielzahl von Eintransistor-Speicher- zellen seriell miteinander verbunden sind und über ein gemeinsames Auswahlgatter angesteuert werden, sind die jeweili- gen Eintransistor-Speicherzellen in NOR-Halbleiterspeicher- einrichtungen parallel bzw. atrixförmig organisiert, wodurch jede Speicherzelle einzeln angewählt werden kann.
Die vorliegende Erfindung bezieht sich ausschließlich auf derartige NOR-Halbleiterspeichereinrichtungen.
Figur 1 zeigt eine vereinfachte Darstellung eines Ersatzschaltbildes einer nichtflüchtigen NOR-Halbleiterspeicherein- richtung gemäß dem Stand der Technik. Gemäß Figur 1 sind eine Vielzahl von Eintransistor-Speicherzellen SZ matrixförmig, d. h. zeilen- und spaltenweise angeordnet. Wie bereits vorstehend beschrieben wurde, besteht jede Eintransistor-Spei- cherzelle SZ aus voneinander beabstandeten Drain- und Source- gebieten D und S, die in einem Halbleitersubstrat ausgebildet sind. Eine Steuerschicht CG ist hierbei jeweils zeilenweise mit einer dazugehörigen Wortleitung WL1, WL2 und WL3 verbunden. Demgegenüber sind die Draingebiete D der jeweiligen Eintransistor-Speicherzellen SZ mit einer jeweiligen Bitleitung BL1 und BL2 spaltenweise verbunden. Die Sourcegebiete S der nichtflüchtigen NOR-Halbleiterspeichereinrichtung liegen alle auf Masse bzw. sind alle miteinander verbunden, weshalb man
eine derartige NOR-Halbleiterspeichereinrichtung als Speichereinrichtung mit „common source* -Architektur bezeichnet.
Nachteilig bei derartigen herkömmlichen Halbleiterspeicher- einrichtungen ist jedoch die relativ hohe Stromaufnähme während eines Programmiervorgangs. Diese Stromaufnahme bzw. dieser Stromverbrauch bestimmt sich nämlich im wesentlichen aus der Summe eines Programmierstroms der selektierten (d. h. zu programmierenden) Speicherzellen und aus einem Leckstrom von nicht selektierten Speicherzellen. Der Leckstrom der nicht selektierten Speicherzellen liegt zwar für jede einzelne Speicherzelle weit unter einem jeweiligen Leck- bzw. Programmierstrom einer selektierten Speicherzelle, die Summe der Leckströme aller unselektierten Speicherzellen ist jedoch insbesondere bei großen Arrays bzw. Speicherzellenfeldern in einer ähnlichen Größenordnung wie der Programmierstrom für die selektierte Speicherzelle.
Der Erfindung liegt daher die Aufgabe zugrunde, eine nicht- flüchtige NOR-Halbleiterspeichereinrichtung sowie ein Verfahren zu deren Programmierung zu schaffen, bei der ein Leckstrom in den nicht selektierten Speicherzellen und damit ein Gesamtstromverbrauch verringert wird.
Erfindungsgemäß wird diese Aufgabe hinsichtlich der Halbleiterspeichereinrichtung durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Verfahrens durch die Maßnahmen der Patentansprüche 9, 10 und 11 gelöst.
Insbesondere durch die Verwendung von selektiv ansteuerbaren Sourceleitungen und Drainleitungen für jeweilige Bitleitungen wird eine selektive Ansteuerung der jeweiligen Sourcegebiete ermöglicht, wodurch sich der Stromverbrauch bei der Programmierung bzw. das Auftreten von Leckströmen wesentlich verrin- gern läßt.
Vorzugsweise sind die jeweiligen Source- und Drainleitungen mäander-, Zickzack- oder wellenförmig ausgebildet/ wodurch sich eine wesentliche Flächenersparnis ergibt und hochintegrierte Halbleiterspeichereinrichtungen ermöglicht werden.
Eine weitere Verringerung des Platzbedarfs ergibt sich durch die Ausbildung der Source- und Drainleitungen in unterschiedlichen elektrisch leitenden Schichten.
Beim Verfahren zur Programmierung der nichtflüchtige NOR-
Halbleiterspeichereinrichtung werden vorzugsweise vorbestimm- te Spannungen sowohl an die Sourceleitung als auch an die Drainleitung angelegt. Alternativ dazu können jedoch die Programmierspannungen auch nur an den Drainleitungen oder Sour- celeitungen angelegt werden, während ihre dazugehörigen Sour- celeitungen oder Drainleitungen floatend sind bzw. eine schwebende Spannung aufweisen.
In den Unteransprüchen sind vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Figur 1 eine vereinfachte Darstellung eines Ersatzschalt- bilds einer nichtflüchtigen NOR-Halbleiterspei- chereinrichtung gemäß dem Stand der Technik;
Figur 2 eine vereinfachte Darstellung eines Ersatzschaltbilds der erfindungsgemäßen nichtflüchtigen NOR- Halbleiterspeiehereinrichtung;
Figur 3 eine vereinfachte Darstellung eines Layouts der erfindungsgemäßen NOR-HalbleiterSpeichereinrichtung gemäß einem ersten Ausführungsbeispiel;
Figur 4 eine vereinfachte Schnittansicht entlang eines Schnitts A/Aλ in Figur 3;
Figur 5 eine vereinfachte Schnittansicht entlang eines Schnitts B/B λ in Figur 3;
Figur 6 eine vereinfachte Darstellung eines Layouts der erfindungsgemäßen NOR-Halbleiterspeichereinrichtung gemäß einem zweiten Ausführungsbeispiel; und
Figur 7 eine vereinfachte Schnittansicht entlang eines Schnitts C/C in Figur 6.
Figur 2 zeigt eine vereinfachte Darstellung eines Ersatzschaltbilds einer nichtflüchtigen NOR-Halbleiterspeicherein- richtung gemäß der vorliegenden Erfindung. Gleiche Bezugszeichen bezeichnen hierbei gleiche oder ähnliche Elemente, weshalb auf ihre Beschreibung nachfolgend verzichtet wird.
Die erfindungsgemäße nichtflüchtige NOR-Halbleiterspeicher- einrichtung besteht wiederum aus einer Vielzahl von in einem Halbleitersubstrat ausgebildeten matrixförmig angeordneten Eintransistor-Speicherzellen SZ, die über eine Vielzahl von Wortleitungen WLl, WL2 und WL3 und eine Vielzahl von Bitleitung BL1 und BL2 angesteuert werden. Im Gegensatz zur herkömmlichen NOR-Halbleiterspeichereinrichtung mit „common source* -Architektur können die Eintransistor-Speicherzellen SZ gemäß der vorliegenden Erfindung selektiv über eine Sour- celeitung Sl, S2 usw. und über eine Drainleitung Dl, D2 usw. angesteuert werden. Diese selektive Ansteuerung wird beispielsweise über eine jeweilige Bitleitungssteuerung BLC durchgeführt, welche sozusagen die gemeinsamen Bitleitungen BL1 und BL2 usw. realisieren. Aufgrund der selektiven Ansteu- erung der jeweiligen Sourcegebiete S von jeweiligen Eintransistor-Speicherzellen SZ wird die erfindungsgemäße nicht-
flüchtige NOR-Halbleiterspeichereinrichtung vorzugsweise als SNOR-Flash (selective NOR) bezeichnet.
Zum Programmieren der Eintransistor-Speicherzelle SZ wird beispielsweise über die Wortleitung WLl eine Spannung von -9 V an die Steuerschicht CG angelegt, während die dazugehö¬ rigen Source- und Draingebiete S und D über die dazugehörigen Source- Drainleitungen Sl und Dl auf ein Potential von beispielsweise +6 V gelegt wird. Auf diese Weise wird eine „1* in die Eintransistor-Speicherzelle SZ eingeschrieben bzw. die ladungsspeichernde Schicht positiv geladen. Da ein laterales Feld insbesondere zwischen dem Sourcegebiet S und dem Draingebiet D aufgrund der gleich hohen Spannungen (+6 V) stark verringert ist, ist insbesondere in den nicht selektierten Eintransistor-Speicherzellen der Wortleitungen WL2 und WL3 ein gegenüber dem Stand der Technik wesentlich verringerter Leckstrom zu beobachten. Gemäß Figur 2 weisen die nicht selektierten Wortleitungen WL2, WL3, ... eine Spannung von 0V auf. Vorzugsweise liegt jedoch diese Spannung der nicht se- lektierten Wortleitungen WL2, WL3, ... auf einer Spannung, die dem arithmetischen Mittel (z.B. 3V) von einer Spannung der selektierten Bitleitung BL1 und einer Spannung der nicht selektierten Bitleitung entspricht, wodurch sich ein Leckstrom weiter verringern läßt.
Als Leckstrom ist hierbei insbesondere ein gateinduzierter Drain-Leckstrom (GIDL, gate induced drain leakage) zu betrachten, der bei der in Figur 2 dargestellten SNOR- Architektur im Vergleich zur herkömmlichen NOR-Architektur mit gemeinsamer Sourceleitung (common source) gemäß Figur 1 wesentlich verringert ist. In Figur 1 werden nämlich aufgrund des gemeinsamen Potentials in den Sourcegebieten S starke laterale Felder zwischen Source und Drain in den nicht selektierten Speicherzellen (WL2, WL3) erzeugt, die um mehrere Größenordnungen oberhalb der in der erfindungsgemäßen SNOR- Architektur liegen. Die Stromaufnahme insbesondere während eines Programmiervorgangs (Schreiben, Löschen) wird somit we-
sentlich verringert, da ein 7Anteil insbesondere der gateindu¬ zierten Drain-Leckströme in den nicht selektierten Speicherzellen wesentlich verringert wird. Ein Aufbau von sehr großen Arrays bzw. Speicherzellenfeldern läßt sich daher mit der er- findungsgemäßen SNOR-Architektur auf einfache Weise realisieren.
Figur 3 zeigt eine vereinfachte Darstellung eines Layouts der erfindungsgemäßen NOR-Halbleiterspeichereinrichtung gemäß ei- nem ersten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen wiederum gleiche oder ähnliche Elemente, weshalb auf ihre detaillierte Beschreibung nachfolgend verzichtet wird.
Gemäß Figur 3 werden die Eintransistor-Speicherzellen SZ in aktiven Gebieten AA eines Halbleitersubstrats ausgebildet.
Derartige aktive Gebiete AA werden vorzugsweise mittels Diffusion oder Implantation ausgebildet und besitzen gemäß Figur 3 eine im wesentlichen streifenförmige Struktur. Die Vielzahl von spaltenweise angeordneten streifenförmigen aktiven Gebie- ten AA werden zeilenweise von ebenfalls streifenförmig ausgebildeten Schichtstapeln überlagert, wobei eine oberste Schicht die Steuerschicht CG der Eintransistor-Speicherzellen SZ darstellt. Jeder Kreuzungspunkt eines derartigen streifenförmigen aktiven Gebietes AA mit einer streifenförmig ausge- bildeten Steuerschicht CG stellt somit einen Feldeffekttransistor bzw. eine Eintransistor-Speicherzelle SZ dar. Zum Kontaktieren von jeweiligen Draingebieten D und Sourcegebieten S sind Kontakte Kl ausgebildet, die im wesentlichen geradlinig angeordnet sind, jedoch auch in ein angrenzendes Isolations- gebiet 2 (STI, shallow trench isolation) reichen können. In einer weiteren darüberliegenden Schicht, die vorzugsweise eine erste Metallisierungsschicht darstellt, befinden sich nunmehr die Sourceleitungen Sl, S2 usw. sowie die Drainleitungen Dl, D2 usw. Die Drainleitungen Dl, D2 stehen hierbei über entsprechende Kontakte Kl mit den dazugehörigen Draingebieten D des aktiven Gebietes AA in Verbindung, wobei in gleicher Weise die Sourceleitungen Sl, S2 über entsprechende Kontakt
Kl mit den dazugehörigen Sourcegebieten S in Verbindung stehen.
Gemäß Figur 3 sind jeweils die Sourcegebiete S einer Eintran- sistor-Speicherzelle SZ mit den Sourcegebieten S einer benachbarten Eintransistor-Speicherzelle SZ verbunden. In gleicher Weise sind die Draingebiete D von jeweils benachbarten Eintransistor-Speicherzellen unmittelbar miteinander verbunden, wodurch sich eine besonders flächensparende Ausführung ergibt. Zur weiteren Flächenreduzierung der Eintransistor- Speicherzelle SZ werden die Sourceleitungen Sl, S2 und die Drainleitungen Dl, D2 vorzugsweise wellenförmig ausgebildet. Sie können jedoch auch mäander- oder zickzack örmig ausgebildet werden, sofern sich dadurch eine Platzersparnis ergibt und die jeweiligen Kontakte Kl angeschaltet werden können.
Zur weiteren Reduzierung eines Flächenbedarfs sind die Source- und Drainleitungen Sl, S2, Dl, und D2 im wesentlichen parallel zueinander angeordnet. Auf diese Weise erhält man eine hochintegrierbare Speichereinrichtung, die eine optimierte Zellenbreite von lediglich B = 4F aufweist.
Figur 4 zeigt eine vereinfachte Schnittansicht der Eintransistor-Speicherzelle SZ entlang eines Schnitts A/Ax in Figur 3. Demzufolge besteht die Eintransistor-Speicherzelle SZ aus einer nichtflüchtigen Halbleiterspeicherzelle, die in einem Substrat 1 bzw. einem aktiven Gebiet AA des Substrats 1 ausgebildet ist. Das Draingebiet D ist hierbei vom Sourcegebiet S über ein Kanalgebiet beabstandet, an dessen Oberfläche eine erste Isolierschicht II, eine ladungsspeichernde Schicht FG (floating gate) , eine zweite Isolierschicht 12 und die abschließende Steuerschicht CG (control gate) ausgebildet ist. Das Draingebiet D sowie das Sourcegebiet S wird über Kontakte Kl kontaktiert. Eine weitere Isolierschicht bzw. Passivie- rungsschicht 3 isoliert hierbei jeden Schichtstapel bzw. jede Eintransistor-Speicherzelle SZ von seiner benachbarten.
Figur 5 zeigt eine weitere vereinfachte Schnittansicht der erfindungsgemäßen NOR-Halbleiterspeichereinrichtung entlang eines Schnitts B/B Λ in Figur 3. Gemäß dieser Schnittansicht werden die aktiven Gebiete AA im Halbleitersubstrat 1, welche beispielsweise ein Silizium-Halbleitersubstrat darstellt, mittels flacher Grabenisolierung 2 (STI, shallow trench iso- lation) voneinander isoliert. Die Kontakte können hierbei leicht versetzt auf die aktiven Gebiete AA aufgesetzt sein und zum Teil in die Grabenisolierung 2 reichen. Die Source- und Drainleitungen Sl, S2, Dl und D2 werden gemäß Figur 5 in einer ersten Metallisierungsebene bzw. elektrisch leitenden Schicht 4 ausgebildet und befinden sich jeweils auf dem gleichen Niveau. Wesentlich für die vorliegende Erfindung ist hierbei, daß nur die Drainleitungen Dl und D2 mit den dazuge- hörigen Kontakten K in Verbindung stehen, während die dazugehörigen Sourceleitungen Sl und S2 von der weiteren Isolierschicht 3 beabstandet keinen Kontakt mit dem aktiven Gebiet AA aufweisen und seitlich versetzt sind. Vorzugsweise sind die Source- und Drainleitungen demzufolge in der gemeinsamen elektrisch leitenden Schicht 4 ausgebildet, die beispielsweise auch eine hochdotierte Polysiliziumschicht darstellen kann. Ein wesentlicher Vorteil bei der Verwendung derartiger elektrisch leitender Schichten beispielsweise im Vergleich zu herkömmlichen vergrabenen Schichten (buried layer) im Halb- leitersubstrat 1 besteht darin, daß der Widerstand wesentlich verringert ist, wodurch sich insbesondere die Zugriffszeiten bzw. die Zugriffsgeschwindigkeit auf die Halbleiterspeichereinrichtung verbessert.
Gemäß Figuren 3 bis 5 werden somit die Source- und Drainleitungen Sl bis D2 in der gleichen elektrisch leitenden Schicht 4 ausgebildet. Die Source- und Drainleitungen Sl bis D2 können jedoch auch in unterschiedlichen Schichten realisiert werden, was nachfolgen anhand von Figur 6 beschrieben wird.
Figur 6 zeigt eine vereinfachte Darstellung eines Layouts der NOR-Halbleiterspeichereinrichtung gemäß einem zweiten Ausfüh-
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