DE10324612B4

DE10324612B4 - Halbleiterspeicher mit Charge-Trapping-Speicherzellen und Virtual-Ground-Architektur

Info

Publication number: DE10324612B4
Application number: DE10324612A
Authority: DE
Inventors: Stephan Dr. Riedel
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-05-30
Filing date: 2003-05-30
Publication date: 2005-08-11
Anticipated expiration: 2023-05-31
Also published as: JP2004363599A; DE10324612A1; US20050006710A1; US7288812B2

Abstract

Halbleiterspeicher mit Virtual-Ground-Architektur, bei dem eine Mehrzahl von Speicherzellen (1) mit einem jeweiligen Speichertransistor vorhanden ist, die zeilen- und spaltenweise angeordnet sind,
der Speichertransistor einen Kanalbereich (2) zwischen Source-/Drain-Bereichen (3), die in dem Halbleitermaterial durch Einbringen von Dotierstoff ausgebildet sind, und eine Gate-Elektrode (4), die von dem Kanalbereich durch eine für ein Einfangen von Ladungsträgern aus dem Kanalbereich vorgesehene Speicherschichtfolge (5) getrennt und Teil einer Wortleitung (6) ist, aufweist und
parallel im Abstand zueinander angeordnete Wortleitungen (6) und quer dazu verlaufende Bitleitungen (7) zur Ansteuerung der Speicherzellen vorhanden sind,
dadurch gekennzeichnet, dass
zwischen den Wortleitungen (6) Isolationsbereiche (8) vorhanden sind,
gemäß einer fortlaufenden Nummerierung der Source-/Drain-Bereiche (3) längs einer jeweiligen Wortleitung (6), bei der jeweils die auf verschiedenen Seiten der Wortleitung (6) vorhandenen und einander bezüglich der Wortleitung (6) gegenüberliegenden Source-/Drain-Bereiche (3) dieselbe Nummer erhalten,
a) auf einer Seite der Wortleitung zumindest jeweils ein...

Description

Halbleiterspeicher mit Charge-Trapping-Speicherzellen und Virtual-Ground-Architektur

Ein Halbleiterspeicher umfasst eine zeilen- und spaltenweise Anordnung von Speicherzellen, die jeweils eine Transistorstruktur aufweisen. Bei Charge-Trapping-Speicherzellen ist das Gate-Dielektrikum als Speicherschichtfolge aus drei aufeinander folgenden Isolationsschichten ausgebildet, von denen die mittlere für das Einfangen (Trapping) von Ladungsträgern aus dem Kanalbereich geeignet ist, zum Beispiel von heißen Elektronen im Kanal (CHE, channel hot electrons) oder von Elektronen, die durch Fowler-Nordheim-Tunneln aus dem Kanal in die Speicherschicht gelangen. Diese Speicherschichtfolge kann beispielsweise eine dreilagige Folge einer Oxid-Schicht, einer Nitrid-Schicht und einer weiteren Oxid-Schicht sein, von denen die Oxid-Schichten die Begrenzungsschichten der eigentlichen Speicherschicht aus Nitrid darstellen. Das Löschen einer Charge-Trapping-Speicherzelle geschieht je nach Konzeption zum Beispiel durch Injektion heißer Löcher (hot holes) oder Fowler-Nordheim-Tunneln.

Bei einer Common-Source-Architektur sind im Halbleiterkörper Source-Leitungen vorhanden, die spaltenweise die Source-Bereiche untereinander verbinden. Parallel dazu verlaufen die Wortleitungen, die spaltenweise die Gate-Elektroden miteinander verbinden und zur Auswahl einer betreffenden Speicherzelle verwendet werden. Die Bitleitungen verlaufen quer zu den Wortleitungen und den Source-Leitungen auf der Oberseite und sind mit den Drain-Bereichen einer jeweiligen Zeile kontaktiert. Da hierbei nur die Source-Leitungen und die Source- /Drain-Bereiche als dotierte Bereiche im Halbleitermaterial ausgebildet sind, ist es möglich, durch dazwischen angeordnete Isolationsbereiche die einzelnen Speicherzellen voneinander elektrisch zu isolieren. Daher sollte eine elektrische Isolation der Zellen untereinander auch möglich sein, wenn in dem Halbleitermaterial nur die Source-/Drain-Bereiche angeordnet sind, dort aber keine Leitungen vorhanden sind. Dies ist der Fall bei einer Virtual-Ground-Architektur, bei der die Source-Bereiche und die Drain-Bereiche jeweils oberseitig über Bitleitungen kontaktiert sind und zum Programmieren und Auslesen jeweils zwei dieser Bitleitungen, die zueinander benachbart sind, ausgewählt werden. Dabei stellt sich jedoch das Problem einer geeigneten Anordnung dieser Bitleitungen zur oberseitigen Kontaktierung der Source-/Drain-Bereiche.

In der US 5 760 437 A ist ein Halbleiterspeicherbauelement in Virtual-Ground-Architektur angegeben, bei dem eine Mehrzahl von Speicherzellen mit einem jeweiligen Speichertransistor zeilen- und spaltenweise angeordnet ist, jeder Speichertransistor einen Kanalbereich zwischen Source-/Drain-Bereichen, die in dem Halbleitermaterial durch Einbringen von Dotierstoff ausgebildet sind, und eine Gate-Elektrode, die von dem Kanalbereich durch eine für ein Einfangen von Ladungsträgern aus dem Kanalbereich vorgesehene Floating-Gate-Elektrode zwischen isolierenden Schichten getrennt und Teil einer Wortleitung ist, aufweist und parallel im Abstand zueinander angeordnete Wortleitungen und quer dazu verlaufende Bitleitungen zur Ansteuerung der Speicherzellen vorhanden sind.

In der US 5 976 930 A ist ein Verfahren zur Herstellung von Gate-Segmenten in integrierten Schaltungen beschrieben, bei dem jeweils paarweise nebeneinander angeordnete Gate-Segmente rings von einer Shallow-Trench-Isolation, die in das Substrat hineinreicht, umgeben sind. Die Gate-Segmente sind oberseitig mit stegartig ausgebildeten Leiterbahnen, die über die Isolationen hinweggeführt sind, verbunden.

In der US 6 034 894 A ist ein nichtflüchtiger Halbleiterspeicher beschrieben, bei dem eine Mehrzahl in Gräben parallel zueinander angeordneter vergrabener Elektroden und dazu benachbarte Floating-Gate-Elektroden vorhanden sind. Die vergrabenen Elektroden sind abschnittsweise unterbrochen, und im Bereich dieser Unterbrechungen ist jeweils ein Bitleitungskontakt angeordnet. Seitlich versetzt zu den Bitleitungskontakten sind zwischen zueinander benachbarten vergrabenen Elektroden Sourceleitungskontakte aufgebracht.

Aufgabe der vorliegenden Erfindung ist es, einen Halbleiterspeicher mit Virtual-Ground-Architektur anzugeben, bei dem die Speicherzellen gegeneinander elektrisch isoliert sind und die für die Adressierung der Speicherzellen erforderlichen Wortleitungen und Bitleitungen auf der Oberseite angebracht sind.

Diese Aufgabe wird mit dem Halbleiterspeicher mit den aus der US 5 760 437 A bekannten Merkmalen des Oberbegriffs und den kennzeichnenden Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Bei dem erfindungsgemäßen Halbleiterspeicher mit Virtual-Ground-Architektur ist in an sich bekannter Weise eine Mehrzahl von Speicherzellen mit einem jeweiligen Speichertransistor vorhanden, die zeilen- und spaltenweise angeordnet sind. Der Speichertransistor weist einen Kanalbereich zwischen Source-/Drain-Bereichen auf, die in dem Halbleitermaterial durch Einbringen von Dotierstoff ausgebildet sind, sowie eine Gate-Elektrode, die von dem Kanalbereich durch eine für Charge-Trapping vorgesehene Speicherschichtfolge, insbesondere eine ONO-Schichtfolge, getrennt und Teil einer Wortleitung ist. Parallel im Abstand zueinander sind Wortleitungen angeordnet und quer dazu verlaufende Bitleitungen, die zur Ansteuerung der Speicherzellen vorgesehen sind.

Das angegebene Problem wird dadurch gelöst, dass zwischen den Wortleitungen Isolationsbereiche vorhanden sind, die vorzugsweise durch nach Art einer STI (shallow trench isolation) mit dielektrischem Material gefüllte Aussparungen oder Gräben gebildet sind. Gemäß einer fortlaufenden Nummerierung der Source-/Drain-Bereiche längs einer jeweiligen Wortleitung, bei der jeweils die auf verschiedenen Seiten der Wortleitung vorhandenen und einander bezüglich der Wortleitung direkt gegenüberliegenden Source-/Drain-Bereiche dieselbe Nummer erhalten, ist auf einer Seite der Wortleitung zumindest jeweils ein geradzahlig nummerierter Source-/Drain-Bereich von dem in dieser Nummerierung folgenden, ungeradzahlig nummerierten Source-/Drain-Bereich durch einen Isolationsbereich elektrisch isoliert sowie auf der gegenüberliegenden Seite dieser Wortleitung zumindest jeweils ein ungeradzahlig nummerierter Source-/Drain-Bereich von dem in dieser Nummerierung folgenden, geradzahlig nummerierten Source-/Drain-Bereich durch einen Isolationsbereich elektrisch isoliert. Die von den Speicherzellen eingenommenen Bereiche werden durch die Breite der Wortleitungen und den Abstand aufeinander folgender Isolationsbereiche bestimmt.

Diese Isolationsbereiche können bei einer Ausführungsform des Halbleiterspeichers durch quer zu den Wortleitungen verlaufende streifenförmige Isolationsgräben gebildet sein, wobei dann die oberseitig aufgebrachten Bitleitungen in bestimmter Weise ausgestaltet und auf den Source-/Drain-Bereichen kontaktiert sind. Die Bitleitungen sind zumindest abschnittsweise schräg oder diagonal zu den Wortleitungen verlaufend angeordnet, so dass die zu einer jeweiligen Speicherzelle gehörenden Source-/Drain-Bereiche des betreffenden Speichertransistors mit zwei zueinander benachbarten Bitleitungen verbunden sind. Die Bitleitungen können zu diesem Zweck in einer Zickzacklinie angeordnet sein oder als diagonale Leiterbahnen schräg und parallel zueinander über die matrixförmige Anordnung der Speicherzellen verlaufen. Grundsätzlich sind jedoch beliebige Anordnungen mit zumindest abschnittsweise schräg zu den Wortleitungen, z. B. in einem 45°-Winkel, angeordneten Bitleitungen möglich.

Ein weiteres bevorzugtes Ausführungsbeispiel sieht vor, die Source-/Drain-Bereiche paarweise über quer zu den Bitleitungen angeordnete Anschlussbereiche zu verbinden, die gleichzeitig so genannte "landing pads" zur Kontaktierung der Bitleitungen bilden. In diesem Ausführungsbeispiel können die Bitleitungen in herkömmlicher Weise quer zu den Wortleitungen parallel im Abstand zueinander angeordnet sein.

Es folgt eine genauere Beschreibung von Beispielen des Halbleiterspeichers anhand der 1 bis 11.
Die 1 zeigt in Aufsicht ein Schema der Anordnung der Wortleitungen und Bitleitungen in dem Speicherzellenfeld.
Die 2 zeigt den in der 1 markierten Querschnitt längs einer Wortleitung.
Die 3 zeigt den in der 1 markierten Querschnitt quer zu den Wortleitungen.
Die 4 zeigt die Aufsicht gemäß der 1 für ein alternatives Ausführungsbeispiel.
Die 5 zeigt die Aufsicht gemäß der 1 für eine weitere Ausführungsvariante.
Die 6 zeigt eine Teilansicht der Aufsicht der 5.
Die 7 zeigt das Schaltungsschema für die Anordnung gemäß der 1.
Die 8 zeigt das Schaltungsschema für die Anordnung gemäß der 5.
Die 9 zeigt das Schaltungsschema gemäß der 8 für den Vorgang des Programmierens einer Speicherzelle.
Die 10 zeigt das Schaltungsschema gemäß der 8 für den Vorgang des Lesens einer Speicherzelle.
Die 11 zeigt das Schaltungsschema gemäß der 8 für den Vorgang des Löschens von Speicherzellen.
In der 1 ist in einer schematisierten Aufsicht eine Anordnung der Speicherzellen dargestellt, wobei eine durch einen Speichertransistor gebildete Speicherzelle 1 mit einer gestrichelten Umrandung hervorgehoben ist. Der zugehörige Speichertransistor verfügt über einen Kanalbereich 2, der in dem Halbleitermaterial unterhalb der Wortleitung vorhanden ist, und Source-/Drain-Bereiche 3. Die Gate-Elektrode 4 oberhalb des Kanalbereiches ist Bestandteil einer Wortleitung 6. Die Gate-Elektrode ist von dem Halbleitermaterial des Kanalbereiches durch ein dünnes Gate-Dielektrikum getrennt, das bei dem hier beschriebenen Halbleiterspeicher durch eine in der 1 nicht dargestellte Speicherschichtfolge gebildet ist.
Die Bitleitungen 7 verlaufen oberseitig quer zu den Wortleitungen und sind von den Wortleitungen elektrisch isoliert. Die Bitleitungen sind insbesondere Metall-Leiterbahnen oder metallische Leiterbahnen, die z. B. Wolfram oder ein Wolframsilizid sein können. Die Bitleitungen 7 sind mit einer Reihe von Source-/Drain-Bereichen 3 elektrisch leitend verbunden. Ein zwischen den Wortleitungen und auf den Wortleitungen zur elektrischen Isolation vorhandenes Dielektrikum ist zu diesem Zweck zwischen den Bitleitungen und einem betreffenden Source-/Drain-Bereich geöffnet, und das Material der Bitleitungen ist an diesen Stellen mit dem Halbleitermaterial des betreffenden Source-/Drain-Bereiches elektrisch leitend verbunden. Die Source-/Drain-Kontakte der Bitleitungen sind in der 1 mit den eingekreisten Kreuzen gekennzeichnet. Bei dem Ausführungsbeispiel der 1 verlaufen die Bitleitungen längs Zickzacklinien, so dass die Source-/Drain-Bereiche einer jeweiligen Speicherzelle 1 an zwei zueinander benachbarte Bit leitungen 7 angeschlossen sind. Eine Speicherzelle 1 kann daher durch Auswahl einer Wortleitung 6 sowie zweier zueinander benachbarter Bitleitungen 7 adressiert werden.
Die 2 zeigt den in der 1 markierten Querschnitt, in dem die vertikale Struktur des Halbleiterspeichers längs einer Wortleitung erkennbar ist. Über einem jeweiligen Kanalbereich 2 in dem Substrat 9 oder Halbleiterkörper ist die Speicherschichtfolge 5 vorhanden, die die jeweilige Gate-Elektrode 4 von dem Halbleitermaterial elektrisch isoliert und zum Einfangen von Ladungsträgern beim Programmiervorgang vorgesehen ist. Die Gate-Elektroden 4 sind hier Bestandteil einer Wortleitung 6, die gegen die Bitleitungen 7 durch eine Isolationsschicht 10 elektrisch isoliert ist. Die in dem Querschnitt der 2 vorhandene Schnittfläche der Bitleitungen ist schraffiert eingezeichnet. Die sich an die schraffierte Fläche jeweils nach rechts anschließende Fläche der Bitleitungen 7 stellt die in der Blickrichtung vordere Flanke der sich schräg hinter die Zeichenebene erstreckenden Bitleitung dar. In dem Substrat 9 sind zwischen den einzelnen Speicherzellen Isolationsbereiche 8 vorhanden, die auch in der 1 eingezeichnet sind und bei diesem Ausführungsbeispiel quer zu den Wortleitungen 6 nach Art eines gemäß einer STI mit dielektrischem Material gefüllten Grabens ausgebildet sind.
Die 3 zeigt den in der 1 markierten Querschnitt quer zu den Wortleitungen 6. In der 3 sind die Kanalbereiche 2 zwischen den Source-/Drain-Bereichen 3 in dem Substrat 9 eingezeichnet. Die Gate-Elektroden 4, die von dem Kanalbereich 2 jeweils durch einen Anteil der Speicherschichtfolge 5 getrennt sind, sind jeweils Bestandteil der senkrecht zur Zeichenebene verlaufenden Wortleitungen. Die Bitleitungen 7 sind von den Wortleitungen durch die Isolationsschicht 10 elektrisch isoliert. Die Isolationsschicht 10 bedeckt auch die Flanken der Wortleitungen. Dazwischen befindet sich eine elektrisch leitende Verbindung zwischen den Bitleitungen 7 und einem Source-/Drain-Kontakt 17 auf den Source-/Drain-Bereichen 3. Die Source-/Drain-Kontakte 17 nehmen etwa die in der 1 mit den eingekreisten Kreuzen dargestellten Bereiche ein.
Die 4 zeigt eine schematische Aufsicht auf das Speicherzellenfeld entsprechend der 1 für ein Ausführungsbeispiel, bei dem die Bitleitungen 7 geradlinig parallel im Abstand zueinander und etwa im Winkel von 45° zu den Wortleitungen 6 verlaufend angeordnet sind. Auch bei dieser Anordnung der Bitleitungen werden die einzelnen Speichertransistoren durch Auswahl zweier zueinander benachbarter Bitleitungen ausgewählt. Durch die Auswahl dieser Bitleitungen sowie einer der Wortleitungen ergibt sich eine eindeutige Adressierung der betreffenden Speicherzelle. Aus den Ausführungsbeispielen gemäß der 1 und der 4 geht hervor, dass die Bitleitungen 7 verschiedenartig angeordnet sein können, wenn nur gewährleistet ist, dass zwischen Source und Drain des jeweils zu programmierenden bzw. zu lesenden Speichertransistors die dafür erforderliche Spannung angelegt werden kann.
Bei dem Ausführungsbeispiel, das in einer Aufsicht in 5 dargestellt ist, sind die einzelnen Teile mit denselben Bezugszeichen versehen wie in den 1 und 4. Die Wortleitungen 6 und die Bitleitungen 7 kreuzen sich bei diesem Ausführungsbeispiel im rechten Winkel und sind jeweils parallel im Abstand zueinander angeordnet. Die Bitleitungen 7 verlaufen in einer Längsrichtung der Isolationsbereiche 8. Im Unterschied zu den Ausführungsbeispielen gemäß den 1 und 4 sind die Isolationsbereiche 8 nicht durch eine durchgehende, streifenförmige Grabenfüllung gebildet, sondern jeweils durch einen Anschlussbereich 11, der zu dem aktiven Gebiet des Speicherzellenfeldes gehört, unterbrochen. Dieser Anschlussbereich 11 ist dotiertes Halbleitermaterial, auf dem ein jeweiliger Source-/Drain-Kontakt 17 angebracht ist, mit dem eine jeweilige Bitleitung 7 angeschlossen ist. Der Anschlussbereich 11 bildet so eine elektrisch leitende Verbin dung zu zwei nebeneinander angeordneten Source-/Drain-Bereichen 3. Bei dieser Anordnung der Bitleitungen ist es daher über die Anschlussbereiche 11 möglich, einen durch eine Wortleitung ausgewählten Speichertransistor über zwei zueinander benachbarte Bitleitungen 7 zu programmieren oder auszulesen. Die Anschlussbereiche 11 bilden eine Art "landing pads" zur Kontaktierung der Bitleitungen auf dem aktiven Gebiet.
Die unter zwei zueinander benachbarten Bitleitungen 7 vorhandenen Isolationsbereiche 8 sind in Längsrichtung der Bitleitungen um eine halbe Länge gegeneinander versetzt. Auf diese Weise ist es möglich, auch bei diesem Ausführungsbeispiel zueinander benachbarte Speicherzellen elektrisch gegeneinander zu isolieren. Dieses Ausführungsbeispiel hat den Vorteil, dass die Bitleitungen wegen ihrer einfachen Geometrie einfach hergestellt werden können. Da sich in der Längsrichtung der Wortleitungen an die Anschlussbereiche 11 jeweils beidseitig die Source-/Drain-Bereiche anschließen, steht in dieser Richtung für den Source-/Drain-Kontakt 17 mehr Platz zur Verfügung als bei der ersten Ausführungsvariante; die Justage des Source-/Drain-Kontaktes 17 ist daher unkritisch, da eine geringfügige seitliche Verschiebung der Bitleitung und dieses Kontaktes die elektrische Kontaktierung der beiden zueinander benachbarten Source-/Drain-Bereiche 3 nicht beeinträchtigt.
In der 6 ist das aktive Gebiet (active area) für dieses Ausführungsbeispiel in Aufsicht gesondert dargestellt. Es ist in der 6 besonders deutlich zu erkennen, dass die Isolationsbereiche 8 in der Längsrichtungen der Bitleitungen jeweils durch die Anschlussbereiche 11 unterbrochen sind, die ihrerseits die zwischen den Isolationsbereichen 8 in der Richtung der Bitleitungen vorhandenen Halbleiterstreifen jeweils im Bereich der Source-/Drain-Bereiche überbrücken. Die Isolationsbereiche 8 trennen die längs einer jeweiligen Wortleitung aufeinander folgenden Speicherzellen auf beiden Seiten der Wortleitung jeweils im Wechsel.
In der 7 ist das Schaltungsschema des Ausführungsbeispiels der 1 dargestellt, in dem eine Speicherzelle 1 mit den zugehörigen Source-/Drain-Kontakten 17 mit der gestrichelten Linie eingerahmt ist. Die 8 zeigt das Schaltungsschema für die Ausführungsform gemäß der 5 mit Anschlussbereichen 11, die jeweils zwei zueinander benachbarte Source-/Drain-Bereiche mit einer Bitleitung 7 verbinden. Die Bezugszeichen der einzelnen Teile stimmen mit den Bezugszeichen der zuvor beschriebenen Figuren überein.
Für die Schaltung gemäß der 8 ist in den 9 bis 11 jeweils dargestellt, welche Potenziale an die Wortleitungen und die Bitleitungen angelegt werden, um Speicherzellen zu programmieren, zu lesen bzw. zu löschen.
Die 9 zeigt das Schaltungsschema der 8 und die angelegten Potenziale für das Programmieren der zu programmierenden Speicherzelle 12. An der ausgewählten Wortleitung 13 liegen zum Beispiel 9 Volt an. An den ausgewählten Bitleitungen 14, 15 liegen 0 Volt bzw. 5 Volt an. Die übrigen Wortleitungen liegen auf 0 Volt, während die übrigen Bitleitungen offen sind (floating).
Die 10 zeigt das Schaltungsschema der 8 und die angelegten Potenziale für das Lesen der zu lesenden Speicherzelle 12. Die ausgewählte Wortleitung liegt hierbei auf 4 Volt, während die ausgewählten Bitleitungen 14, 15 auf 2 Volt bzw. 0 Volt liegen. Die übrigen Wortleitungen liegen auf 0 Volt, während die übrigen Bitleitungen offen sind.
Die 11 zeigt das Schaltungsschema der 8 und die angelegten Potenziale für das Löschen der längs einer ausgewählten Wortleitung 13 gemeinsam zu löschenden Speicherzellen 16. Es werden die aufeinanderfolgend jeweils übernächsten Bitleitungen ausgewählt und auf 5 Volt gelegt. Die ausgewählte Wortleitung 13 liegt auf minus 7 Volt. Die übrigen Wort leitungen liegen auf 0 Volt, während die übrigen Bitleitungen offen sind.
Bei der Herstellung des Halbleiterspeichers wird zunächst das aktive Gebiet definiert, z. B. indem das Speicherzellenfeld mit einer Isolation umgeben wird. Für die Ausbildung der Kanalbereiche werden dotierte Wannen durch Implantation von Dotierstoff hergestellt. Es wird ganzflächig die Speicherschichtfolge abgeschieden, z. B. eine Folge aus einem Oxid, einem Nitrid und einem Oxid. Außerhalb des Zellenfeldes wird diese Speicherschichtfolge entfernt und durch ein Gate-Oxid für die Transistoren der Ansteuerperipherie ersetzt. Das Material für die Gate-Elektroden und Wortleitungen wird abgeschieden und strukturiert. Der Dotierstoff für die Source- /Drain-Bereiche wird selbstjustiert zu den Wortleitungen implantiert. Außerdem werden entsprechende Source-/Drain-Bereiche für die Transistoren der Ansteuerperipherie hergestellt. Die Wortleitungen werden auf der Oberseite und den Flanken mit einer elektrischen Isolation bedeckt. Diese Isolation kann bereits vor der Implantation der Source-/Drain-Bereiche aufgebracht werden. Die Bitleitungen werden durch Abscheiden einer Metallisierung und anschließende Strukturierung des Metalls hergestellt. Zuvor werden gegebenenfalls in ein zwischen die Wortleitungen eingebrachtes Dielektrikum Kontaktlöcher zum Anschluss der Bitleitungen an die Source- /Drain-Bereiche hergestellt, die durch das abgeschiedene Metall aufgefüllt werden. Es werden auf diese weise selbstjustierend Kontakte zwischen den Wortleitungen auf dem aktiven Gebiet hergestellt.

1: Speicherzelle
2: Kanalbereich
3: Source-/Drain-Bereich
4: Gate-Elektrode
5: Speicherschichtfolge
6: Wortleitung
7: Bitleitung
8: Isolationsbereich
9: Substrat
10: Isolationsschicht
11: Anschlussbereich
12: zu programmierende/lesende Speicherzelle
13: ausgewählte Wortleitung
14: ausgewählte Bitleitung
15: ausgewählte Bitleitung
16: zu löschende Speicherzelle
17: Source-/Drain-Kontakt

Claims

Halbleiterspeicher mit Virtual-Ground-Architektur, bei dem eine Mehrzahl von Speicherzellen (1) mit einem jeweiligen Speichertransistor vorhanden ist, die zeilen- und spaltenweise angeordnet sind, der Speichertransistor einen Kanalbereich (2) zwischen Source-/Drain-Bereichen (3), die in dem Halbleitermaterial durch Einbringen von Dotierstoff ausgebildet sind, und eine Gate-Elektrode (4), die von dem Kanalbereich durch eine für ein Einfangen von Ladungsträgern aus dem Kanalbereich vorgesehene Speicherschichtfolge (5) getrennt und Teil einer Wortleitung (6) ist, aufweist und parallel im Abstand zueinander angeordnete Wortleitungen (6) und quer dazu verlaufende Bitleitungen (7) zur Ansteuerung der Speicherzellen vorhanden sind, dadurch gekennzeichnet, dass zwischen den Wortleitungen (6) Isolationsbereiche (8) vorhanden sind, gemäß einer fortlaufenden Nummerierung der Source-/Drain-Bereiche (3) längs einer jeweiligen Wortleitung (6), bei der jeweils die auf verschiedenen Seiten der Wortleitung (6) vorhandenen und einander bezüglich der Wortleitung (6) gegenüberliegenden Source-/Drain-Bereiche (3) dieselbe Nummer erhalten, a) auf einer Seite der Wortleitung zumindest jeweils ein geradzahlig nummerierter Source-/Drain-Bereich von dem in dieser Nummerierung folgenden, ungeradzahlig nummerierten Source-/Drain-Bereich durch einen Isolationsbereich (8) elektrisch isoliert ist und b) auf der gegenüberliegenden Seite dieser Wortleitung zumindest jeweils ein ungeradzahlig nummerierter Source-/Drain-Bereich von dem in dieser Nummerierung folgenden, geradzahlig nummerierten Source-/Drain-Bereich durch einen Isolationsbereich (8) elektrisch isoliert ist und die Bitleitungen (7) über den Wortleitungen (6) angeordnet und elektrisch leitend mit den Source-/Drain-Bereichen (3) derart verbunden sind, dass durch Auswahl einer Wortleitung und zweier nebeneinander angeordneter Bitleitungen ein Speichertransistor adressiert wird.
Halbleiterspeicher nach Anspruch 1, bei dem die Bitleitungen (7) die Source-/Drain-Bereiche (3) so kontaktieren, dass jeweils Paare von auf verschiedenen Seiten einer jeweiligen Wortleitung (6) vorhandenen und mit aufeinander folgenden Nummern versehenen Source-/Drain-Bereichen elektrisch leitend miteinander verbunden sind.
Halbleiterspeicher nach Anspruch 2, bei dem die Bitleitungen (7) jeweils in einer Zickzacklinie verlaufen und in einer Richtung abwechselnd von einem Source-/Drain-Bereich (3) niedrigerer Nummer zu einem Source-/Drain-Bereich höherer Nummer und von einem Source-/Drain-Bereich höherer Nummer zu einem Source-/Drain-Bereich niedrigerer Nummer führen.
Halbleiterspeicher nach Anspruch 2, bei dem die Bitleitungen (7) bezüglich der zeilen- und spaltenweisen Anordnung von Speicherzellen (1) diagonal verlaufen und in einer Richtung jeweils von einem Source-/Drain-Bereich (3) niedrigerer Nummer zu einem Source-/Drain-Bereich höherer Nummer führen.
Halbleiterspeicher nach einem der Ansprüche 2 bis 4, bei dem quer zu den Wortleitungen (6) zwischen Reihen von Source- /Drain-Bereichen (3) derselben Nummer durchgehende Isolationsbereiche (8) nach Art von mit dielektrischem Material gefüllten STI-Gräben vorhanden sind.
Halbleiterspeicher nach Anspruch 1, bei dem jeweils zwischen zwei Wortleitungen (6) Paare aufeinander folgender Source-/Drain-Bereiche (3), die nicht durch einen Isolationsbereich (8) voneinander getrennt sind, elektrisch leitend miteinander verbunden sind und die Bitleitungen (7) jeweils reihenweise die in jeweils übernächsten Zwischenräumen zwischen den Wortleitungen (6) vorhandenen Paare von Source-/Drain-Bereichen (3) kontaktieren.
Halbleiterspeicher nach Anspruch 6, bei dem die Paare von Source-/Drain-Bereichen (3) über in dem Halbleitermaterial durch Einbringen von Dotierstoff ausgebildete Anschlussbereiche (11) miteinander verbunden sind und die Bitleitungen (7) jeweils auf den in einer Reihe quer zu den Wortleitungen (6) angeordneten Anschlussbereichen (11) kontaktiert sind.
Halbleiterspeicher nach Anspruch 6 oder 7, bei dem die Bitleitungen (7) geradlinig parallel im Abstand zueinander angeordnet sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 8, bei dem die Bitleitungen (7) ein Metall umfassen.