JP2004363599A - 仮想接地アーキテクチャを有する半導体メモリ - Google Patents
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Abstract
【課題】 上面上でそれぞれビット線を介してコンタクト接続され、隣接し合うビット線のうちのそれぞれ2つをプログラミングおよび読み出しするためにソース領域およびドレイン領域が選択される。しかしながら、この場合、ソース/ドレイン領域を上面でコンタクト接続するために、ビット線の適切な配置という問題が生じる。
【解決手段】 ワード線(6)に対して横方向に伸びるSTI分離の態様の素子分離領域(8)は、隣接し合うメモリセルのソース/ドレイン領域(3)を分離する。金属ビット線(7)が上面に設けられ、かつ、例えば、ジグザグラインに沿ってパターニングされ、これにより、ビット線によってコンタクト接続されたメモリトランジスタのソース/ドレイン領域が、隣り合う2つのビット線によって電気的に接続される。
【選択図】 なし
Description
2 チャネル領域
3 ソース/ドレイン領域
4 ゲート電極
5 ストレージ層シーケンス
6 ワード線
7 ビット線
8 素子分離領域
9 基板
10 分離層
11 接続領域
12 読み出しされるべきメモリセル
13 選択されたワード線
14 選択されたビット線
15 選択されたビット線
16 消去されるべきメモリセル
17 ソース/ドレインコンタクト
Claims (9)
- 仮想接地アーキテクチャを有する半導体メモリであって、
ロウおよびカラムに配置された、それぞれのメモリトランジスタを有する複数のメモリセル(1)が存在し、
該メモリトランジスタは、該半導体材料内にドーパントを導入することによって形成されたソース/ドレイン領域(3)間のチャネル領域(2)と、該チャネル領域からの電荷キャリアを捕獲するために提供されたストレージ層シーケンス(5)によって該チャネル領域から分離され、かつワード線(6)の一部分であるゲート電極(4)を有し、
該メモリセルを駆動するために、互いに間隔をあけて配置されたワード線(6)と、該ワード線に対して横方向に伸びるビット線(7)とが存在する、半導体メモリであって、
該ワード線(6)間に素子分離領域(8)が存在し、
それぞれのワード線(6)に沿う該ソース/ドレイン領域(3)の連続的な番号付けに従って、この場合、該ワード線(6)の種々の側に存在し、かつ、同じ番号をそれぞれ取得する該ワード線(6)に対して互いに対向して位置する該ソース/ドレイン領域(3)であって、
a)該ワード線の一方の側で、少なくともそれぞれ1つの偶数番号が付けられたソース/ドレイン領域が、素子分離領域(8)によって、該番号付けで後続の奇数の番号がつけられたソース/ドレイン領域から電気的に分離され、
b)該ワード線の該反対側で、少なくともそれぞれ1つの奇数の番号が付けられたソース/ドレイン領域が、素子分離領域(8)によって、該番号付けに従う偶数番号が付けられたソース/ドレイン領域から電気的に分離され、
該ビット線(7)は、該ワード線(6)上に配置され、かつ、ワード線と、隣接し合うように配置された2つのビット線とを選択することによってメモリトランジスタがアドレス指定されるように、該ソース/ドレイン領域(3)に導通するように接続される、半導体メモリ。 - 前記ビット線(7)は、前記ソース/ドレイン領域(3)をコンタクト接続し、これにより、それぞれのワード線(6)の種々の側に存在し、かつ、連続する番号が提供されたソース/ドレイン領域のペアが互いに導通するようにそれぞれ接続される、請求項1に記載の半導体メモリ。
- 前記ビット線(7)は、それぞれ、ジグザグ線で延び、かつ、小さい数のソース/ドレイン領域(3)から大きい数のソース/ドレイン領域への方向と、大きい数のソース/ドレイン領域から小さい数のソース/ドレイン領域への方向に交互に伸びる、請求項2に記載の半導体メモリ。
- 前記ビット線(7)は、メモリセル(1)のロウおよびカラムでの配置に対して対角線上に伸び、かつ、それぞれ、小さい数のソース/ドレイン領域(3)から大きい数のソース/ドレイン領域への方向に伸びる、請求項2に記載の半導体メモリ。
- 素子分離領域(8)は、誘電体材料で充填されたSTIトレンチの態様で存在し、該素子分離領域は、同じ番号を有するソース/ドレイン領域(3)のロウ間の前記ワード線(6)に対して横方向に連続的に伸びる、請求項2〜4の1つに記載の半導体メモリ。
- 素子分離領域(8)によって互いに分離されない連続的ソース/ドレイン領域(3)の2つのワード線(6)のペア間が、互いに導通するようにそれぞれ接続され、
該ビット線(7)は、該ワード線(6)間のそれぞれ1つおきの中間空間に存在するソース/ドレイン領域(3)のペアとロウごとにコンタクト接続する、請求項1に記載の半導体メモリ。 - 前記ソース/ドレイン領域(3)のペアは、ドーパントを導入することによって前記半導体内に形成された接続領域(11)によって互いに接続され、
該ビット線(7)は、該ワード線(6)に対してロウで横方向に配置された該接続領域(11)上で、それぞれコンタクト接続される、請求項6に記載の半導体メモリ。 - 前記ビット線(7)は、互いに間隔をあけて直線で平行に配置される、請求項6または7に記載の半導体メモリ。
- 前記ビット線(7)は金属を含む、請求項1〜8の1つに記載の半導体メモリ。
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