KR101393133B1 - 필드 측 서브-비트라인 ｎｏｒ 플래쉬 어레이 및 이를 제조하는 방법 - Google Patents

필드 측 서브-비트라인 ｎｏｒ 플래쉬 어레이 및 이를 제조하는 방법 Download PDF

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Abstract

필드 측 서브-비트라인 NOR-타입(FSNOR) 플래쉬 어레이 및 그 제조 방법이 개시된다. 필드 트렌치 산화물의 양 측을 따라 상기 메모리 셀들의 소스/드레인 전극들과 동일한 불순물 타입으로 형성된 본 발명의 필드 측 서브-비트라인들은 본 발명의 NOR-타입 플래쉬 에어리 안의 반도체 비휘발성 메모리(NVM) 셀들의 스트링에 대하여 모든 소스 전극들 및 모든 드레인 전극들 각각을 연결한다. 필드 측 서브-비트라인 각각은 중간의 비틀린 지점의 접촉점을 통해 주 금속 비트라인에 연결된다. 본 발명의 NOR-타입 플래쉬 어레이 안의 상기 연결된 NVM 셀들의 전극들 사이에는 접촉점들이 없기 때문에, 워드라인 피치 및 비트라인 피치는 특정 기술 노드의 최소 기하학적 특성에 적용될 수 있다. 본 발명의 NOR-타입 플래쉬 어레이는 적어도 종래의 NAND 플래쉬 어레이만큼 높은 셀 영역 밀도를 제공한다.

Description

필드 측 서브-비트라인 ＮＯＲ 플래쉬 어레이 및 이를 제조하는 방법{FIELD SIDE SUB-BITLINE NOR FLASH ARRAY AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 비휘발성 메모리(NVM)의 어레이 아키텍쳐 및 종래의 상보적-금속-산화-반도체(Complimentary-Metal-Oxide-Semicinductor, CMOS) 프로세싱 기술을 이용하여 상기 어레이를 제조하는 방법에 관한 것이다. 특히, 혁신적인 NOR-타입 NVM 셀 스트링들은 필드 측 서브-비트라인들에 의해 반도체 NVM 셀들의 시리즈를 연결한다. 이러한 멀티-스트링들로 구성된 상기 NOR-타입 플래쉬 어레이는 적어도 종래의 NAND-타입 플래쉬 어레이만큼 높은 셀 영역 밀도(cell area density)를 가진다. 상기 셀 영역 밀도가 증가하는 장점이 있는 한편, 개시된 발명은 빠른 판독/기록 속도 및 낮은 작동 전압들 측면에서 NAND-타입 플래쉬를 능가하는 종래의 NOR-타입 플래쉬 장점들을 유지한다.
반도체 비휘발성 메모리(NVM), 및 특히 전기적으로 삭제가능하고 프로그램가능한 판독 전용 메모리들(Electrically Erasable, Programmable Read-Only Memories, EEPROM)은 컴퓨터들로부터 원거리통신 하드웨어, 소비자 제품들까지의 전자 제품들의 범위에 광범위하게 적용되고 있다. 일반적으로, EEPROM은 NVM 공간에 전원이 꺼졌을 때도 유지되고 필요할 때 변경할 수 있는 펌웨어 및 데이터를 저장하기 위한 메커니즘으로서 적소(niche)를 제공한다.
데이터는 MOSFET의 기판으로부터 전하-저장층으로의 전하 캐리어들의 주입을 통해 금속-산화-반도체 필드 효과 트랜지스터(MOSFET)의 임계전압(장치 온/오프 전압)을 변조하는 것에 의해 EEPROM 셀에 저장된다. 예를 들어, N-채널 MOSFET에 있어서, FET 채널 영역 상의 나노-크리스탈들, 또는 플로팅 게이트 또는 유전체층(dielectric layer)에의 전자들의 축적은 상기 MOSFET이 상대적으로 높은 임계전압을 나타내도록 한다.
플래쉬 EEPROM은 전역적으로만 또는 섹터 단위를 기본으로 삭제될 수 있는 셀 어레이로 특별히 구성된 EEPROM으로 간주될 수 있다. 플래쉬 NVM 어레이들은 또한 상기 플래쉬 어레이들의 메모리 셀 연결들의 구성에 따라 NOR 플래쉬 및 NAND 플래쉬로 분류된다. 상기 "NOR" 플래쉬 어레이는 NVM 셀들을 병렬로 연결하고, 이때 상기 NVM 셀의 모든 소스 전극들은 공통 접지(12)에 연결되고, 상기 NVM 셀들의 모든 드레인 전극들은 복수의 비트라인들 각각에 연결된다. 도 1의 "M x N" NOR 플래쉬 어레이를 위한 셀 도면에 도시된 바와 같이, x-방향으로 늘어선 각 워드라인은 "M" 비트라인들에 연결된 그 각각의 드레인 전극들을 가지는 "M" NVM 셀들을 포함하고, y-방향으로 늘어선 각 비트라인은 상기 NVM 셀들의 "N" 드레인 전극들에 연결되어 있다. 상기 어레이 안의 상기 NVM 셀들의 모든 소스 전극들은 하나의 공통 접지(12)에 연결되어 있다. 한 워드라인이 선택되면, 상기 선택된 워드라인 아래의 전체 "M" NVM 셀들이 활성화된다. 한편, 상기 어레이 안의 선택되지 않은 워드라인들 아래의 NVM 셀들은 "M" 비트라인들로부터 전기적으로 연결해제된다. 전기적 바이어스들 및 신호들은 NOR-타입 플래쉬 어레이 안의 상기 선택된 NVM 셀들의 전극들에 직접 적용되기 때문에, 상기 선택된 "M" NVM 셀들의 상기 드레인 전극들에서의 전기적 응답들은 연결된 "M" 비트라인들을 통해 검출될 수 있다. 일반적으로, 반대타입의 NAND-타입 플래쉬 어레이와 비교했을 때 NOR-타입 플래쉬의 판독 및 기록 억세스 속도는 더 빠르고, 작동 전압들은 더 낮다.
상기 NAND 타입 플래쉬 어레이는 상기 NVM 셀들을 직렬로 연결시킨다. 소스전극-대-소스 전극 연결 및 드레인 전극-대-드레인 전극 연결의 구성을 가지는 NOR 타입 어레이와 달리, NAND 타입 어레이는 NVM 셀의 드레인 전극을 다음 이웃하는 셀의 소스 전극에 링크시킨다. 보통, 하나의 NAND 스트링 안에 링크된 NVM 셀들의 수는 프로세스 기술 노드들의 생성에 따라서, 8 내지 32 셀들이다. "M x N" NAND 플래쉬 어레이를 위한 도면인 도 2에는, 상기 어레이가 "M" NAND 셀 스트링들을 포함하고 NAND 셀 스트링 각각은 "p" NVM 셀들(p = 8~32) 및 상기 스트링을 주 비트라인에 연결하기 위한 하나의 선택 게이트를 포함한다. 각 비트라인은 연결된 "q" NAND 스트링들을 가진다. 그러므로 하나의 주 비트라인에 연결된 전체 NVM 셀들은 "M x N" NAND 어레이에 있어서 p * q = N 이다. NVM 셀들의 소스 전극 및 드레인 전극은 상기 NAND 셀 스트링 안에서 서로 중첩되기 때문에, 상기 NVM 셀들은 상기 NAND 스트링을 상기 주 비트라인에 연결하기 위한 상기 셀 스트링의 끝단에 위치하는 하나의 접촉점(11)을 제외하고, 상기 링크된 NVM 셀들 사이에 접촉점이 없다. 보통, 하나의 주 비트라인은 y-방향으로 수 개의 NAND 스트링들을 연결하고, 공통 소스 라인들(12)은 상기 NAND 플래쉬 어레이 안에서 x-방향으로 늘어서 있다. 이와 대조적으로, NOR-타입 어레이 안의 NVM 셀 각각은 하나의 셀 드레인 전극을 상기 주 비트라인에 연결하기 위한 하나의 접촉점(11)을 가진다. NOR-타입 플래쉬 어레이는 p = 1일 때 NAND-타입 어레이와 동일하다. 보통, NOR 플래쉬 어레이 안의 하나의 접촉점(11)을 위한 영역을 포함하는 상기 NOR-타입 NVM 셀 크기들은 9 ~ 10 F2이고, NAND 플래쉬 어레이 안의 접촉 영역을 감안하지 않은 상기 NAND-타입 NVM 셀 크기들은 4 ~ 5 F2이다. 이때, F는 프로세스 기술 노드를 위한 최소 특성 크기이다. 그러므로, NAND 타입 플래쉬 어레이들을 위한 칩 셀 어레이 영역들은 동일한 메모리 크기와 동일한 프로세스 기술 노드에 대하여 상기 NOR타입 플래쉬 어레이들보다 작다(~40% 내지 ~50% 더 작음). NAND 플래쉬에 대한 더 작은 셀 어레이 영역들은 동일한 비트 저장 용량에 대하여 보다 적은 제조 비용이라는 장점을 가진다.
한편, NAND 스트링 안의 NAND 플래쉬 셀에 억세스하기 위해서는 상기 전기적 바이어스들이 상기 선택된 NVM 셀의 드레인 전극 및 소스 전극을 통과하기 위해 상기 선택되지 않은 NVM 셀들의 제어 게이트들에 적용되는 충분히 높은 전압이 필요하다. 상기 NAND 스트링 안의 전기적 바이어스들을 통과하기 위해 NVM 셀들을 켜는 데 충분히 높은 전압까지 상기 선택되지 않은 게이트들을 충전하기 위해 필요한 시간을 포함한 억세스 시간은 보통 긴데, 수 십 나노초의 통상의 NOR 플래쉬 억세스 시간에 비교했을 때 수 십 마이크로초이다. 랜덤 판독 억세스에 있어서, NOR 플래쉬는 NAND 플래쉬보다 수 백 배 빠르다.
프로그래밍 방법에 있어서, NOR 플래쉬는 보통 고온 캐리어 주입(Hot Carrier Injection, HCI)을 적용하고, NAND 플래쉬는 보통 파울러-노르트하임(Fowler-Nordheim, F/N) 터널링이 적용된다. 상기 F/N 터널링은 HCI에 비교했을 때 반도체 NVM 셀들에 있어서 동일한 정도의 임계전압 천이를 획득하기 위해 더 높은 적용 전압들이 필요하고, 더 긴 펄스 지속시간이 필요하다. 통상적으로, F/N 터널링을 위한 전압들은 17V 내지 22V이고, 펄스 지속시간은 수백 ㎲에서 수십 ms이고, HCI에 대해서는 3V 내지 10V, 수백 ns에서 수십 ㎲의 펄스 지속시간들을 가진다. 그러므로, NOR 플래쉬에 있어서 펄스 샷 당 프로그램 효율성이 NAND 플래쉬보다 더 높다.
본 발명에 있어서, 상기 NVM 셀들을 NOR-타입 셀 스트링에 연결하기 위해 필드 측 서브-비트라인들을 적용하는 혁신적인 NOR-타입 플래쉬 어레이가 개시된다. 판독/기록 속도에 있어서의 더 높은 수행능력 및 낮은 작동 전압들을 가지는 한편, 이 새로운 NOR 플래쉬 어레이들은 NAND 플래쉬 어레이에 필적할 만한 셀 영역 밀도를 가진다. 종래의 금속-산화-반도체-필드-효과-트랜지스터(MOSFET) 프로세스 기술을 이용해 이러한 새로운 타입의 필드 측 서브-비트라인 NOR(FSNOR) 플래쉬를 제조하는 방법 또한 개시된다.
도 3은 "M x N(M 및 N은 2 이상의 자연수)" 어레이를 위한 필드 측 서브-비트라인 NOR(FSNOR) 플래쉬의 대략도이다. 상기 플래쉬 어레이에 있어서, NVM 셀들의 제어 게이트들은 특정 프로세스 기술의 최소 제어 게이트 피치에 따라 x-방향으로 늘어선 "N" 워드라인들을 형성하고, 제1금속 비트라인들은 특정 프로세스 기술의 최소 제1금속 라인 피치에 따라 y-방향으로 늘어선 "M" 주 비트라인들을 형성한다. 도 3에 도시된 바와 같이, 각각 상부 서브-비트라인(32-1)과 하부 서브-비트라인(32-2)으로 구분되는 필드 측 서브-비트라인(32) 각각은 NVM 셀들의 "2p" 소스/드레인 전극들을 링크하고, 상기 주 비트라인에 연결된 접촉점(31)은 상부 서브-비트라인(32-1) 및 하부 서브-비트라인(32-2)의 중간의 비틀린 지점(twisted point)에 위치한다. 즉 상부 서브-비트라인(32-1) 및 하부 서브-비트라인(32-2)은 세그먼트(segment) 형식으로 양 단에서 끝나기 때문에, 이하에서는 이를 상부 세그먼트(32-1) 및 하부 세그먼트(32-2)와 혼용해서 사용할 것이다. 상부 세그먼트(32-1) 및 하부 세그먼트(32-2)는 비틀린 지점에서 하나의 접촉점(31)을 형성한다. 접촉점(31)은 주 비트라인(B1, B2, …, BM)과도 각각 연결되어 있으므로, 주 비트라인 각각은 "q" 필드 측 서브-비트라인들(32)을 연결할 수 있다. 2 개의 인접하는 서브-비트라인들(32)이 하나의 주 비트라인을 따라 중간 지점에서 서로 비틀려 있기 때문에, 각 주 비트라인을 교차하는 워드라인 각각은 상기 2 개의 인접하는 NVM 셀들의 소스 전극 및 드레인 전극 모두를 포함한다. 그러므로, 상기 "M x N" FSNOR 어레이에 있어서, "2p-서브비트라인"의 "q" 개를 갖는 하나의 열 안의 "N" 개의 NVM 셀들은 "p x q"와 동일하다(N=p*q).
도 4a 및 도 4b에 도시된 필드 측 서브-비트라인 NOR(FSNOR)의 단면도들에 있어서, P-타입 실리콘 기판(401) 및 N-타입 실리콘 기판(421) 상의 능동 표면들은 각각 필드 산화물로 채워진 트렌치 형태의 필드 절연체(field isolation, 403)에 의해 분리된다. 도 4a를 참조하면, 상기 N-타입 확산 소스/드레인 전극들(402)은 필드 절연체들(403)의 2 개의 측 벽들을 따라, N-타입 셀 장치들을 위한 P-타입 실리콘 기판(401)의 상기 능동 표면들에 형성된다. 도 4b를 참조하면, 상기 P-타입 확산 소스/드레인 전극들(422)은 필드 절연체들(403)의 2 개의 측벽들을 따라, P-타입 셀 장치들을 위한 N-타입 실리콘 기판(421)의 상기 능동 표면들에 형성된다. NVM 셀들의 채널 영역들(405)은 x-방향으로 늘어선 상기 제어 게이트들(워드라인들, 406) 아래, 셀들의 소스 전극들과 드레인 전극들 사이 상기 능동 표면들 상에 형성된다. 따라서, 상기 FSNOR 플래쉬 어레이 안의 상기 NVM 셀들의 채널 길이 및 폭은 각각 상기 능동 실리콘 영역들의 폭 및 상기 제어 게이트(406)의 폭이다. 이에 반하여, 종래의 NOR 및 NAND 플래쉬 어레이들 안의 NVM 셀들의 채널 길이 및 폭은 각각 제어 게이트의 폭 및 능동 실리콘 영역의 폭이다. 터널링 유전체(407)는 상기 터널링 유전체(407) 위에 증착된 저장 물질(408)과 함께 상기 능동 실리콘 기판 표면 위에 있다. 상기 저장 물질(408)은 다결정층, 실리콘 질소화물 막, 또는 나노-크리스탈 입자들(nano-crystal grains)일 수 있다. 상기 셀 제어 게이트들(406)은 상기 저장 물질(408) 위 커플링 유전체막(410) 위에 형성된다. 상기 NVM 셀들을 위한 조합 막 스택(composite film stack)은 도 4a 및 도 4b에 도시된 바와 같이 실리콘 기판-터널링 유전체-저장 물질-커플링 유전체-제어 게이트 물질이다.
상기 필드 측 서브-비트라인들(32)은 상기 트렌치 벽들의 양 측을 따라 NVM 셀들의 소스/드레인 전극들을 링크하는 소스/드레인 확산 전극들과 동일한 타입의 불순물을 이용해 형성된다(도 4a 및 도 4b 참조). (도 4a의 상기 N-타입 확산 소스/드레인 전극들의 접합 깊이들(junction depths) 및 도 4b의 상기 P-타입 확산 소스/드레인 전극들(422)의 접합 깊이들 각각과 동일한) 확산 서브-비트라인들(32)의 접합 깊이들은 트랜치 형태의 필드 절연체(403)의 바닥보다 위에 있어, 트렌치 벽들의 양 측면을 따르는 2 개의 인접하는 서브-비트라인들(32)은 서로 전기적으로 절연된다. 도 5의 상면도에서, 상기 확산 서브-비트라인들(32)은 트렌치 벽들(403a)의 측면들을 따라 늘어서 있다. 상기 비틀린 서브-비트라인 구조들은 트렌치의 대각 형태로 필드 산화물에 의해 끝단에서 끝나는 서브-비트라인의 일 측면과, 중간의 비틀린 지점에서 트렌치 벽의 타 측에 교차하는 상기 서브-비트라인의 이웃하는 측면으로 구성된다. 한편, 상기 서브-비트라인(32) 중간의 비틀린 지점에, 전기적 접촉점(31)이 상기 서브-비트라인(32)을 상기 주 금속 비트라인에 연결하기 위해 배치된다.
본 발명의 보다 나은 이해를 위해 또한 어떤 효과를 가져오는지 보여주기 위해, 본 발명의 바람직한 실시예들이 도시된 이하의 도면들을 참조할 것이다.
도 1은 종래의 NOR-타입 플래쉬 어레이를 위한 전형적인 대략도이다.
도 2는 종래의 NAND-타입 플래쉬 어레이를 위한 전형적인 대략도이다.
도 3은 본 발명의 필드 측 서브-비트라인 NOR (FSNOR) 플래쉬 어레이의 대략도이다.
도 4a 및 도 4b는 본 발명에 따른 N-타입 및 P-타입 FSNOR 플래쉬 어레이들의 부분 단면도들이다.
도 5는 도 3의 FSNOR 플래쉬 어레이의 부분 상면도이다.
도 6a는 본 발명에 따른 서브-비트라인 주입 영역들 및 주입 방지 영역들의 마스크 도이다.
도 6b는 본 발명에 따른 능동 영역들 및 필드 영역들의 마스크 도이다.
도 6c는 본 발명에 따른 서브-비트라인 주입 영역들 및 셀 어레이 능동/필드 영역들의 중첩도이다.
도 7은 본 발명의 일 실시예에 따른 P-타입 기판에 있어서의 N-타입 필드 측 서브-비트라인들을 형성하기 위한 프로세스 흐름 모듈이다.
도 8은 본 발명의 일 실시예에 따른 상기 저장 물질(플로팅 게이트)로서 폴리-실리콘을 이용하여 처리한 후 스냅샷의 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 상기 저장 물질로서 스택된 질소화물 막의 처리 후 스냅샷의 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 상기 저장 물질로서 임베딩된 나노-크리스탈 입자들 처리 후 스냅샷의 단면도이다.
상기 필드 측 서브-비트라인 NOR (FSNOR) 플래쉬 어레이들은 판독/기록 속도 및 낮은 작동 전압들의 장점을 유지하면서, 특정 기술 노드들을 위한 상기 NAND-타입 플래쉬에서와 동일한 셀 어레이 영역을 가진다. 당업자라면 대략도들 및 제조 방법들의 맥락에서 여기서 설명되는 본 발명의 실시예들이 단지 설명을 위한 것으로서 어떠한 방식으로든 한정하는 것은 아님을 즉시 알 수 있을 것이다. 본 발명의 다른 실시예들은 본 개시의 이익을 가지면서 당업자에 의해 용이하게 제안될 것이다.
설명을 위해, N-타입 NVM 셀들을 FSNOR 플래쉬 어레이들의 제조를 설명하기 위해 적용할 것이다. 하지만, 이러한 필드 측 서브-비트라인 NVM 셀 아키텍처들은 N-타입 NVM 셀들에 한정되는 것은 아니다. 설명되는 어레이 안의 NVM 셀 크기는 프로세스 기술 노드에 따라 제어-게이트 피치 및 제1-금속 라인 피치에 의해 결정된다. 프로세스 기술 노드의 최소 특성 크기는 F에 의해 정의된다. 상기 제어-게이트 피치 및 제1-금속 피치는 특정 기술 노드에 있어서 2F일 수 있다. 그러므로, FSNOR 플래쉬 어레이를 위한 셀 특성 크기는 9 ~ 10F2 사이의 종래의 NOR 셀 특성 크기들과 비교하여 ~4F2일 수 있다.
도 3에 대략적으로 도시된 FSNOR 플래쉬 어레이와 같이, 서브-비트라인들은 참조부호 32에 의해 지시된다. 상기 필드 측 서브-비트라인들(32)은 얕은 트렌치 벽들의 양 측을 따라 서로 링크하는 NVM 셀들의 소스 및 드레인 확산 전극들과 동일한 타입의 불순물들을 각각 이용해 형성된다. 필드 측 서브-비트라인(32) 각각은 양 단에서 끝나고 그 중간 지점에 있는 접촉점(31)으로 상기 주 비트라인에 연결된다. 확산 서브-비트라인들(32)의 접합 깊이는 필드 절연체(403)의 바닥보다 위에 있을 필요가 있어, 트렌치 벽들(403a)의 양 측을 따르는 상기 2 개의 서브-비트라인들(32)은 서로 전기적으로 절연되어 있다.
도 7에 도시된 바와 같이 N-타입 서브-비트라인 NVM 장치들을 형성하기 위해, 깊은 N-타입 웰 절연체, P-타입 필드 및 펀치 관통 주입을 포함하는 셀 웰 주입들은 P-타입 베어 실리콘 기판들(401) 상의 셀 어레이 영역에 수행된다. 도 6a의 서브-비트라인 포토 마스크(61)는 제1방향으로 늘어선 복수의 주입선들(inplanted strips)의 형태를 가지는 셀 소스/드레인 서브-비트라인 및 소스/드레인 포켓 주입들을 수행하기 위해 적용된다. 비소 및 인듐과 같은 실리콘으로의 낮은 열확산성을 가지는 중이온 종류들(heavy ion species)은 도 6a의 다이아몬드-패턴 영역들(62)에 주입되는 데는 바람직한 선택이다. 주입들을 위한 에너지들, 투입량들, 및 경사각들은 NVM 셀 장치들에 있어서 높은 장치 펀치-관통, 높은 프로그래밍 효율, 및 낮은 서브-비트라인 저항을 획득하기 위해 최적화된다. 그 후 상기 실리콘 웨이퍼는 트렌치 절연체를 형성하기 위해 계속 진행되는데, 이때 트렌치 식각 프로세스는 주입된 영역들(62)을 통해 식각하여, 하나의 결합된 서브-비트라인이 2 개의 분리된 서브-비트라인들(32)로 귀결된다.
상기 저장 물질로서 폴리-실리콘을 이용하는 플로팅 게이트 NVM 장치를 위한 일 실시예에 있어서, 자가정렬 얕은 트렌치 절연(Self-Aligned Shallow Trench Isolation, SASTI) 프로세스는 이하에서와 같이 수행된다(도 8 참조):
(1) 터널링 산화물(407)은 상기 실리콘 기판(401) 위에 열에 의해 성장된다. (2) 제1폴리-실리콘막(81) 및 질소화물 하드 마스크 막(미도시)은 상기 실리콘 웨이퍼 상에 증착된다. (3) 상기 질소화물 하드 마스크는 도 6b에 도시된 바와 같이 상기 능동 영역들(63)에 따라 패터닝되고 식각된다. 질소화물 하드 마스크는 상기 능동 영역들(63)만 덮는다. 도 6c는 서브-비트라인 주입 영역들(62), 상기 능동 영역들(63), 및 필드 절연체들(403)의 중첩된 도면을 보여준다. 여기서, 상기 서브-비트라인 주입 영역들(62) 및 상기 능동 영역들(63)은 표시된 부분들(65)에서 중첩된다. (4) 셀 트렌치 식각 프로세스가 수행된다. 상기 식각 시퀀스는 상기 제1폴리-실리콘 막(81) 및 터널링 산화물(407)을 통해 상기 실리콘 기판(401) 상의 트렌치 형태의 필드 절연체들(403)의 깊이까지 식각되어 상기 트렌치 깊이는 상기 서브-비트라인들(32)의 접합 깊이보다 더 깊다. 상기 필드 절연체들(403)이 상기 메모리 어레이를 따라 x-방향으로 한 열 피치의 부분(fraction)만큼 천이되는 패턴으로 정렬되어 있다는 것은 도 6b에 명백하게 도시되어 있다. (5) NVM 셀 커플링 유전체 스택(410)은 상기 주변부 MOSFET 웰 주입 후 상기 주변부 MOSFET 게이트 산화물 성장 전에 증착된다. (6) 상기 커플링 유전체(410) 위에 증착되는 제2폴리-실리콘 막(82)은 NVM 장치들의 제어 게이트들(406, 상기 NVM 어레이 안의 워드라인들)을 형성하기 위해 패터닝되고 식각된다. (7) 금속 접촉점들 및 라인들은 종래의 후단 금속화 프로세스에서 메모리 어레이 안의 상기 전기적 접촉점(31) 및 열 라인 위치들에 배치된다.
주변부 MOSFET들을 형성하기 위한 프로세스들은 최신의 CMOS 제조 기술에 있어서 잘 알려져 있다. 세부사항까지 설명하지는 않겠지만, 완성을 위해 프로세스 단계들을 요약하면 아래와 같다: (1) 이온 주입에 의한 N-타입 MOSFET 웰 형성 및 P-타입 MOSFET 웰 형성. (2) MOSFET 게이트 산화물 성장 (두껍고 얇게). (3) 제2폴리-실리콘 게이트 증착. (4) 포토 마스크들 및 식각 프로세스에 의한 셀 제어 게이트들 및 주변부 MOSFET 게이트들의 형성. (5) 이온 주입에 의한 MOSFET 저 도핑 드레인(Lightly Doped Drain, LDD) 및 패킷 (6) MOSFET 스페이서 형성. (7) 주입에 의한 N-타입 및 P-타입 MOSFET 소스/드레인 형성. (8) 불순물 활성화 아닐. (9) 자가정렬 규화물 (샐리사이드)(Self-aligned silicide, Salicide) 형성(83). 전단 프로세스 기술이 상기 주변부 MOSFET 장치들 및 NVM셀 장치들을 완성한다.
어레이들 안의 NVM 셀 장치들 및 회로 안의 MOSFET 장치들은 상기 후단 프로세스 기술을 이용해 상기 절연된 유전체막들 내부의 도전성 물질에 의해 연결된다. 상기 후단 프로세스 기술은 금속간 층(Inter-Metal Layer, IMD)에 있어서의 금속 라인들, 및 유전체간 층(Inter-Dielectric Layer, IDL)에 있어서의 비아홀들 및 접촉점들에 있어서의 도전 물질을 만들기 위한 프로세스(이하에서는 "후단 금속화"로 지칭하기로 함)을 포함한다. 따라서, 복수의 전기적 접촉점들(31)은 상기 서브-비트라인들(32)의 중간의 뒤틀린 지점들에 형성되고, 도전성 물질이 주 비트라인들의 영역들에 증착된다.
일 실시예에 있어서, 상기 저장 물질로서 질소화물 막을 이용하는 질소화물 NVM 장치들의 단면도가 도 9에 도시되어 있다. 도 7에 도시되어 있는 셀 어레이 웰 형성 및 서브-비트라인 소스/드레인 형성 후, 순차적 프로세스 절차들은 이하와 같다: (1) 하드 마스크 막(미도시)이 상기 실리콘 웨이퍼 상에 증착된다. 상기 하드 마스크는 그후 도 6b에 도시된 바와 같이 상기 능동 영역들에 따라 패터닝되고 식각된다. 상기 하드 마스크는 상기 능동 영역들(63)만 덮는다. (2) 능동 영역 패터닝, 식각, 필드 산화물막, 및 CMP를 포함하는 트렌치 프로세스들이 수행된다. 상기 실리콘 기판(401)은 상기 식각 시퀀스에 의해 필드 절연체들(403)의 깊이까지 식각되어, 상기 트렌치 깊이는 상기 서브-비트라인들(32)의 접합 깊이보다 더 깊다. 상기 필드 절연체들(403)이 상기 메모리 어레이를 따라 x-방향으로 한 열 피치의 부분만큼 천이되는 패턴으로 정렬되어 있다는 것이 도 6b에 명백하게 도시되어 있다. (3) 주변부 MOSFET들을 위한 다양한 웰들을 형성하기 위해 수 번의 이온 주입이 수행된다. (4) 터널링 산화물(407)이 실리콘 기판(401) 상에 성장되고 질소화물에 기초한 스택된 막(91)이 상기 열에 의해 성장한 산화물(407) 위에 증착된다. (5) 주변부 MOSFET 게이트 산화물들이 성장된다. (6) 셀 제어 게이트들 및 주변부 MOSFET 게이트들을 각각 형성하기 위해 폴리-실리콘 막(92)이 증착되고 식각된다. (7) MOSFET 저 도핑 드레인 주입이 수행된다. (8) MOSFET 스페이서 형성. (9) N-타입 및 P-타입 MOSFET 소스/드레인 형성. (10) 불순물 활성화 아닐. (11) 자가정렬 규화물 (샐리사이드) 형성(83). (12) 상기 서브-비트라인들(32)의 중간의 비틀린 지점들에 복수의 전기적 접촉점들의 형성 및 주 비트라인들의 영역에 도전성 물질의 증착을 포함하는, 후단 금속화.
일 실시예에 있어서, 상기 저장 물질로서 임베딩된 나노-크리스탈 입자들을 이용하는 나노-크리스탈에 기초한 NVM 장치들이 도 10에 도시되어 있다. 도 7에 도시되어 있는 셀 어레이 웰 형성 및 서브-비트라인 소스/드레인 형성 후, 순차적 프로세스 절차들은 이하와 같다: (1) 하드 마스크 막(미도시)이 상기 실리콘 웨이퍼 상에 증착된다. 상기 하드 마스크는 그후 도 6b에 도시된 바와 같이 상기 능동 영역들(63)에 따라 패터닝되고 식각된다. 상기 하드 마스크는 상기 능동 영역들(63)만 덮는다. (2) 능동 영역 패터닝, 식각, 필드 산화물막, 및 CMP를 포함하는 트렌치 프로세스들이 수행된다. 상기 실리콘 기판(401)은 상기 식각 시퀀스에 의해 필드 절연체들(403)의 깊이까지 식각되어, 상기 트렌치 깊이는 상기 서브-비트라인들(32)의 접합 깊이보다 더 깊다. 상기 필드 절연체들(403)이 상기 메모리 어레이를 따라 x-방향으로 한 열 피치의 부분만큼 천이되는 패턴으로 정렬되어 있다는 것이 도 6b에 명백하게 도시되어 있다. (3) 주변부 MOSFET들을 위한 다양한 웰들을 형성하기 위해 수 번의 이온 주입이 수행된다. (4) 터널링 산화물(17)이 실리콘 기판(401) 상에 성장되고 나노-크리스탈 막(16)이 화학증기증착(CVD)에 의해 증착된다. 또는 나노-크리스탈을 형성하기 위한 요소들이 산화물 막(17)에 주입된다. 아닐 후, 상기 나노-크리스탈(16)은 상기 산화물 막(17) 내부에 임베딩된다. (5) 주변부 MOSFET 게이트 산화물들이 성장된다. (6) 셀 제어 게이트들 및 주변부 MOSFET 게이트들을 각각 형성하기 위해 폴리-실리콘 막(92)이 증착되고 식각된다. (7) MOSFET 저 도핑 드레인 주입이 수행된다. (8) MOSFET 스페이서 형성. (9) N-타입 및 P-타입 MOSFET 소스/드레인 형성. (10) 불순물 활성화 아닐. (11) 자가정렬 규화물 (샐리사이드) 형성(83). (12) 상기 서브-비트라인들(32)의 중간의 뒤틀린 지점들에 복수의 전기적 접촉점들의 형성 및 주 비트라인들의 영역에 도전성 물질의 증착을 포함하는, 후단 금속화.
요약하면, 혁신적인 필드 측 서브-비트라인 NOR-타입 (FSNOR) 비휘발성 메모리(NVM) 플래쉬 어레이 및 제조 방법이 개시되어 있다. 연결된 필드 측 서브-비트라인 아키텍쳐는 종래의 NOR 플래쉬 어레이에서와 같이, 셀 접촉점을 제거할 수 있다. 본 발명의 NOR 플래쉬 어레이는 적어도 종래의 NAND 플래쉬 어레이와 동일한 셀 밀도를 가진다. 한편, 본 발명의 NOR 플래쉬 어레이는 빠른 판독/기록 속도 및 낮은 작동 전압들에 있어서 종래의 NAND 플래쉬의 장점을 유지한다.

Claims (31)

  1. 기판 상에 행들과 열들로 구성된 NVM 셀들의 메모리 셀 어레이로, 셀 각각은 전하 저장 물질, 제어 게이트, 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 가지고;
    복수의 행 라인들로, 그 각각은 한 행 안의 셀들의 제어 게이트들을 연결하고 제1방향으로 늘어서 있고;
    상기 메모리 셀 어레이를 따라 상기 제1방향으로 한 열 피치의 부분만큼 천이하는 패턴으로 배치된 복수의 필드 절연체들;
    제2방향으로 늘어서 있고, 상기 행 라인들 위에 위치하는 복수의 열 라인들; 및
    필드 절연체 벽들의 양 측을 따라 늘어선 복수의 서브-비트라인들을 포함하고,
    서브-비트라인 각각은 한 필드 절연체의 일 측을 따라 늘어선 상부 세그먼트 및 하부 세그먼트로 이루어져 있고, 상기 상부 세그먼트는 한 열 안의 제1수의 연속하는 셀들의 상기 제2 소스/드레인 전극들을 연결하고, 상기 하부 세그먼트는 이웃하는 열 안의 제2수의 연속하는 셀들의 상기 제1 소스/드레인 전극들을 연결하고, 제1층의 상기 상부 세그먼트와 상기 하부 세그먼트는 복수의 전기적 접촉점들 중 하나를 통해 제2층의 공통 열 라인에 연결되고, 상기 제1수 및 상기 제2수의 연속하는 셀들은 상기 열 라인들에 연결되는 전기적 접촉점이 없는 비휘발성 메모리(NVM) 장치.
  2. 제 1 항에 있어서, 상기 기판과 반대되는 전도타입의 불순물은 상기 제1 소스/드레인 전극들, 상기 제2 소스/드레인 전극들 및 상기 서브-비트라인들을 형성하고, 상기 서브-비트라인들은 상기 필드 절연체들의 양 측을 따라 상기 전기적 접촉점들이 안착하는 복수의 실리콘 능동 영역들에 걸쳐 상기 제2방향으로 늘어서 있는 비휘발성 메모리(NVM) 장치.
  3. 제 2 항에 있어서, 상기 제2방향으로 연장되고, 제조 프로세스에 의해 상기 필드 절연체들의 상기 영역들에 상기 전도타입의 불순물이 주입된 복수의 반도체 영역들을 더 포함하는 비휘발성 메모리(NVM) 장치.
  4. 제 1 항에 있어서, 상기 필드 절연체들은 열에 이웃하는 서브-비트라인들 쌍들을 분리하기 위해 사용되고, 상기 필드 절연체들의 깊이들은 상기 서브-비트라인들의 접합 깊이들보다 깊은 비휘발성 메모리(NVM) 장치.
  5. 제 1 항에 있어서, 상기 제1방향으로 상기 필드 절연체 패턴의 한 열 피치의 부분의 천이는 상기 상부 세그먼트들 및 상기 하부 세그먼트들의 교차마다 발생하는 비휘발성 메모리(NVM) 장치.
  6. 제 1 항에 있어서, 각각의 필드 절연체의 양 측을 따라 배치된 2 개의 이웃하는 서브-비트라인들 중 하나는 제1측에서 끝나고, 제2측 상의 제2서브-비트라인은 연장되어 상기 제1방향으로 상기 필드 절연체 패턴의 한 열 피치의 부분의 천이가 일어나는 상기 제1측을 따라 연속적으로 늘어서 있는 비휘발성 메모리(NVM) 장치.
  7. 제 6 항에 있어서, 상기 제2서브-비트라인은 전기적 접촉점에 의해 대응하는 열 라인에 연결되는 비휘발성 메모리(NVM) 장치.
  8. 제 1 항에 있어서, 상기 NVM 셀들은 실질적으로 4F2 셀들이고, 여기서 F는 프로세스 기술 노드의 최소 특성 크기를 나타내는 비휘발성 메모리(NVM) 장치.
  9. 제 1 항에 있어서, 상기 서브-비트라인들은 상기 제1 소스/드레인 전극들 및 상기 제2 소스/드레인 전극들과 동일한 전도타입의 불순물을 이용해 형성되는 비휘발성 메모리(NVM) 장치.
  10. 제 1 항에 있어서, 상기 전하 저장 물질은 도전성 플로팅 게이트, 질소화물 유전체막 및 나노-크리스탈 입자들 중에서 선택된 하나로 만들어지는 비휘발성 메모리(NVM) 장치.
  11. 제 1 항에 있어서, 상기 비휘발성 메모리(NVM) 장치는 NOR-타입 플래쉬 메모리 장치인 비휘발성 메모리(NVM) 장치.
  12. 제1방향으로 늘어선 복수의 주입 선들(implanted strips)을 형성하기 위해 기판에 상기 기판과 반대되는 전도타입의 불순물을 주입하는 단계;
    상기 기판 표면에 제1유전체층 및 제1폴리-실리콘 막을 순서대로 증착하는 단계;
    상기 제1폴리-실리콘 막에 하드 마스크를 증착하고 패터닝하는 단계;
    상기 기판 표면에 복수의 트렌치들을 형성하기 위해 소정의 깊이로 상기 기판을 상기 제1폴리-실리콘 막 및 상기 제1유전체층을 통해 식각하는 단계로, 이로써, 주입된 선 각각은 이격된 서브-비트라인들의 복수의 쌍들로 분할되고 상기 기판 표면에 복수의 접촉 안착 영역들은 선택적으로 식각되지 않고 남아 있고, 서브-비트라인 각각은 NVM 셀들의 메모리 어레이의 소스 전극들 및 드레인 전극들을 포함하고;
    상기 기판 표면에 제2유전체층을 증착하는 단계;
    상기 NVM 셀들의 복수의 제어 게이트들을 형성하기 위해 상기 제2유전체층에 제2폴리-실리콘 막을 증착하고 패터닝하는 단계; 및
    상기 접촉 안착 영역들에 복수의 전기적 접촉점들을 형성하고 상기 제1방향으로 늘어선 열 라인들의 영역들에 도전성 물질을 증착하는 단계를 포함하는 도전성 플로팅 게이트 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  13. 제 12 항에 있어서, 상기 트렌치들의 깊이는 상기 소스 전극들, 상기 드레인 전극들 및 상기 서브-비트라인들의 접합 깊이들보다 깊은 도전성 플로팅 게이트 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  14. 제 12 항에 있어서, 상기 NVM 셀들은 상기 기판에 행들과 열들로 구성되고, 셀 각각은 제어 게이트, 플로팅 게이트, 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 가지는 도전성 플로팅 게이트 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  15. 제 14 항에 있어서, 서브-비트라인 각각은 하나의 트렌치의 일 측을 따라 늘어선 상부 세그먼트 및 하부 세그먼트로 구성되고. 상기 상부 세그먼트는 하나의 열의 제1수의 연속하는 셀들의 상기 제2 소스/드레인 전극들을 연결하고, 상기 하부 세그먼트는 그 이웃하는 열의 제2수의 연속하는 셀들의 상기 제1 소스/드레인 전극들을 연결하고, 제1층의 상기 상부 세그먼트 및 상기 하부 세그먼트는 상기 전기적 접촉점들 중 하나를 통해 제2층의 공통 열 라인에 연결되는 도전성 플로팅 게이트 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  16. 제 15 항에 있어서, 상기 제1수 및 제2수의 연속하는 셀들은 상기 열 라인들에 연결되는 전기적 접촉점이 없는 도전성 플로팅 게이트 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  17. 제 15 항에 있어서, 상기 트렌치들은 상기 NVM 셀들을 따라 제2방향으로 하나의 열 피치의 부분만큼 천이되는 패턴으로 배치되는 도전성 플로팅 게이트 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  18. 제 17 항에 있어서, 상기 제2방향으로 상기 트렌치 패턴의 하나의 열 피치의 부분의 천이는 상기 상부 세그먼트들 및 상기 하부 세그먼트들의 교차마다 일어나는 도전성 플로팅 게이트 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  19. 제 12 항에 있어서, 상기 NVM 셀들은 실질적으로 4F2 셀들이고, 여기서 F는 프로세스 기술 노드의 최소 특성 크기를 나타내는 도전성 플로팅 게이트 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  20. 제 12 항에 있어서, 상기 비휘발성 메모리(NVM) 장치는 NOR-타입 플래쉬 메모리 장치인 도전성 플로팅 게이트 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  21. 제1방향으로 늘어선 복수의 주입 선들을 형성하기 위해 기판에 상기 기판과 반대되는 전도타입의 불순물을 주입하는 단계;
    상기 기판 표면에 하드 마스크를 증착하고 패터닝하는 단계;
    상기 기판 표면에 복수의 트렌치들을 형성하기 위해 소정의 깊이로 상기 기판을 식각하는 단계로, 이로써, 주입된 선 각각은 이격된 서브-비트라인들의 복수의 쌍들로 분할되고 상기 기판 표면에 복수의 접촉 안착 영역들은 선택적으로 식각되지 않고 남아 있고, 서브-비트라인 각각은 NVM 셀들의 메모리 어레이의 소스 전극들 및 드레인 전극들을 포함하고;
    상기 기판 표면에 제1유전체층, 전하 저장 물질 및 제2유전체층을 순서대로 증착하는 단계;
    상기 NVM 셀들의 복수의 제어 게이트들을 형성하기 위해 상기 제2유전체층에 폴리-실리콘 막을 증착하고 패터닝하는 단계; 및
    상기 접촉 안착 영역들에 복수의 전기적 접촉점들을 형성하고 상기 제1방향으로 늘어선 열 라인들의 영역들에 도전성 물질을 증착하는 단계를 포함하는 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  22. 제 21 항에 있어서, 상기 전하 저장 물질은 질소화물 유전체 막 또는 나노-크리스탈 막 중 하나로 만들어지는 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  23. 제 22 항에 있어서, 상기 전하 저장 물질은 나노-크리스탈 막으로 만들어지고, 상기 나노-크리스탈 막은 나노-크리스탈 요소가 주입된 화학증기증착(CVD) 막 또는 산화물 막 중 하나인 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  24. 제 21 항에 있어서, 상기 트렌치들의 깊이들은 상기 소스 전극들, 상기 드레인 전극들 및 상기 서브-비트라인들의 접합 깊이들보다 더 깊은 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  25. 제 21 항에 있어서, 상기 NVM 셀들은 상기 기판에 행들과 열들로 구성되고, 셀 각각은 제어 게이트, 전하 저장 물질, 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 가지는 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  26. 제 25 항에 있어서, 서브-비트라인 각각은 하나의 트렌치의 일 측을 따라 늘어선 상부 세그먼트 및 하부 세그먼트로 구성되고. 상기 상부 세그먼트는 하나의 열의 제1수의 연속하는 셀들의 상기 제2 소스/드레인 전극들을 연결하고, 상기 하부 세그먼트는 그 이웃하는 열의 제2수의 연속하는 셀들의 상기 제1 소스/드레인 전극들을 연결하고, 제1층의 상기 상부 세그먼트 및 상기 하부 세그먼트는 상기 전기적 접촉점들 중 하나를 통해 제2층의 공통 열 라인에 연결되는 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  27. 제 26 항에 있어서, 상기 제1수 및 제2수의 연속하는 셀들은 상기 열 라인들에 연결되는 전기적 접촉점이 없는 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  28. 제 26 항에 있어서, 상기 트렌치들은 상기 NVM 셀들을 따라 제2방향으로 하나의 열 피치의 부분만큼 천이되는 패턴으로 배치되는 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  29. 제 28 항에 있어서, 상기 제2방향으로 상기 트렌치 패턴의 하나의 열 피치의 부분의 천이는 상기 상부 세그먼트들 및 상기 하부 세그먼트들의 교차마다 일어나는 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  30. 제 21 항에 있어서, 상기 NVM 셀들은 실질적으로 4F2 셀들이고, 여기서 F는 프로세스 기술 노드의 최소 특성 크기를 나타내는 비휘발성 메모리(NVM) 장치를 형성하는 방법.
  31. 제 21 항에 있어서, 상기 비휘발성 메모리(NVM) 장치는 NOR-타입 플래쉬 메모리 장치인 비휘발성 메모리(NVM) 장치를 형성하는 방법.
KR1020120054009A 2011-05-23 2012-05-22 필드 측 서브-비트라인 ｎｏｒ 플래쉬 어레이 및 이를 제조하는 방법 KR101393133B1 (ko)

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