KR100344908B1 - 비휘발성반도체기억장치의구동방법 - Google Patents

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Abstract

데이터“0"의 기입시, 대응하는 주비트선, 대응하는 선택 트랜지스터 및 대응하는 로컬 비트선을 통해 메모리셀의 드레인과 소스에 기준전압 Vss(예컨대, OV)를 인가하고, 상기 메모리셀에 접속된 워드선을 통해 상기 메모리셀의 제어 게이트에 제 2 전압 Vpp(예컨대 15V)를 인가한다. 그 결과, 메모리셀의 드레인, 소스 및 채널 영역으로부터 메모리셀의 부유 게이트로 그의 터널 산화막을 통해 전자가 주입된다. 메모리셀의 소거시, 워드선을 통해 메모리셀의 반도체 기판에 제 3 전압 Vds(예컨대, 0∼6 V)를 인가하고 제어 게이트에 제 4 전압 Vneg (예컨대, -10V)를 인가한다. 이 때, 상기 제 3 전압은 소스와 드레인에도 인가된다. 또한, 상기 메모리셀의 소스와 드레인은 부유 상태로 된다. 이에 따라, 부유 게이트로부터 채널영역에 터널 산화막을 통해 전자가 방출된다.

Description

비휘발성 반도체 기억 장치의 구동 방법
본 발명은, 전기적으로 변경 가능한 플래시 메모리와 같은 비휘발성 반도체 기억 장치의 구동법에 관한 것이다.
종래부터, 비휘발성 반도체 기억 장치로서, 그들의 고집적화 능력에 의해, 상이한 메모리셀 구조를 갖고 상이한 방식으로 구동되는 여러 종류의 플래시 메모리의 개발이 진행되고 있다. 이들 플래시 메모리는, 하기의 2가지 기입/소거 구동법에 의해 2개의 그룹으로 분류된다.
(1) 기입에 CHE(channel hot elcetron) 주입을 이용하고 소거에 FN(Fowler-Nordheim) 터널링을 이용하는 방법; 및
(2) 기입 및 소거 양쪽에 FN(Fowler-Nordheim) 터널링을 이용하는 방법.
상기 방법 (1)은 플래시 메모리, 특히 ETOX(EEPROM with tunnel oxide)형 플래시 메모리에 있어서 가장 일반적인 방법이다. 상기 ETOX형 플래시 메모리의 메모리셀 구조(1트랜지스터형)는 도 16에 도시되어 있다. 상기 플래시 메모리는, 소스(52), 드레인(53), 부유 게이트(55), 제어 게이트(57) 및 소스(52)와 드레인(53) 사이의 채널 영역을 포함하고 있다. 또한, 상기 제어 게이트(57)와 부유 게이트(55) 사이에 층간 절연막(56)이 제공되어 있고, 부유 게이트(55)와 채널 영역 사이에 터널 산화막(54)이 제공되어 있다. 상기 소스(52)와 반도체 기판(1) 사이에 n-영역(58)이 형성됨과 동시에, 드레인(53)과 반도체 기판(1) 사이에 p+영역(59)이 형성되어 있다. 상기 ETOX형 플래시 메모리는, 고전압이 인가될 수 있도록, 기본적으로 DDD(double doped drain) 구조로 되어 있다. 드레인(53)측에 있어서, p+영역(59)으로 인해, 드레인(53) 부근의 핫 일렉트론의 발생 효율이 상승한다. 즉, 상기 ETOX형 플래시 메모리의 구조는, 비대칭 구조로 되어 있는 것이 특징이다.
표 1은 상기 ETOX 형 플래시 메모리의 메모리셀의 인가 전압 조건을 도시하고 있다.
표 1
게이트 드레인 소스 기판
기입 12 6 0 0
소거 -10 F 5 0
판독 5 1 0 0
단위: V, F: 부유(Floating)
상기 ETOX형 플래시 메모리의 메모리셀의 기입에 있어서, 표 1에 도시된 인가 전압 조건을 사용하여 드레인(53) 부근에서 채널 핫 일렉트론을 발생시켜, 부유 게이트(55)로 전자가 주입된다. 소거에 있어서는, 소스(52)와 부유 게이트(55)의 중첩 부분에 고전계를 발생시켜, FN 터널 현상에 의해 부유 게이트(55)로부터 전자가 방출된다.
도 17은 상기 ETOX형 플래시 메모리의 내구 특성을 도시하고 있는데, 소거/기입 동작을 반복함에 따라 내구 특성이 열화함을 나타내고 있다. 요컨대, 소거/기입 회수가 1O3회를 넘으면, 고임계 상태(기입 상태)의 임계 전압 Vth가 서서히 감소하는 한편, 저임계 상태(소거 상태)의 임계 전압 Vth가 서서히 증가한다. 이는, 소거/기입 동작을 반복하는 동안 전자 또는 홀이 터널 산화막(54)중에 트랩되는 것에 기인한다.
도 18은, 상기 ETOX형 플래시 메모리의 NOR형 구조의 메모리셀 어레이를 도시하고 있다. 상기 ETOX형 플래시 메모리의 임계 전압 Vth의 분포는, 도 19에 도시한 바와 같이, 소거 상태(데이터가“1" )는 임계 전압 Vth가 로우(low) 상태이고, 기입 상태는 임계 전압 Vth가 하이(high) 상태임을 나타낸다.
우선, 기입 순서의 경우, 도 20a, 20b 및 20c에 도시한 바와 같이, 기입할 메모리셀이 접속되어 있는 워드선 WL에 양의 고전압 Vpp(예컨대, +12 V)를 인가한다(도 20a). 이 때, 데이터“0"을 기입하는 경우에는, 관련된 비트선 BL에 양의 고전압 Vpd(예컨대, +6 V)를 인가하고(도 20b), 공통 소스선 CSL에 전압 Vss(예컨대, 0 V)를 인가하여(도 20c), 매우 높은 에너지의 전자, 즉, 채널 핫 일렉트론(channel hot electrons; CHE)을 발생시킨다. 이들 고에너지의 전자를 부유 게이트에 주입하면, 임계 전압 Vth는 상승한다. 상기 기입 순서에 있어서, 채널 영역을 통해 대전류(0.5 mA/셀)가 흐르므로, 동시에 기입할 수 있는 메모리셀의 수는 16개 정도로 한정된다.
소거 및 기입 동작이 FN(Fowler-Nordheim) 터널링에 의해 수행되는 하기의 플래시 메모리에 있어서, 통상 1 킬로비트 이상의 메모리셀을 동시에 기입할 수 있도록, 기입에 사용되는 전류는 10 nA/셀 이하이다. 이 때, 데이터“0"을 로드하는 경우에는, 전압 Vss(예컨대 0 V)가 비트선에 인가되므로, 채널 핫 일렉트론은 발생하지 않고, 임계 전압 Vth는 로우 상태로 유지된다.
반면에, 소거 순서의 경우, 도 21a, 21b 및 21c에 도시된 바와 같이, 공통 소스선 CSL에 양의 고전압 Vps(예컨대 5 V)를 인가한 후(도 21c), 워드선 WL에 음의 전압 Vnn(예컨대 -10 V)를 인가한다(도 21a). 이 때, 상기 비트선 BL에 전압 Vss(예컨대 0 V)를 인가한다(도 21b). 결과적으로, 모든 메모리셀 M00∼Mnm은, 소스와 부유 게이트가 중첩된 부분에 고전계가 발생하여, 부유 게이트로부터 소스로 전자가 방출되어, 임계 전압이 저하한다.
상기 방법 (2)를 사용한 플래시 메모리는, 메모리셀 어레이의 구조의 차이에 의해, 대표적인 것으로 하기의 5개를 들 수 있다.
(a) AND형 플래시 메모리;
(b) DI(Divided bit line)NOR형 플래시 메모리;
(c) ACEE(Advanced Contactless EEPROM)형 플래시 메모리
(d) 선택 게이트를 갖는 FN-FN형 플래시 메모리; 및
(e) NAND형 플래시 메모리
이하, (a)∼(e)에 관해 순차로 설명한다.
(a) AND형 플래시 메모리
AND형 플래시 메모리는, 전자정보통신학회(THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS; IEICE), ICD 93-128, pp.37-43 (1993)에 기재되어 있다. 또한, 일본 특허 공개 공보 제 6-77437호에도 유사한 기술이 기재되어 있다. 상기 AND형 플래시 메모리의 메모리셀의 기본 구조는, 도 16에 도시한 메모리셀과 동일하고, 이하, 이 도면을 참조하여 설명한다.
표 2는 상기 AND형 메모리셀의 인가 전압 조건을 도시하고 있다.
표 2
게이트 드레인 소스 기판
기입 -9 4 0 0
소거 12 F F 0
판독 3 1 0 0
단위: V, F: 부유(Floating)
상기 AND형 메모리셀의 기입은, 표 2의 인가 전압 조건에 도시한 바와 같이, 드레인(53)과 부유 게이트(55)가 중첩되는 부분에 고전계를 발생시켜, 부유 게이트(55)로부터 드레인(53)측으로 전자를 방출한다. 한편, 소거는, 소스(52)와 드레인(53)사이의 채널영역에 전자가 유기되어, 그 채널 영역과 부유 게이트(55)사이에 고전계가 발생한다. 결과적으로, 전자가 터널 산화막(54)을 통해 부유 게이트(55)에 주입된다.
(b) DINOR형 플래시 메모리
DINOR형 플래시 메모리는, IEEE Journal of Solid-State Circuits, Vo1. 9. No. 4, pp. 454-459 (1994)에 기재되어 있다. 상기 DINOR형 플래시 메모리의 메모리셀의 기본 구조도 도 16에 도시한 것과 동일하고, 이하, 도 16을 참조하여 설명한다.
표 3에 상기 DINOR형 플래시 메모리의 인가 전압 조건을 도시하고 있다.
표 3
게이트 드레인 소스 기판
기입 12 6 0 0
소거 -10 F 5 0
판독 5 1 0 0
단위: V, F: 부유(Floating)
상기 DINOR형 플래시 메모리의 기입은, 표 3의 인가 전압 조건에 도시한 바와 같이, 드레인(53)과 부유 게이트(55)의 중첩 부분에 고전계를 발생시켜, 전자를 드레인(53)측으로 방출시킨다. 한편, 소거는, 반도체 기판(51)과 소스(52)로부터부유 게이트(55)로 터널 산화막(54)을 통해 전자가 주입된다.
도 22는 (a) AND형 플래시 메모리와 (b) DINOR형 플래시 메모리의 내구 특성을 도시하고 있다. 이 AND형 플래시 메모리와 DINOR형 플래시 메모리의 경우도, ETOX형 플래시 메모리의 경우와 같이, 소거/기입 동작의 반복에 의해 소거 특성 및 기입 특성이 열화한다.
이러한 내구특성의 열화를 방지하는 방법이 IEICE TRANS. ELECTRON, VOL. E 79-C, pp. 832-835, 1996에 보고되어 있다. 이 보고서는, 부유 게이트(55)로부터 전자를 방출시켜 메모리셀의 임계 전압을 감소시키는 경우, 반도체 기판(51)에 발생하는 홀이 터널 산화막(54)에 트랩되는 것을 보여주고 있다. 이들 트랩된 홀이, 공지된 바와 같이, 메모리셀의 내구 특성에 크게 영향을 미치게 된다.
도 23은, 부유 게이트로부터 전자를 방출시키기 위해 음의 전계를 인가한 후 양의 전계를 인가함으로써 개선된 내구특성을 도시하고 있다. 여기서 음의 전계는, 도 16에 도시된 제어 게이트(57)측의 전압이 낮은 경우에 발생하는 전계이고, 양의 전계는 제어 게이트(57)측의 전압이 높은 경우에 발생하는 전계이다. 내구 특성의개선은, 음의 전계를 인가함으로써 터널 산화막(54)내에 트랩된 홀이, 인가된 양의 전계에 의해 전기적으로 중화되기 때문이라고 생각된다. 하기의 플래시 메모리 (c)∼(e)에서는, 전자의 주입/방출을 동일한 터널 영역에서 행하는 것에 의해, 내구 특성을 개선하고 있다.
(c) ACEE형 플래시 메모리
ACEE형 플래시 메모리는, 터널 산화막의 동일 영역을 사용하여 기입/소거를 행한다 (IEEE JOURNAL OF SOLID-STATE CIRCUITS VOL. 26, pp. 484-491, 1991).
도 24는 상기 ACEE형 플래시 메모리의 메모리셀의 기본 구조를 도시하고 있다. 이 메모리셀은, 반도체 기판(71)상에 형성된 소스(72), 드레인(73), 터널 산화막(74), 산화막(75), 게이트 산화막(76), 부유 게이트(77), 층간 절연막(78) 및 제어 게이트(79)로 구성되어 있다. 상기 터널 산화막(74)과 게이트 산화막(76)은, 산화막(75)에 의해 절연되어 있고, 터널 산화막(74)을 통해 부유 게이트(77)에 전자가 주입되는 한편, 부유 게이트(77)로부터 터널 산화막(74)을 통해 전자가 방출된다.
표 4는 상기 ACEE형 플래시 메모리의 메모리셀의 각 동작 모드의 인가 전압 조건을 도시하고 있다.
표 4
게이트 드레인 소스 기판
기입 18 0 0 0
소거 -11 F 5 0
판독 5 1 0 0
단위: V, F: 부유(Floating)
상기 ACEE형 플래시 메모리의 기입은, 제어 게이트(79)를 +18 V, 드레인(73) 및 소스(72)를 0 V로 하여, 소스(72)상의 터널 산화막(74)을 통해 전자를 부유 게이트(77)에 주입한다. 소거는, 소스(72)를 +5 V로 하고, 제어 게이트(79)를 -11 V로 하여, 터널 산화막(74)을 통해 전자를 방출시킨다.
상기한 바와 같이, 상기 ACEE형 플래시 메모리는, 전자의 주입 및 방출을 소스(72)상의 동일한 터널 산화막(74)을 통해 수행한다. 도 25는, 이 ACEE형 플래시 메모리의 메모리셀의 내구 특성을 도시하고 있는데, 소거/기입 사이클을 1O4회 반복한 후까지는 기입/소거 특성에 거의 변화가 없고, 이것은 특성이 분명히 개선되었음을 나타내고 있다.
(d) 선택 게이트를 갖는 FN-FN 플래시 메모리
선택 게이트를 갖는 FN-FN 플래시 메모리는, 일본 특허 공개 공보 제 6-120515호에 기재되어 있다. 도 26은 상기 선택 게이트를 갖는 FN-FN 플래시 메모리의 메모리셀의 기본 구조를 도시하고 있다. 이 메모리셀은, 반도체 기판(81)상에 형성된 소스(82), 드레인(83), 터널 산화막(84), 부유 게이트(85), 층간 절연막(86), 제어 게이트(87) 및 선택 게이트(88)로 구성되어 있다.
표 5는 상기 선택 게이트를 갖는 FN-FN 플래시 메모리의 각 동작 모드의 인가 전압 조건을 도시하고 있다.
표 5
게이트 드레인 소스 기판 선택
기입 18 0 F 0 0
소거 -9 F F 9 F
판독 5 1 0 0 5
단위: V, F: 부유(Floating)
상기 선택 게이트를 갖는 FN-FN 플래시 메모리의 기입에 있어서, 부유 게이트(85) 하부에 채널 영역이 유기되고, 부유 게이트(85)와 채널 영역 사이에 고전계가 발생하여, 부유 게이트(85)에 전자가 주입된다. 한편, 소거는, 부유 게이트(85)
와 반도체 기판(81)사이에 고전계가 발생하여, 전자가 방출된다(홀 주입).
상기 선택 게이트를 갖는 FN-FN 플래시 메모리에서는, 전자의 주입/방출 (홀 주입)은, 채널 영역과 부유 게이트(85) 사이의 동일 영역의 터널 산화막(84)을 통해 행해진다. 따라서, 도 26에 도시한 바와 같이, 비교적 좋은 내구 특성를 얻을 수 있다.
(e) NAND형 플래시 메모리
NAND형 플래시 메모리는, FN-FN 플래시 메모리 중 가장 일반적인 것이다. 이 메모리에서는, 기입/소거에 채널 영역과 부유 게이트 사이의 터널 산화막을 사용하고 있다. 도 28은 상기 NAND형 플래시 메모리의 메모리셀 어레이의 구성을 도시하고 있고, 여기서 메모리셀 Mxy는 매티릭스 형태로 배열되어 있다. 메모리셀 Mxy의 동일행의 게이트를 워드선 WL0,...,WL15에 공통 접속하는 한편, 메모리셀 Mxy의 동일열의 소스와 드레인을 서로 접속하고 있다. 상기 메모리셀 Mxy의 최상위 행의 드레인을 선택 트랜지스터 ST를 통해 비트선 BL0∼BL2047에 각기 접속하고 있다. 상기 메모리셀 Mxy의 최하위 행의 소스를 공통 소스선 SL에 공통 접속하고 있다.
표 6은 각 동작 모드의 인가 전압 조건을 도시하고 있다.
표 6
게이트 드레인 소스 기판
기입 21 0 0 0
소거 0 F F 23
판독 0 5 0 0
단위: V, F: 부유(Floating)
상기 NAND 형 플래시 메모리의 기입은, 표 6의 인가 전압 조건에 도시한 바와 같이, 채널 영역에 전자가 유기되고, 부유 게이트와 채널 영역 사이에 고전계가 발생하여, 부유 게이트에 전자가 주입된다. 한편, 소거는, 반도체 기판에 고전압이 인가되어, 기입 동작의 경우와 반대 극성의 고전계가 발생한다. 결과적으로, 부유 게이트로부터 전자가 방출된다. 상기 NAND형 플래시 메모리는, 도 29에 도시한 바와 같이, 비교적 좋은 내구 특성을 얻을 수 있다.
도 30은 상기 NAND형 플래시 메모리의 기입/소거 시의 메모리셀의 임계 전압의 분포를 도시하고 있다. 이 NAND형 플래시 메모리의 판독은, 판독되는 메모리셀에 접속된 워드선에 0 V의 전압을 가하는 한편, 비선택 메모리셀에 접속된 워드선에 +5 V의 전압을 가한다.
상기 (a)∼(e)형에 부가하여, 기입/소거에 FN 터널링을 이용하는 플래시 메모리는, 웰 층내에 소스 및 드레인이 형성되어 있는 다른 형태를 포함한다(일본 특허 공개 공보 제 8-279566호 참조). 도 31은 웰 층내에 소스 및 드레인이 형성되어 있는 플래시 메모리의 메모리셀의 기본 구조를 도시하고 있다. 이 메모리셀에 있어서, 반도체 기판(91)상에 n-웰 층(92) 및 p-웰 층(93)을 형성하고, 이 p-웰 층(93)내에 소스(94) 및 드레인(95)을 형성하고 있다. p-웰 층(93), 소스(94) 및 드레인(95)상에 터널 산화막(96), 부유 게이트(97), 층간 절연막(98) 및 제어 게이트(99)를 형성하고 있다.
표 7은, 상기 웰 층내에 소스 및 드레인이 형성된 플래시 메모리의 각 모드의 인가 전압 조건을 도시하고 있다.
표 7
게이트 드레인 소스 웰
기입 12 * -3/3 F -3
소거 -9 6 F 6
판독 3 1 0 0
* 데이터 0의 경우 / 데이터 1의 경우
단위: V, F: 부유(Floating)
상기 플래시 메모리에 있어서, 기입은, 표 7에 도시한 바와 같이, p-웰 층(93)을 음의 전압으로 하는 한편, 드레인(95)에 음의 전압을 인가한다. 이 플래시 메모리는, 도 3에 도시한 것과 유사한 메모리셀 어레이의 구성으로 동작할 수 있다. 기입 시에는, 데이터“0" 또는 "1"에 의해 드레인에 -3 V 또는 +3 V의 전압을 인가한다. 상기 드레인(95)에 -3 V를 인가하면, 소스(94)와 드레인(95) 사이의 채널 영역 및 부유 게이트 사이에 고전계가 발생하여, 부유 게이트에 전자가 주입된다. 상기 드레인에 +3 V를 인가하면, 전계가 완화되어, 전자는 부유 게이트에 주입되지 않는다.
상기 ETOX형, AND형 및 DINOR형 플래시 메모리는, 기입 동작과 소거 동작 시 전자가 통과하는 터널 산화막의 영역이 다르므로 내구 특성의 열화가 크다는 문제가 있다. 또한, 이들 디바이스에 있어서, 전자의 방출을 위해 드레인 및 소스에 고전압이 인가되므로, 터널링(Band-to-Band) 전류가 흘러, 핫홀이 발생하게 된다. 이들 핫홀이 터널 산화막에 트랩되어, 내구 특성을 열화시키는 원인이 된다.
또한, 전자 방출의 효율을 높이기 위해, 드레인 또는 소스에 고전압이 인가되어야 한다. 그러나, 관통 현상이 발생하지 않도록 하기 위해, 이 부분의 레이아웃을 크게 하여 내압을 확보해야 한다. 이는 레이아웃 면적을 증가시킨다는 문제를 초래한다.
한편, 상기 ACEE형 플래시 메모리 및 선택 게이트를 갖는 FN-FN 플래시 메모리는, 기입 및 소거에 터널 산화막의 동일 영역을 사용하므로, 내구 특성은 개선된다. 그러나, 도 24 및 26에 도시한 메모리셀의 기본 구조로부터 알 수 있는 바와 같이, 메모리셀당 실효 면적이 비교적 크므로(ETOX형의 1.5배에서 3배정도), 플래시 메모리의 고집적화를 방해한다.
또한, 고집적화와 내구 특성의 측면에서 우위인 NAND형 플래시 메모리는, 그 메모리셀 어레이의 구성으로부터 알 수 있는 바와 같이, 판독되는 메모리셀까지 비선택 메모리셀의 채널 영역을 통해 데이터가 비트선으로 출력된다. 따라서, 비트선에 접속된 저항 및 용량이 증가하여, 액세스 속도를 현저히 열화시킨다. 예컨대, NOR형 플래시 메모리의 액세스 시간이 100 ns 정도인 데 반해, NAND형 플래시 메모리는 10㎲ 정도로, 100배 정도 느리다. 즉, 상기 NAND형 플래시 메모리는 액세스 속도를 고속으로 할 수 없다는 문제가 있다. 또한, NAND형 플래시 메모리의 동작 영역(전자의 통과 영역)을 조사하면, 소스, 드레인 및 채널층으로부터 전자가 주입됨으로써 기입이 행해짐을 알 수 있다. 한편, 소거는, 소스 및 드레인이 부유 상태이므로, 부유 게이트로부터 실질적으로는 채널 영역으로만 전자가 방출되는 것에 의해 행해진다. 즉, 드레인/소스와 부유 게이트 사이에는, 전자의 주입만이 행해져, 이 부분(소스 및 드레인상의 산화막)에 전자 트랩이 잔류한다. 이는, 100만회 이상의 소거/기입 동작이 반복되는 경우, 내구 특성 및 신뢰도에 영향을 미칠 수 있다.
또한, 상기 웰 층내에 소스 및 드레인이 형성된 플래시 메모리에 있어서, 수 M(106)단위의 메모리셀이 형성되어 있다. 기입 시에 음의 전압을 p-웰 층(93)에 인가하므로, p-웰 층(93)에 수천 pf의 용량이 부가되어, 신호의 상승이 매우 느려지고, 기입 시의 액세스 속도가 현저히 저하된다는 문제가 있다. 또한, 양의 전압과 음의 전압을 선택적으로 비트선에 인가하므로, 비트선에 인가하는 전압을 선택하기 위한 데이터 래치 회로 등을 트리플 웰상에 형성해야 한다. 이는 레이아웃 면적의 증가를 초래한다.
도 1은, 본 발명의 제 1실시형태에 따른 비휘발성 반도체 기억 장치의 개략 블럭도이다.
도 2는, 상기 비휘발성 반도체 기억 장치의 레귤레이터 회로의 회로도이다.
도 3은, 상기 비휘발성 반도체 기억 장치의 메모리셀 어레이의 회로도이다.
도 4는, 상기 비휘발성 반도체 기억 장치의 부유 게이트로의 전자의 주입에 관해 설명하는 메모리셀의 단면도이다.
도 5는, 상기 비휘발성 반도체 기억 장치의 부유 게이트로부터의 전자의 방출에 관해 설명하는 메모리셀의 단면도이다.
도 6은, 상기 비휘발성 반도체 기억 장치의 메모리셀의 소거 상태 및 기입 상태의 임계 전압의 분포를 개략적으로 도시하는 그래프이다.
도 7a, 7b, 7c 및 7d는, 상기 비휘발성 반도체 기억 장치의 기입 순서를 도시하는 타이밍도이다.
도 8a, 8b, 8c, 8d 및 8e는, 상기 비휘발성 반도체 기억 장치의 소거 순서를 도시하는 타이밍도이다.
도 9a, 9b, 9c, 9d, 9e 및 9f는, 상기 비휘발성 반도체 기억 장치의 다른 소거 순서를 도시하는 타이밍도이다.
도 10은, 본 발명의 제 2실시형태에 따른 비휘발성 반도체 기억 장치의 개략 블럭도이다.
도 11은, 상기 비휘발성 반도체 기억 장치의 메모리셀 어레이의 회로도이다.
도 12a, 12b, 12c, 12d 및 12e는, 상기 비휘발성 반도체 기억 장치의 기입 순서를 도시하는 타이밍도이다.
도 13a, 13b, 13c, 13d, 13e, 13f 및 13g는, 상기 비휘발성 반도체 기억 장치의 소거 순서를 도시하는 타이밍도이다.
도 14는, 본 발명의 제 3실시형태에 따른 비휘발성 반도체 기억 장치의 개략 블럭도이다.
도 15a, 15b, 15c 및 15d는, 상기 비휘발성 반도체 기억 장치의 기입 순서를 도시하는 타이밍도이다.
도 16은, 종래의 ETOX형 플래시 메모리셀의 기본 구조를 도시하는 단면도이다.
도 17은, 상기 ETOX 형 플래시 메모리의 내구 특성을 도시하는 도면이다.
도 18은, NAND형 메모리셀 어레이의 구조를 도시하는 회로도이다.
도 19는, 상기 NAND형 메모리셀 어레이의 메모리셀의 소거 상태 및 기입 상태의 임계 전압의 분포를 도시하는 도면이다.
도 20a, 20b 및 20c는, 상기 ETOX형 플래시 메모리의 기입 순서를 도시하는 타이밍도이다.
도 21a, 21b 및 21c는, 상기 ETOX형 플래시 메모리의 소거 순서를 도시하는타이밍도이다.
도 22는, AND형 및 DINOR형 플래시 메모리의 내구 특성을 도시하는 도면이다.
도 23은, 상기 AND형 및 DINOR형 플래시 메모리의 개선된 내구 특성을 도시하는 도면이다.
도 24는, 종래의 ACEE형 플래시 메모리의 메모리셀의 기본 구조를 도시하는 단면도이다.
도 25는, 상기 ACEE형 플래시 메모리의 내구 특성을 도시하는 도면이다.
도 26은, 선택 게이트를 갖는 종래의 플래시 메모리의 기본 구조를 도시하는 단면도이다.
도 27은, 상기 선택 게이트를 갖는 플래시 메모리의 내구 특성을 도시하는 도면이다.
도 28은, 종래의 NAND형 플래시 메모리의 메모리셀 어레이의 구성을 도시하는 회로도이다.
도 29는, 상기 NAND형 플래시 메모리의 내구 특성을 도시하는 도면이다.
도 30은, 상기 NAND형 플래시 메모리의 메모리셀의 소거 상태 및 기입 상태의 임계 전압의 분포를 도시하는 도면이다.
도 31은, 다른 종래의 플래시 메모리의 메모리셀의 기본 구조를 도시하는 단면도이다.
따라서, 본 발명의 목적은, 액세스 속도의 고속화와 고집적화가 가능하고, 소거/기입의 내구 특성을 향상시킬 수 있는 비휘발성 반도체 기억 장치의 구동 방법을 제공하는 것이다.
본 발명에 의하면, 반도체 기판에 일정한 간격을 두고 형성된 소스 및 드레인, 상기 소스, 드레인 및 상기 소스, 드레인 사이의 채널 영역상에 형성된 터널 산화막, 상기 터널 산화막상에 형성된 부유 게이트, 상기 부유 게이트상에 형성된층간 절연막 및 상기 층간 절연막상에 형성된 제어 게이트를 갖는 부유 게이트형 M0S 트랜지스터로 이루어지는 메모리셀이 매트릭스 형태로 배열된 메모리셀 어레이를 포함하고, 동일 행의 메모리셀의 제어 게이트에 각각 접속된 워드선, 동일 열의 메모리셀의 드레인에 각각 접속된 로컬 비트선, 각각의 제 1 M0S 트랜지스터를 통해 대응하는 로컬 비트선에 접속된 주비트선, 동일 열의 메모리셀의 소스에 각각 접속된 로컬 소스선 및 각각의 제 2 MOS 트랜지스터를 통해 로컬 소스선에 접속된 공통 소스선을 더 포함하는 비휘발성 반도체 기억 장치의 구동 방법이 제공되어 있다.
본 발명에 따른 비휘발성 반도체 기억 장치의 구동 방법에 의하면, 기입될 메모리셀의 부유 게이트에 전자가 주입되는 경우, 대응하는 주비트선, 대응하는 제 1 M0S 트랜지스터 및 대응하는 로컬 비트선을 통해 상기 메모리셀의 드레인에 제 1 전압을 인가한다. 또한, 대응하는 워드선을 통해 상기 메모리셀의 제어 게이트에 제 2 전압을 인가한다. 그러면, 드레인과 소스 사이의 채널 영역에 전자가 유기되어, 드레인과 소스가 단락된다. 따라서, 상기 드레인과 소스 사이의 채널 영역 및 소스에 드레인을 통해 제 1 전압을 인가하여, 상기 메모리셀의 드레인과 부유 게이트 사이, 소스와 부유 게이트 사이 및 채널 영역과 부유 게이트 사이에 고전계가 발생한다. 따라서, 메모리셀의 드레인, 소스 및 채널 영역으로부터 부유 게이트로 터널 산화막을 통해 전자가 주입된다.
한편, 소거시에는, 상기 반도체 기판에 제 3 전압을 인가함과 동시에, 대응하는 워드선을 통해 소거될 메모리셀의 제어 게이트에 제 4 전압을 인가한다. 따라서, 전자의 주입 시와 반대 극성의 고전계가 발생하여, 부유 게이트로부터 메모리셀의 드레인과 소스 사이의 채널 영역으로 터널 산화막을 통해 전자가 방출된다.
이런 방법으로, 상기 전자의 주입/방출을 동일 영역의 터널 산화막을 통해 행하고, 터널 산화막에 양 및 음의 전계를 인가함으로써, 소거/기입의 내구 특성의 열화를 방지한다. 이러한 소거/기입 방법을 NOR형 플래시 메모리 등의 비휘발성 반도체 기억 장치에 적용함으로써, 액세스 속도의 고속화와 고집적화가 가능하고, 또한, 소거/기입의 내구 특성을 향상시킬 수 있다.
1실시형태에 있어서 , 상기 제 1 전압은 기준전위, 상기 제 2 전압은 양의 전압이고, 상기 제 3 전압은 양의 전압, 상기 제 4 전압은 음의 전압이다. 이 경우, 기입 시에 상기 메모리셀의 부유 게이트에 전자를 주입하는 경우, 상기 소스, 드레인 및 채널 영역이 기준 전위로 되고, 제어 게이트가 양의 전압으로 되어, 드레인과 부유 게이트 사이, 소스와 부유 게이트 사이 및 채널 영역과 부유 게이트사이에 부유 게이트측의 전위가 높은 전계가 발생한다. 한편, 소거 시에는, 반도체 기판이 양의 전압으로 되고, 제어 게이트가 음의 전압으로 되어, 채널 영역과 부유 게이트 사이에 부유 게이트측의 전위가 낮은 전계가 발생한다. 따라서, 전자의 주입/방출에 있어서 채널 영역상의 터널 산화막에 양 및 음의 전계를 인가할 수 있다.
1실시형태에 있어서, 상기 메모리셀의 부유 게이트로의 전자의 주입 및 상기 부유 게이트로부터의 전자의 방출에, Fowler-Nordheim 터널링을 이용하고 있다. 이 경우, 채널 핫 일렉트론에 의해 부유 게이트에 전자를 주입하는 경우와 비교하여,기입에 사용되는 전류가 지극히 작다. 따라서, 많은 메모리셀을 동시에 기입할 수 있고, 소비 전류를 저감할 수 있다.
1실시형태에 있어서, 상기 메모리셀의 부유 게이트로부터 전자를 방출하는 경우, 상기 주비트선, 제 1 M0S 트랜지스터 및 로컬 비트선을 통해 메모리셀의 드레인에 제 3 전압을 인가하고, 상기 공통소스선, 제 2 MOS 트랜지스터 및 로컬 소스선을 통해 메모리셀의 소스에 제 3 전압을 인가한다. 그러면, 전자의 주입 시와 반대 극성의 고전계가, 채널 영역과 부유 게이트 사이뿐만아니라, 드레인과 부유 게이트 사이 및 소스와 부유 게이트 사이에도 발생한다. 따라서, 상기 메모리셀의 부유 게이트로부터 드레인, 소스 및 채널 영역으로 터널 산화막을 통해 전자가 방출된다. 즉, 전자의 주입 및 방출이 소스, 드레인 및 채널 영역상의 터널 산화막을 통해 행해진다. 따라서, 내구 특성을 현저히 개선할 수 있다.
또한, 상기 메모리셀의 부유 게이트로부터 전자를 방출하는 경우, 상기 제 1 및 제 2 MOS 트랜지스터를 OFF시킴으로써, 상기 메모리의 드레인 및 소스를 부유 상태로 할 수 있다. 이 경우, 전자의 주입 시와 반대 극성의 고전계가 채널 영역과 부유 게이트 사이에만 발생하여, 전자의 방출이 채널 영역상의 터널 산화막을 통해서만 행해진다. 그러나, 이 경우, 제 1 및 제 2 MOS 트랜지스터를 ON으로 하기 위한 고전압을 발생시킬 필요가 없어, 고전압을 발생시키기 위한 장치의 레이아웃 면적을 작게 할 수 있다.
1실시형태에 있어서, 기입 시에 상기 메모리셀의 부유 게이트에 전자를 주입하지 않은 경우, 대응하는 주비트선, 대응하는 제 1 M0S 트랜지스터 및 대응하는로컬 비트선을 통해 상기 메모리셀의 드레인에 제 5 전압을 인가한다. 또한, 대응하는 워드선을 통해 상기 메모리셀의 제어 게이트에 제 2 전압을 인가한다. 그러면, 드레인과 소스 사이의 채널영역에 전자가 유기되어, 드레인과 소스가 단락되어, 상기 채널 영역 및 소스에도 드레인을 통해 제 5 전압이 인가된다. 이 때, 상기 채널 영역이 상기 제어 게이트와의 커플링에 의해 승압될 수 있다. 따라서, 채널 영역과 부유 게이트 사이에 발생하는 전계가 완화되어, 부유 게이트로 전자가 주입되는 것이 방지된다.
1실시형태에 있어서, 상기 제1 전압은 기준 전압이고, 상기 제 2 전압은 양의 전압이다. 상기 제 3 전압은 양의 전압이고, 상기 제 4 전압은 음의 전압이다. 또한, 상기 제 5 전압은 상기 기준 전압보다 높은 양의 전압이다.
1실시형태에 있어서, 본 발명의 구동 방법이 사용되는 비휘발성 반도체 기억 장치에는, 또한, 상기 로컬 비트선을 각각의 로컬 소스선에 접속하기 위한 제 3 MOS 트랜지스터가 설치된다. 이 경우, 기입 시에 상기 메모리셀의 부유 게이트에 전자를 주입하지 않은 경우, 상기 제 3 MOS 트랜지스터를 ON으로 함으로써, 소스와 드레인이 단락되어, 그 즉시 소스와 드레인이 동일한 전위로 된다. 따라서, 소스와 드레인 사이에 전류가 흐르지 않는다. 따라서, 채널 핫 일렉트론의 발생이 방지되어, 내구 특성의 열화를 억제한다.
또한, 본 발명은, 반도체 기판에 소정의 간격을 두고 형성된 소스, 드레인과, 상기 소스, 드레인 및 상기 소스와 드레인간의 채널영역상에 형성된 터널 산화막과, 상기 터널 산화막상에 형성된 부유 게이트와, 상기 부유 게이트상에 형성된층간 절연막과, 상기 층간 절연막상에 형성된 제어 게이트를 갖는 부유 게이트형 M0S 트랜지스터로 이루어지는 메모리셀이 매트릭스형태로 배열된 메모리 어레이를 구비함과 동시에, 동일 행의 상기 메모리셀의 상기 제어 게이트에 공통 접속된 워드선과, 동일 열의 상기 메모리셀의 상기 드레인에 공통 접속된 로컬 비트선과, 상기 대응하는 로컬 비트선에 각각의 제 1 M0S 트랜지스터를 통해 접속된 주비트선과, 동일 열의 상기 메모리셀의 소스에 공통 접속된 로컬 소스선과, 상기 로컬 소스선에 각각의 제 2 MOS 트랜지스터를 통해 접속된 공통소스선을 더 구비하는 비휘발성 반도체 기억장치의 구동방법에 있어서,
메모리셀의 기입시, 대응하는 제 2 MOS 트랜지스터를 OFF하여, 상기 메모리셀에 접속된 로컬 소스선을 공통 소스선으로부터 분리하고, 상기 제 1 M0S 트랜지스터를 ON하여, 상기 메모리셀에 접속된 로컬 비트선을 대응하는 주비트선에 접속하며, 소정 전압을 대응하는 주비트선에 인가함과 동시에 상기 메모리셀에 접속된 워드선에 소정 전압을 인가하여, 상기 주비트선상의 소정 전압이 상기 메모리셀의 드레인에 인가된 다음 그의 채널영역과 소스에 인가되도록 한 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동 방법을 제공한다.
또한, 본 발명은, 반도체 기판에 소정의 간격을 두고 형성된 소스, 드레인과, 상기 소스, 드레인 및 상기 소스와 드레인간의 채널영역상에 형성된 터널 산화막과, 상기 터널 산화막상에 형성된 부유 게이트와, 상기 부유 게이트상에 형성된 층간 절연막과, 상기 층간 절연막상에 형성된 제어 게이트를 갖는 부유 게이트형 M0S 트랜지스터로 이루어지는 메모리셀이 매트릭스형태로 배열된 메모리셀 어레이를 구비함과 동시에, 동일 행의 상기 메모리셀의 상기 제어 게이트에 공통 접속된 워드선과, 동일 열의 상기 메모리셀의 상기 드레인을 공통 접속된 로컬 비트선과, 대응하는 로컬 비트선에 각각의 제 1 M0S 트랜지스터를 통해 접속된 주비트선과, 동일 열의 상기 메모리셀의 소스에 공통 접속된 로컬 소스선과, 상기 로컬 소스선에 각각의 제 2 MOS 트랜지스터를 통해 접속된 공통소스선과, 상기 로컬 비트선과 상기 각각의 로컬 소스선을 접속하는 제 3 MOS 트랜지스터를 더 구비하는 비휘발성 반도체 기억장치의 구동방법에 있어서,
(a) 기입 동작시,
대응하는 제 2 MOS 트랜지스터를 OFF함으로써, 기입될 메모리셀에 접속된 로컬 소스선을 공통소스선으로부터 분리하여, 상기 메모리셀의 소스를 부유 상태로 하고;
대응하는 제 1 M0S 트랜지스터를 ON함으로써, 상기 로컬 비트선을 대응하는 주비트선에 접속하고,
대응하는 제 3 MOS 트랜지스터를 ON함으로써, 상기 로컬 비트선을 상기 공통소스선으로부터 현재 분리되어 있는 상기 로컬 소스선에 접속하며;
(i) 상기 메모리셀의 상기 부유 게이트에 전자를 주입하는 경우,
상기 메모리셀의 드레인, 소스 및 채널영역으로부터 상기 메모리셀의 상기 부유 게이트로 상기 터널 산화막을 통해 전자가 주입되도록, ON 상태의 제 1 및 제 3 MOS 트랜지스터에 의해 서로 접속된 대응하는 주비트선, 로컬 비트선 및 로컬 소스선을 통해 상기 메모리셀의 드레인과 소스에 제 1 전압을 인가함과 동시에, 대응하는 워드선을 통해 상기 메모리셀의 제어 게이트에 제 2 전압을 인가하여 상기 메모리셀의 채널영역에 상기 제 1 전압을 인가하고,
(ii) 상기 메모리셀의 상기 부유 게이트에 전자가 주입되지 않는 경우,
상기 메모리셀의 상기 부유 게이트에 전자가 주입되지 않도록, ON 상태의 상기 제 1 및 제 3 MOS 트랜지스터에 의해 서로 접속된 대응하는 주비트선, 로컬 비트선 및 로컬 소스선을 통해 상기 메모리셀의 드레인과 소스에 기입 저지 전압을 인가함과 동시에, 대응하는 워드선을 통해 상기 메모리셀의 제어 게이트에 제 2 전압을 인가하여 상기 메모리셀의 채널영역에 기입 저지 전압을 인가하며,
(b) 소거 동작시,
상기 메모리셀의 상기 부유 게이트로부터 채널영역으로 상기 터널 산화막을 통해 전자가 방출되도록, 상기 반도체 기판에 제 3 전압을 인가하여, 대응하는 워드선을 통해 소거될 메모리셀의 제어 게이트에 제 4 전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동방법을 제공한다.
본 발명의 다른 목적, 특징 및 이점은, 첨부된 도면 및 하기의 상세한 설명에 의해 분명해질 것이다.
이하, 본 발명에 따른 비휘발성 반도체 기억 장치의 구동 방법을 첨부한 도면에 도시한 실시형태를 참조하여 상세히 설명한다.
(제 1 실시형태)
도 1은 본 발명의 제 1실시형태에 의한 비휘발성 반도체 기억 장치로서의 NOR형 플래시 메모리의 개략 블럭도이다. 이 플래시 메모리의 메모리셀은, 실질적으로 도 16에 도시한 메모리셀과 동일한 기본 구조를 가지고 있다.
도 1에 도시한 바와 같이, 상기 플래시 메모리는, 전압 Vcc를 입력받아, 제 2 전압으로서의 승압된 양의 전압 Vpp(Veg)를 출력하는 고전압 펌프(고전압 발생 회로)(1) 및 전압 Vcc를 입력받아, 제 4 전압으로서의 승압된 음의 전압 Vneg를 출력하는 음전압 펌프(음전압 발생 회로)(2)를 포함한다. 또한, 상기 플래시 메모리는, 상기 고전압 펌프(1)로부터의 양의 전압 Vpp를 입력받아, 제 3 전압으로서의 전압 Vds를 출력하는 레귤레이터 회로(3), 상기 고전압 펌프(1)로부터의 양의 전압 Vpp을 입력받아, 전압 Vinh를 출력하는 레귤레이터 회로(4), 상기 고전압 펌프(1)로부터의 양의 전압 Vpp를 입력받아, 전압 Vpd를 출력하는 레귤레이터 회로(5), 상기 레귤레이터 회로(3)로부터의 전압 Vds와 레귤레이터 회로(4)로부터의 전압 Vinh를 입력받아, 비트선을 선택하는 열 디코더(6), 상기 고전압 펌프(1)로부터의 양의 전압 Vpp를 입력받아, 워드선을 선택하는 행 디코더(7), 복수의 메모리셀(도 1에서는 1개만을 도시함)이 매트릭스 형태로 배열된 메모리셀 어레이(8), 상기 레귤레이터 회로(3)로부터의 전압 Vds를 입력받아, 메모리셀의 소거를 수행하는 소거 회로(9), 상기 고전압 펌프(1)로부터의 양의 전압 Vpp와 레귤레이터 회로(5)로부터의 전압 Vpd를 입력받아, 드레인 선택 게이트 신호선 DSG에 신호를 출력하는 드레인 sg(선택 게이트)회로(10), 상기 고전압 펌프(1)로부터의 양의 전압 Vpp를 입력받아, 소스 선택 게이트 신호선 SSG에 신호를 출력하는 소스 sg(선택 게이트)회로(11)를 포함하고 있다.
또한, 도 2는 상기 레귤레이터 회로(3,4,5)의 회로도를 도시하고 있다. 상기레귤레이터 회로(3,4,5)는, 기준 전압이 비반전 입력 단자에 입력된 반전 증폭기 OP, 상기 반전 증폭기 0P의 출력 단자에 게이트가 접속되어, 드레인에 전압 Vpp가 입력되는 트랜지스터 Q1, 상기 트랜지스터 Q1의 소스에 일단이 접속되어, 타단이 상기 반전 증폭기 OP의 반전 입력 단자에 접속된 저항 R1 및 상기 저항 R1의 타단과 그라운드 사이에 접속된 저항 R2를 대비하여, 트랜지스터 Q1의 소스로부터 전압 Vds, Vinh 또는 Vpd를 출력한다.
상기 구성의 플래시 메모리에 있어서, 고전압 펌프(1), 음전압 펌프(2) 및 레귤레이터 회로(3,4,5)를 사용하여, 기입/소거에 필요한 전압을 얻는다. 상기 고전압 펌프(1)은, 기입 시에 전압 Vpp를 발생하고, 소거 시에 전압 Veg를 발생한다. 또한, 상기 음전압 펌프(2)는, 음전압을 사용하지 않는 기입 시에 동작하지 않고, 소거시에 전압 Vneg를 발생한다.
표 8은 상기 플래시 메모리의 각 동작의 인가 전압 조건을 도시하고 있다.
표 8
게이트 드레인 소스 기판
기입 Vpp * Vss/Vinh * Vss/Vinh Vss
소거 Vneg Vds(F) Vds(F) Vds
판독 Vcc Vbias Vss Vss
* 데이터 0의 경우 / 데이터 1의 경우
단위: V, F: 부유(Floating)
도 4는 상기 플래시 메모리의 메모리셀의 단면을 도시하고 있다. 이 메모리셀은, 반도체 기판(15)에 일정한 간격을 두고 형성된 소스(16) 및 드레인(17)을 갖는 부유 게이트형 MOS 트랜지스터(M0S형 전계 효과 트랜지스터)이다. 또한, 상기트랜지스터는, 상기 소스(16), 드레인(17) 및 소스(16), 드레인(17)사이의 채널 영역 C상에 터널 산화막(도시하지 않음)을 통해 형성된 부유 게이트(18) 및 상기 부유 게이트(18)상에 층간 절연막(도시하지 않음)을 통해 형성된 제어 게이트(19)를 가지고 있다.
상기 플래시 메모리의 데이터 0의 기입은, 제어 게이트(19)에 전압 Vpp(기입 시의 제어 게이트 전압, 예컨대 +15 V)를 인가하여, 소스(16) 및 드레인(17)에 제 1 전압으로서의 전압 Vss(기준 전위)를 인가한다. 그로 인해, 채널 영역 C에 전자가 유기되어, 부유 게이트(18)과 채널 영역 C 사이에 고전계가 발생한다. 결과적으로, 터널 산화막(도시하지 않음)을 통해 부유 게이트(18)에 전자가 주입된다.
한편, 소거는, 도 5에 도시한 바와 같이, 제어 게이트(19)에 전압 Vneg(소거 시의 제어 게이트 부전압, 예컨대 -10 V)를 인가하는 한편, 소스(16) 및 드레인(17)을 부유 상태로 한다. 또한, 전압 Vds(예컨대 0 V∼+6 V)를 소스(16) 및 드레인에 인가한다. 또한, 반도체 기판(15)에 전압 Vds를 인가한다. 결과적으로, 부유 게이트(18)로부터 터널 산화막을 통해 채널 영역 C로 전자를 방출한다.
도 6은 상기 메모리셀의 소거 및 기입 상태에 대한 임계 전압 분포를 도시하고 있는데, 여기서 수평축은 임계 전압 Vth를 나타내고, 수직축은 임계 전압에 대한 메모리셀의 개수의 분포를 나타내고 있다.
도 3은 도 1에 도시한 메모리셀 어레이(8)의 구성을 도시하고 있다. 상기 메모리셀 어레이(8)에 있어서, 메모리셀 Ml1∼Mnm의 동일 열의 드레인에 각기 접속된 로컬 비트선 LBL0∼LBLm을, 제 1 MOS 트랜지스터로서의 선택 트랜지스터ST11∼ST1m을 통해 주비트선 BL0∼BLm에 각기 접속하고 있다. 또한, 상기 메모리셀 M11∼Mnm의 동일 열의 소스에 각기 접속되어 있는 로컬 소스선 LSL0∼LSLm을, 제 2 MOS 트랜지스터로서의 선택 트랜지스터 ST21∼ST2m을 통해 공통 소스선 CSL에 각기접속하고 있다. 또한, 상기 메모리셀 M11∼Mnm의 동일 행의 제어 게이트를 대응하는 워드선 WL0∼WLn에 공통 접속하고 있다. 상기 선택 트랜지스터 ST11∼STlm의 각 게이트에 드레인 선택 게이트 신호선 DSG를 접속하는 한편, 상기 선택 트랜지스터 ST21∼ST2m의 각 게이트에 소스 선택 게이트 신호선 SSG를 접속하고 있다.
표 9는 상기 메모리셀 어레이(8)의 각 동작의 인가 전압 조건을 도시하고 있다.
표 9
기입 소거 판독
WL(선택) Vpp Vneg Vcc
WL(비선택) Vss - Vss
BL(데이터 0) Vss Vds(F) Vbias
BL(데이터 1) Vinh - -
DSG Vpd Veg Vcc
SSG Vss Veg Vcc
기판 Vss Vds Vss
도 7a∼7d는 기입 순서의 타이밍을 도시하고 있고, 이하, 동 도면에 따라 기입 동작을 설명한다. 기입 동작 이전에 메모리셀은 소거되어, 메모리셀의 임계 전압이 로우 상태(데이터 "1")로 된다.
우선, 상기 소스 선택 게이트 신호선 SSG에 전압 Vss를 인가한다. 그러면, 선택 트랜지스터 ST21∼ST2m이 OFF되어, 공통 소스선 CSL이 로컬 소스선 LSL0∼LSLm으로부터 분리된다. 따라서, 메모리셀 M11∼Mnm의 소스가 부유 상태로 된다. 또한, 상기 드레인 선택 게이트 신호선 DSG에 전압 Vpd(> Vinh+Vth, Vth는선택 트랜지스터 ST11∼ST1m의 임계 전압, Vinh는 후술하는 기입 저지 전압)를 인가하면, 선택 트랜지스터 ST11∼ST1m이 ON으로 된다. 따라서, 로컬 비트선 LBL0∼LBLm과 주비트선 BL0∼BLm을 각기 접속한다. 다음, 상기 주비트선 BL0∼BLm에 소정의 전압을 인가한다. 즉, 상기 메모리셀 M11∼Mnm에 데이터 "0"을 기입하는 경우, 주비트선 BL(BL0∼BLm을 나타냄)에 전압 Vss(예컨대 0 V)를 인가하는 한편, 데이터 "1"을 기입하는 경우, 주비트선 BL에 기입 저지 전압 Vinh(예컨대 +6 V)를 인가한다. 상기 기입 저지 전압 Vinh는, 주비트선 BL을 통해 드레인, 소스 및 채널 영역에 인가되어, 채널 영역측에서 부유 게이트에 전자가 주입되지 않도록 한다. 이어서, 선택된 워드선 WL(워드선 WL0∼WLm 중 1개)에 전압 Vpp를 기입 시간 tw 동안 인가한다.
상기 기입 순서에 있어서 데이터 "0"을 기입하는 경우, 워드선 WL에 전압 Vpp를 인가하므로, 채널 영역에 전자가 유기되어, 드레인과 소스는 단락된다. 따라서, 메모리셀의 드레인이 전압 Vss가 되므로, 소스도 전압 Vss가 되어, 부유 게이트와 소스 사이, 부유 게이트와 드레인 사이 및 부유 게이트와 채널 영역 사이에 고전계가 발생하고, 그로 인해, 상기 소스, 드레인 및 채널 영역으로부터 부유 게이트로 전자가 주입된다. 따라서, 메모리셀의 임계 전압이 하이(high) 상태로 된다.
상기 기입 순서에 있어서 데이터 "1"을 기입하는 경우, 워드선 WL에 전압 Vpp를 인가하므로, 채널 영역에 전자가 유기되어, 데이터 "0"을 기입하는 경우와 같이 드레인과 소스는 단락된다. 상기 메모리셀의 드레인이 전압 Vinh가 되므로,소스도 전압 Vinh가 된다. 따라서, 채널영역과 부유 게이트 사이의 전계가 완화되어, 전자는 부유 게이트에 주입되지 않는다. 따라서, 임계 전압은 로우 상태로 유지된다.
상기 메모리셀 어레이(8)의 일괄 소거에는, 도 8a∼8e 및 도 9a∼9f에 도시한 2가지 방법을 이용할 수 있다.
이하, 도 8a∼8e에 도시한 소거 순서(제 1 소거 순서)에 관해 설명한다.
우선, 상기 소스 선택 게이트 신호선 SSG와 드레인 선택 게이트 신호선 DSG에 전압 Veg(예컨대 +8 V)를 인가한다(Veg > (Vds+Vth), Vth는 선택 트랜지스터 STl1∼ST1m 및 ST21∼ST2m의 임계 전압). 그러면, 상기 선택 트랜지스터 ST11∼STlm 및 ST21∼ST2m이 모두 ON으로 된다. 따라서, 공통 소스선 CSL과 로컬 소스선 LSL0∼LSLm을 접속하는 한편, 주비트선 BL0∼BLm과 로컬 비트선 LBL0∼LBLm을 각기 접속한다. 다음, 반도체 기판, 주비트선 BL 및 공통 소스선 CSL에 전압 Vds(예컨대 0 V∼+6 V)를 인가한다. 또한, 상기 메모리셀 어레이의 워드선 WL 모두에 전압 Vneg(예컨대 -8 V)를 인가한다. 상기 워드선 WL에 전압 Vneg를 인가하므로, 채널 영역은 형성되지 않지만, 소스 및 드레인의 전위가 Vds에 근접한 값으로 된다. 결과적으로, 모든 메모리셀의 소스와 부유 게이트 사이, 채널 영역과 부유 게이트 사이 및 드레인과 부유 게이트 사이에 고전계가 발생한다. 따라서, 각 메모리셀에 있어서, 전자가 부유 게이트로부터 방출됨과 동시에, 채널 영역내의 홀이 터널 산화막 및 부유 게이트로 주입되어, 임계 전압은 저하된다. 전자의 방출은, 소스를 부유 상태로 하여, 부유 게이트와 채널 영역 사이 및 부유 게이트와 드레인사이에서 행해질 수 있다.
이하, 도 9a∼9f에 도시한 소거 순서(제 2 소거 순서)에 관해 설명한다.
우선, 상기 소스 선택 게이트 신호선 SSG 및 드레인 선택 게이트 신호선 DSG에 전압 Vss를 인가한다. 그러면, 상기 선택 트랜지스터 STl1∼STlm 및 ST21∼ST2m이 모두 OFF되어, 로컬 비트선 LBL0∼LBLm 및 로컬 소스선 LSL0∼LSLm은 부유 상태로 된다. 다음, 반도체 기판 및 공통 소스선 CSL에 전압 Vds를 인가하고, 워드선 WL에 전압 Vneg를 소거 시간 tE동안 인가한다. 결과적으로, 모든 메모리셀의 채널 영역과 부유 게이트 사이에 고전계가 발생하여, 전자가 부유 게이트로부터 방출됨과 동시에 채널 영역내의 홀이 터널 산화막 및 부유 게이트로 주입된다. 이것은 임계 전압의 저하를 초래한다.
상기 제 1 소거 순서에 있어서, 기입 및 소거 동작 시에, 소스와 부유 게이트 사이, 채널 영역과 부유 게이트 사이 및 드레인과 부유 게이트 사이에서 전자의 주입/방출이 행해져, 드레인 및 소스 반대편의 터널 산화막 부분에 트랩이 발생하기 어렵다. 이에 반해, 상기 제 2 소거 순서에 있어서, 소스 및 드레인이 소거 시에 부유 상태이므로, 소스 및 드레인 반대편의 터널 산화막 부분에 트랩이 발생할 가능성이 있다. 그러나, 상기 제 2 소거 순서는, 제 1 소거 순서와 비교하여, 고전압 Veg를 발생시킬 필요가 없고, 고전압 펌프(1)가 보다 낮은 전압을 발생시키도록 하여, 고전압 펌프(1)의 레이아웃 면적을 보다 작게 할 수 있다.
상기한 바와 같이, 상기 NOR형 플래시 메모리에 있어서, 메모리셀의 채널 영역과 부유 게이트 사이의 동일 영역의 터널 산화막을 통해, 전자의 주입/방출이 행해진다. 따라서, 액세스 속도의 고속화와 고집적화가 가능하고, 또한, 도 23에 도시한 바와 같은 양호한 내구 특성을 얻을 수 있다.
또한, 제 1 실시형태에 의해, 데이터 "0"의 기입 시에, 소스, 드레인 및 채널영역이 각각 기준 전압으로서의 전압 Vss로 되고, 제어 게이트가 양의 전압 Vpp로 되어, 드레인과 부유 게이트 사이, 소스와 부유 게이트 사이 및 채널 영역과 부유 게이트 사이에 부유 게이트 측의 전위가 높은 전계가 발생한다. 한편, 메모리셀의 데이터 소거 시에, 반도체 기판에 양의 전압 Vds가 주어지고, 메모리셀 Ml1∼Mnm의 제어 게이트에 음의 전압 Vneg가 주어져, 채널 영역과 부유 게이트 사이에 부유 게이트측의 전위가 낮은 전계가 발생한다. 요컨대, 전자의 주입/방출에 있어서 터널 산화막에 양 및 음의 전계를 인가할 수 있다.
또한, 상기 메모리셀 M11∼Mnm의 부유 게이트로의 전자의 주입 및 부유 게이트로부터의 전자의 방출에 Fowler-Nordheim 터널링을 이용하고 있으므로, 부유 게이트로의 전자의 주입에 채널 핫 일렉트론을 이용하는 경우와 비교하여, 기입에 사용되는 전류가 지극히 작다. 따라서, 많은 메모리셀을 동시에 기입할 수 있음과 동시에, 소비 전류를 저감할 수 있다.
또한, 소거 시에, 상기 메모리셀 M11∼Mnm의 부유 게이트로의 전자의 주입 시와 반대 극성의 고전계가, 채널 영역과 부유 게이트 사이뿐만 아니라, 드레인과 부유 게이트 사이 및 소스와 부유 게이트 사이에도 발생하여, 메모리셀 M11∼Mnm의 부유 게이트로부터 터널 산화막을 통해 드레인, 소스 및 채널 영역으로 전자가 방출된다. 따라서, 전자의 주입 및 방출이 소스, 드레인 및 채널 영역상의 터널 산화막을 통해 행해져, 내구 특성을 현저히 개선할 수 있다.
(제 2 실시형태)
도 10은 본 발명의 제 2 실시형태의 비휘발성 반도체 기억장치로서의 NOR형의 플래시 메모리의 개략 블럭도이다. 이 플래시 메모리는, 도 16에 나타낸 기본구조와 거의 동일하며, 플래시 메모리의 각 동작의 인가 전압 조건도 제 1 실시형태의 표9와 동일하다.
도 10에 도시한 바와 같이, 상기 플래시 메모리는, 전압 Vcc를 받아, 승압된 제 2 전압으로서의 양전압 Vpp(Veg)를 출력하는 고전압 펌프(21)과, 전압 Vcc을 받아, 승압된 제 4 전압으로서의 음전압 Vneg를 출력하는 음전압 펌프(22)와, 상기 고전압 펌프(21)로부터의 양전압 Vpp를 받아, 제 3 전압으로서의 전압 Vds를 출력하는 레귤레이터 회로(23)와, 상기 고전압 펌프(21)로부터의 양전압 Vpp를 받아, 전압 Vinh를 출력하는 레귤레이터 회로(24)와, 상기 고전압 펌프(21)로부터의 양전압 Vpp를 받아, 전압 Vpd를 출력하는 레귤레이터 회로(25)를 갖는다. 상기 플래시 메모리는 또한, 상기 레귤레이터 회로(23)로부터의 전압 Vds와 상기 레귤레이터 회로(24)로부터의 전압 Vinh를 받아, 비트선을 선택하는 열 디코더(26)와, 상기 고전압 펌프(21)로부터의 양전압 Vpp를 받아, 워드선을 선택하는 행 디코더(27)와, 복수의 메모리셀(도 10에는 1개만 도시)가 매트릭스 형태로 배열된 메모리셀 어레이(28)와, 상기 레귤레이터 회로(23)로부터의 전압 Vds를 받아, 메모리셀의 소거를 행하는 소거회로(29)와, 상기 고전압 펌프(21)로부터의 양전압 Vpp와 레귤레이터 회로(25)로부터의 전압 Vpd를 받아, 드레인 선택 게이트 신호선 DSG에 신호를 출력하는 드레인 sg(선택 게이트) 회로(30)와, 상기 레귤레이터 회로(25)로부터의 전압 Vpd를 받아, 패스 트랜지스터용 게이트신호선 PG에 신호를 출력하는 PG 회로(31)와, 상기 고전압 펌프(21)로부터의 양전압 Vpp를 받아, 소스선택 게이트신호선 SSG에 신호를 출력하는 소스 sg(선택 게이트)회로(32)를 구비하고 있다.
도 11은 도 10에 도시한 메모리셀 어레이(28)의 구성을 나타낸다. 이 메모리셀 어레이(28)는, 후술하는 패스 트랜지스터 P0∼Pm을 제외하고 도 3에 나타낸 제 1 실시형태의 메모리셀 어레이와 동일한 구성을 하고 있어, 도 3과 동일한 구성부는 동일한 참조번호를 부기하고 설명을 생략한다.
상기 메모리셀 어레이(28)에 있어서, 로컬 비트선 LBL0∼LBLm과 로컬 소스선 LSL0∼LSLm은 제 3 MOS 트랜지스터로서의 패스 트랜지스터 P0∼Pm을 통해 각각 접속된다.
표 10은 상기 플래시 메모리의 각 동작 모드의 인가전압조건을 도시하고 있다.
표 10
기입 소거 독출
WL(선택) Vpp Vneg Vcc
WL(비선택) Vss - Vss
BL(데이터 0) Vss F(Vds) Vbias
BL(데이터 1) Vinh - -
PG Vpd Veg Vcc
DSG Vpd Veg Vcc
SSG Vss Veg Vcc
기판 Vss Vds Vss
도 12a-12e는 상기 플래시 메모리의 기입 순서를 도시하고 있다. 우선, 소스선택 게이트 신호선 SSG에 제 1 전압으로서의 전압 Vss를 인가하면, 선택 트랜지스터 ST21∼ST2m 이 OFF되고, 공통 소스선 CSL과 로컬 소스선 LSL0∼LSLm이 분리되어, 메모리셀의 소스가 부유 상태로 된다. 또한, 상기 드레인 선택 게이트신호선 DSG과 패스 트랜지스터용 게이트신호선 PG에 전압 Vpd(>Vinh+Vth : Vth는 선택 트랜지스터 ST11∼ST1m의 임계 전압, Vinh는 후술하는 기입 저지 전압)을 인가한다. 이에 따라, 선택 트랜지스터 ST11∼STlm이 ON되어, 로컬 비트선 LBL0∼LBLm과 대응 주비트선 BL0∼BLm이 각각 접속됨과 동시에, 패스 트랜지스터 p0∼Pm이 ON되어, 로컬 비트선 LBL0∼LBLm과 대응 로컬 소스선 LSL0∼LSLm이 각각 접속된다. 다음, 상기 주비트선 BL(BL0∼BLm을 나타냄)에 소정의 전압을 인가한다. 즉, 데이터 "O"을 기입하기 위해서는, 주비트선 BL에 전압 Vss(예컨대, 0V)를 인가하는 한편, 데이터 "1"를 기입하기 위해서는, 주비트선 BL에 기입 저지 전압 Vinh(예컨대 +6V : 제 1 실시형태와 동일)을 인가한다. 이어서, 워드선 WL에 전압 Vpp를 기입 시간 tw 동안 인가한다.
또한, 상기 기입 순서에서 데이터 "0"을 기입한 경우, 메모리셀의 드레인의 전위가 Vss로 되고 소스의 전위도 패스 트랜지스터 P0∼Pm을 통해 Vss로 된 후, 워드선 WL에 전압 Vpp를 인가하기 때문에, 채널영역에 전자가 유도되어, 부유 게이트와 채널영역간에 고전계가 발생하여, 채널영역으로부터 부유 게이트에 터널 산화막을 통해 전자가 주입되어, 메모리셀의 임계 전압이 상승한다.
또한, 상기 기입 순서에서 데이터 "1"을 기입한 경우, 드레인의 전위가 Vinh로 되고 소스의 전위도 패스 트랜지스터 P0∼Pm을 통해 Vinh로 된 후, 워드선 WL에전압 Vpp를 인가하기 때문에, 채널영역과 부유 게이트간의 전계가 완화되어, 부유 게이트에 전자가 주입되지 않는다. 따라서, 임계 전압은 낮은 상태로 유지된다.
도 13a∼13g는 소거 순서를 도시한다. 이 경우에도, 제 1 실시형태와 같이 2종류의 방법이 이용될 수 있으나, 여기서는 그 중 하나만 설명한다.
우선, 상기 패스 트랜지스터용 게이트신호선 PG, 소스선택 게이트신호선 SSG 및 드레인 선택 게이트신호선 DSG에 전압 Vss를 인가한다. 이에 의해, 상기 선택 트랜지스터 ST11∼ST1m 및 ST21∼ST2m 모두 OFF되어, 로컬 비트선 LBL0∼LBLm 및 로컬 소스선 LSL0∼LSLm은, 부유 상태로 된다. 다음, 반도체 기판에 전압 Vds를 인가한 후, 워드선 WL에 전압 Vneg을 소거시간 tE동안 인가한다. 이에 의해, 모든 메모리셀의 채널영역과 부유 게이트간에 고전계가 발생하여, 부유 게이트로부터 전자가 방출되면서 채널영역내의 홀이 터널 산화막 및 부유 게이트로 주입되어, 임계 전압이 저하된다.
이와 같이, 상기 NOR 형의 플래시 메모리에서는, 메모리셀 M11∼Mnm의 채널영역과 부유 게이트간의 동일영역의 터널 산화막을 통해, 전자의 주입/방출이 행해진다. 따라서, 액세스속도의 고속화와 고집적화가 가능하고, 또한 도 23에 나타낸 바와 같이 양호한 내구성을 얻을 수 있다.
또한, 예컨대, 전술의 제 1 실시형태에 있어서, 메모리셀의 임계 전압을 낮은 상태로 하기 위해 데이터 "1"을 기입할 때, 제어 게이트의 전위가 Vpp(예컨대 +15V), 드레인의 전위가 Vds(예컨대 +6V)이고 소스가 부유 상태인 경우, 소스의 전위가 거의 Vds에 달할 때까지, 드레인으로부터 소스를 향해 전류가 흐른다. 이 경우, 드레인 부근에서는, 소량이기는 하나 채널 핫 일렉트론이 발생하여, 부유 게이트에 전자가 유입하는 문제가 야기되어, 임계 전압이 상승하는 문제가 있다. 이에 대해, 이 제 2 실시형태에서는, 소스가 패스 트랜지스터 P0∼Pm을 통해 드레인에 접속되어, 부유 상태가 아니기 때문에, 채널 핫 일렉트론에 의한 전류는 흐르지 않으며, 이에 따라, 메모리셀의 임계 전압이 낮은 상태로 유지된다.
또한, 제 2 실시형태에 의하면, 데이터 "0"의 기입시, 소스, 드레인 및 채널영역이 기준전위로서의 전압 Vss를 각각 갖고, 제어 게이트가 양의 전압 Vpp를 갖게 되어, 드레인과 부유 게이트간, 소스와 부유 게이트간 및 채널영역과 부유 게이트간에 부유 게이트측의 전위가 높은 전계를 발생한다. 한편, 메모리셀의 소거시, 반도체 기판이 양의 전위 Vds로 되고 메모리셀 M11∼Mnm의 제어 게이트가 음의 전위 Vneg로 되어, 채널영역과 부유 게이트간에 부유 게이트측의 전위가 낮은 전계를 발생한다. 즉, 전자의 주입/방출에 있어서 터널 산화막에 양 및 음의 전계가 인가된다.
또한, 상기 메모리셀 M11∼Mnm의 부유 게이트로의 전자의 주입과 부유 게이트로부터의 전자의 방출 또는 배출은, Fowler-Nordheim 터널링을 이용하고 있기 때문에, 기입을 위해 사용되는 전류는 채널 핫 일렉트론에 의해 부유 게이트에 전자를 주입하는 경우에 비해 대단히 적게된다. 이에 따라, 많은 메모리셀을 동시에 기입할수 있으며, 또한 소비전류를 절감할 수 있다.
또한, 소거시, 상기 메모리셀 M11∼Mnm의 부유 게이트로의 전자의 주입시와는 역극성의 고전계가, 채널영역과 부유 게이트간은 물론, 드레인과 부유 게이트간및 소스와 부유 게이트간에도 발생하여, 메모리셀 M11∼Mnm의 부유 게이트로부터 드레인, 소스 및 채널영역에 터널 산화막을 통해 전자가 방출되기 때문에, 전자의 주입/방출이 소스, 드레인 및 채널영역의 터널 산화막을 통해 행하여져, 내구성을 매우 개선할 수 있다.
(제 3 실시형태)
도 14는 본 발명의 제 3 실시형태의 비휘발성 반도체 기억장치로서의 NOR형 플래시 메모리의 개략 블록도이다. 이 플래시 메모리는, 도 16에 나타낸 기본구조와 동일하며, 플래시 메모리의 각 동작의 인가전압조건도 제 1 실시형태의 표9와 동일이다.
표 11은 상기 플래시 메모리의 각 모드의 인가 전압 조건을 도시하고 있다.
표 11
기입 소거 독출
WL(선택) Vpp Vneg Vcc
WL(비선택) Vss - Vss
BL(데이터 0) Vss Vds(F) Vbias
BL(데이터 1) Vinh - -
DSG Vcc Veg Vcc
SSG Vss Veg Vcc
기판 Vss Vds Vss
도 14에 도시한 바와 같이, 상기 플래시 메모리는, 전압 Vcc를 받아, 승압된 제 1 전압으로서의 양전압 Vpp(Veg)를 출력하는 고전압 펌프(31)과, 전압 Vcc를 받아, 승압된 제 4 전압으로서의 음전압 Vneg를 출력하는 음전압 펌프(32)와, 상기 고전압 펌프(31)로부터의 양전압 Vpp를 받아, 제 3 전압으로서의 전압 Vds를 출력하는 레귤레이터 회로(33)와, 상기 고전압 펌프(31)로부터의 양전압 Vpp를 받아, 전압 Vpd를 출력하는 레귤레이터 회로(34)와, 상기 레귤레이터 회로(33)로부터의전압 Vds를 받아, 비트선을 선택하는 열 디코더(36)와, 상기 고전압 펌프(31)로부터의 양전압 Vpp와 음전압 펌프(32)로부터의 음전압 Vneg를 받아, 워드선을 선택하는 행 디코더(37)과, 복수의 메모리셀(도 14에는 1개만 도시)가 매트릭스 형태로 배열된 메모리셀 어레이(38)와, 상기 레귤레이터 회로(33)로부터의 전압 Vds를 받아, 메모리셀의 소거를 행하는 소거회로(39)와, 상기 고전압 펌프(31)로부터의 양전압 Vpp와 레귤레이터 회로(34)로부터의 전압 Vpd를 받아, 드레인선택 게이트신호선 DSG에 신호를 출력하는 드레인 sg(선택 게이트)회로(40)와, 상기 고전압 펌프(31)로부터의 양전압 Vpp를 받아, 소스선택 게이트신호선 SSG에 신호를 출력하는 소스 sg(선택 게이트)회로(41)를 구비하고 있다.
상기 플래시 메모리의 메모리셀 어레이는, 도 3에 나타낸 제 1 실시형태의 메모리셀 어레이와 동일한 구성을 하고 있어, 도 3을 원용한다.
상기 플래시 메모리의 기입 동작을 도 15a∼15d에 나타낸 기입 순서에 따라 이하에 설명한다.
우선, 상기 소스선택 게이트신호선 SSG에 제 1 전압으로서의 전압 Vss를 인가하면, 선택 트랜지스터 ST21∼ST2m이 모두 OFF되어, 공통소스선 CSL과 로컬 소스선 LSL0∼LSLm이 분리된다. 이에 따라, 각 메모리셀의 소스가 부유 상태로 된다. 또한, 상기 드레인선택 게이트신호선 DSG에 제 5 전압으로서의 전압 Vcc이 인가되면, 선택 트랜지스터 ST11∼ST1m이 모두 ON되어, 로컬 비트선 LBL0∼LBLm과 주비트선 BL0∼BLm이 각각 접속된다. 다음, 기입한 데이터에 따라 도 3에 나타낸 메모리셀 어레이(8)의 주비트선 BL(BL0∼BLm을 나타냄)에 소정의 전압이 인가된다. 즉,데이터 "0"를 기입하기 위해서는 주비트선 BL에 전압 Vss(예컨대 0V)를 인가하는 한편, 데이터" 1"를 기입하기 위해서는 주비트선 BL에 전압 Vcc(예컨대 +3V)를 인가한다. 이어서, 워드선 WL에 전압 Vpp를 기입 시간 tw 동안 인가한다.
상기 순서에 따라 데이터 "0"를 기입하는 경우, 워드선 WL에 전압 Vpp가 인가되기 때문에, 채널영역에 전자가 유도되어, 드레인과 소스는 단락된다. 따라서, 상기 메모리셀의 드레인의 전위가 Vss로 될때, 소스의 전위도 Vss로 되고, 부유 게이트와 채널영역간에 고전계가 발생하여, 부유 게이트에 전자가 주입된다. 이에 따라, 임계 전압이 높아진다.
또한, 상기 기입 순서에 따라 데이터 "1"을 기입한 경우, 드레인선택 게이트신호선 DSG 및 주비트선 BL의 전위가 Vcc이기 때문에, 선택 트랜지스터 ST11∼ST1m이 ON되어, 드레인의 전위가 (Vcc-Vth)(이 때, Vth는 선택 트랜지스터 ST11∼ST1m 의 임계 전압)로 유지된다. 또한, 상기 워드선 WL이 Vpp로 상승되면, 메모리셀과의 커플링에 의해 드레인의 전위가 승압된다. 또한, 채널영역의 전압도 상승하여, 전압 Vcc보다도 높은 예컨대 +6V 부근에 달하기 때문에, 채널영역과 부유 게이트간의 전계가 완화되어, 전자가 부유 게이트에 주입되지 않기 때문에, 임계 전압이 낮은 상태로 유지된다.
상기 제 3 실시형태의 플래시 메모리의 소거방법은 제 1 실시형태와 동일한다.
상기한 바와 같이, 제 3 실시형태의 NOR형의 플래시 메모리에서는, 메모리셀 M11∼Mnm의 채널영역과 부유 게이트간의 동일한 터널 산화막을 통해, 전자의 주입/방출이 행해진다. 따라서, 액세스 속도의 고속화와 고집적화가 가능하며, 또한, 도 23에 나타낸 바와 같은 양호한 내구성을 얻을 수 있다.
또한, 제 3 실시형태에 의해 데이터“1"의 기입시, 상기 메모리셀 M 11∼Mnm의 드레인과 소스에 전압 Vcc를 인가하고 제어 게이트에 전압 Vpp를 인가하기 때문에, 드레인과 소스사이의 채널영역에 전자가 유도되어, 상기 채널영역에서 드레인과 소스가 단락되며, 상기 채널영역에 전압 Vcc가 인가된다. 상기 인가전압은, 채널영역이 제어 게이트와의 커플링에 의해 승압되어, 전압 Vcc보다도 높은 전압(제 3 실시형태에서는 +6V)으로 되어, 채널영역과 부유 게이트사이의 전계가 완화되어, 부유 게이트에 전자가 주입되는 것을 방지할 수 있다.
상기 제 3 실시형태는 전술한 제 1 및 제 2 실시형태와는 데이터“1"을 기입하는 방법이 상이하다. 즉, 전술한 제 1 및 제 2 실시형태에 있어서는, 도 1 및 도 10에 도시한 바와 같이, 고전압 펌프(1,21)로부터 유도되는 전압 Vpp로부터 레귤레이터 회로(4,24)에 의해 기입 저지 전압 Vinh가 발생되는 반면, 이 제 3 실시형태에서는, 기입 저지 전압 Vinh가 사용되지 않기 때문에, 도 2에 나타낸 회로구성을 갖는 레귤레이터 회로가 불필요하게 된다. 이 레귤레이터 회로는, 저항소자를 사용하고 있기 때문에, 하나의 레귤레이터 회로를 제거하면 플래시 메모리의 전체적인 레이아웃 면적을 감소시키게 된다. 또한, 본 실시형태의 플래시 메모리에서도, 비트선의 디코더에는 전압 Vcc 및 Vss만 사용되기 때문에, 디코더를 고내압으로 할 필요가 없어, 이 점도 플래시 메모리의 레이아웃 면적을 작게 하는 데에 기여한다. 또한, 상기 제 3 실시형태에서는, 외란이나 제 2 실시형태의 패스 트랜지스터를 수반하지 않아, 플래시 메모리의 레이아웃 면적을 더욱 작게 할 수 있다.
데이터“0"의 기입시, 메모리셀 M11∼Mnm의 소스, 드레인 및 채널영역이 기준전위로서 작용하는 전압 Vss로 되고 제어 게이트가 전압 Vpp로 되어, 드레인과 부유 게이트간, 소스와 부유 게이트간 및 채널영역과 부유 게이트간에 부유 게이트측의 전위가 높은 전계를 발생한다. 또한, 데이터“1"의 기입시, 메모리셀 M11∼Mnm의 소스, 드레인이 양의 전압 Vcc로 되고 제어 게이트가 양의 전압 Vpp로 되어, 채널영역과 부유 게이트간에 발생하는 부유 게이트측의 전위가 높은 전계를 완화하여, 부유 게이트에 전자가 주입되는 것을 방지한다. 한편, 소거 동작시, 반도체 기판이 양의 전위 Vds로 되고 메모리셀 M11∼Mnm의 제어 게이트가 음의 전위 Vneg로 되어, 채널영역과 부유 게이트간에 부유 게이트측의 전위가 낮은 전계를 발생한다. 따라서, 전자의 주입/방출시 터널 산화막에 양 및 음의 전계를 인가할 수 있다.
또한, 소거시, 상기 메모리셀 M11∼Mnm의 부유 게이트로의 전자의 주입시와는 역극성의 고전계가, 채널영역과 부유 게이트간은 물론, 드레인과 부유 게이트간 및 소스와 부유 게이트간에도 발생하여, 메모리셀 M 11∼Mnm의 부유 게이트로부터 드레인, 소스 및 채널영역에 터널 산화막을 통해 전자가 방출되기 때문에, 전자의 주입/방출이 소스, 드레인 및 채널영역상의 터널 산화막을 통해 행해져, 내구성을 더욱 개선할 수 있다.
상기 제 1∼제 3 실시형태에서는, 비휘발성 반도체 기억장치로서의 NOR형 플래시 메모리에 관해 설명하였으나, 비휘발성 반도체 기억장치가 플래시 메모리에 한하지 않는 것은 물론이다. 상기 비휘발성 반도체 기억장치는, 반도체 기판에 소정 간격으로 형성된 소스, 드레인과, 상기 소스, 드레인 및 이 소스와 드레인간의 채널영역상에 형성된 터널 산화막과, 상기 터널 산화막상에 형성된 부유 게이트와, 상기 부유 게이트상에 형성된 층간 절연막과, 상기 층간 절연막상에 형성된 제어 게이트를 갖는 부유 게이트형 M0S 트랜지스터로 이루어지는 메모리셀이 매트릭스형태로 배열된 메모리셀 어레이를 구비함과 동시에, 동일 행의 상기 메모리셀의 제어 게이트를 공통 접속하는 워드선과, 동일 열의 메모리셀의 드레인을 공통 접속하는 로컬 비트선과, 대응하는 로컬 비트선에 각각의 제 1 M0S 트랜지스터를 통해 접속되는 주비트선과, 동일 열의 메모리셀의 소스를 공통 접속하는 로컬 소스선과, 상기 로컬 소스선에 제 2 MOS 트랜지스터를 통해 접속된 공통 소스선을 구비한 것이면 어떤 것이라도 무방하다.
또한, 상기 제 1∼제 3 실시형태에 있어서의 제 1 전압 Vss∼제 5 전압 Vcc의 값은 예시적인 것으로, 이들 전압값에 한정되는 것이 아니라, 메모리셀이나 메모리셀 어레이의 구성 등에 따라 적당한 값으로 설정할 수 있다.
발명의 상세한 설명의 항에 기술된 구체적인 실시 형태 또는 실시예는 어디까지나 본 발명의 기술내용을 개시한 것으로서, 그와 같은 구체예에만 한정적으로 협의로 해석되지 않으며, 본 발명의 정신과 다음에 기재하는 특허청구의 범위내에서 여러가지로 변경하여 실시할 수 있을 것이다.

Claims (11)

  1. 반도체 기판에 소정의 간격을 두고 형성된 소스, 드레인과, 상기 소스, 드레인 및 상기 소스와 드레인간의 채널영역에 형성된 터널 산화막과, 상기 터널 산화막상에 형성된 부유 게이트와, 상기 부유 게이트상에 형성된 층간 절연막과, 상기 층간 절연막상에 형성된 제어 게이트를 갖는 부유 게이트형 M0S 트랜지스터로 이루어지는 메모리셀이 매트릭스형태로 배열된 메모리셀 어레이를 구비함과 동시에, 동일 행의 상기 메모리셀의 상기 제어 게이트에 공통 접속된 워드선과, 동일 열의 상기 메모리셀의 상기 드레인에 공통 접속된 로컬 비트선과, 상기 로컬 비트선에 각각의 제 1 M0S 트랜지스터를 통해 접속된 주비트선과, 동일 열의 상기 메모리셀의 소스에 공통 접속된 로컬 소스선과, 상기 로컬 소스선에 각각의 제 2 MOS 트랜지스터를 통해 접속된 공통소스선을 더 구비하는 비휘발성 반도체 기억장치의 구동방법으로서,
    상기 비휘발성 반도체 기억장치는 상기 로컬 비트선과 상기 각각의 로컬 소스선을 접속하기 위한 제 3 MOS 트랜지스터를 더 구비하며,
    상기 구동방법은,
    (a) 상기 기입될 메모리셀의 상기 부유 게이트에 전자가 주입되는 기입 동작시,
    상기 메모리셀의 상기 드레인, 소스 및 채널영역으로부터 상기 메모리셀의 부유 게이트에 상기 터널 산화막을 통해 전자가 주입되도록, 대응하는 주비트선,대응하는 제 1 M0S 트랜지스터 및 대응하는 로컬 비트선을 통해 상기 메모리셀의 상기 드레인에 제 1 전압을 인가함과 동시에, 대응하는 선택된 워드선을 통해 상기 메모리셀의 제어 게이트에 제 2 전압을 인가하여 상기 메모리셀의 채널영역과 소스에 상기 제 1 전압을 인가하고, 상기 제 1 전압이 선택되지 않은 워드선에도 인가되며;
    (b) 소거 동작시,
    상기 메모리셀의 상기 부유 게이트로부터 채널영역으로 상기 터널 산화막을 통해 전자가 방출되도록, 상기 반도체 기판에 제 3 전압을 인가하고, 상기 대응하는 워드선을 통해 상기 메모리셀의 제어 게이트에 제 4 전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동방법.
  2. 제 1항에 있어서, 상기 기입 동작시, 상기 제 2 MOS 트랜지스터를 OFF하여 상기 로컬 소스선을 공통 소스선으로부터 분리하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동방법.
  3. 제 1항에 있어서, 상기 제 1 전압이 기준 전위, 상기 제 2 전압이 양의 전압이고,
    상기 제 3 전압이 양의 전압, 상기 제 4 전압이 음의 전압인 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동방법.
  4. 제 1항에 있어서, 상기 메모리셀의 상기 부유 게이트로의 전자의 주입과 상기 부유 게이트로부터의 전자의 방출은, Fowler-Nordheim 터널링을 이용하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동방법.
  5. 제 1항에 있어서, 상기 메모리셀의 상기 부유 게이트로부터 전자를 방출하는 경우, 상기 주비트선, 상기 제 1 M0S 트랜지스터 및 상기 로컬 비트선을 통해 상기 메모리셀의 상기 드레인에 상기 제 3 전압을 인가하고, 상기 공통소스선, 상기 제 2 MOS 트랜지스터 및 상기 로컬 소스선을 통해 상기 메모리셀의 상기 소스에 상기 제 3 전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동방법.
  6. 제 1항에 있어서, 상기 메모리셀의 상기 부유 게이트로부터 전자를 방출하는 경우, 상기 제 1 및 제 2 MOS 트랜지스터를 OFF함으로써, 상기 메모리셀의 드레인과 소스를 부유 상태로 하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동방법.
  7. 제 1항에 있어서, 기입될 메모리셀의 부유 게이트에 전자가 주입되지 않는 기입 동작시, 대응하는 제 2 MOS 트랜지스터를 OFF함으로써 대응하는 로컬 소스선을 공통 소스선으로부터 분리하고, 대응하는 제 3 MOS 트랜지스터를 ON함으로써 대응하는 로컬 소스선을 로컬 비트선에 접속하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동방법.
  8. 제 1항 내지 6항 중 어느 하나의 항에 있어서,
    (c) 기입될 메모리셀의 상기 부유 게이트에 전자가 주입되지 않는 기입 동작시,
    상기 메모리셀의 채널영역으로부터 상기 메모리셀의 부유 게이트로 상기 터널 산화막을 통해 전자가 주입되지 않도록, 상기 대응하는 주비트선, 상기 대응하는 제 1 M0S 트랜지스터 및 상기 대응하는 로컬 비트선을 통해 상기 메모리셀의 드레인에 제 5 전압을 인가함과 동시에, 상기 대응하는 워드선을 통해 상기 메모리셀의 제어 게이트에 상기 제 2 전압을 인가하여 상기 메모리셀의 채널영역과 소스에 상기 제 5 전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동방법.
  9. 제 8항에 있어서, 상기 메모리셀의 드레인과 소스에 제 5 전압을 인가하고 그의 제어 게이트에 상기 제 2 전압을 인가함에 따라, 상기 채널영역과 상기 제어 게이트와의 커플링에 의해 상기 채널영역이 승압되어 상기 채널영역이 상기 제 5 전압보다 높은 전압으로 되는 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동방법.
  10. 제 8항에 있어서, 상기 제 1 전압이 기준전위, 상기 제 2 전압이 양의 전압이고,
    상기 제 3 전압이 양의 전압, 상기 제 4 전압이 음의 전압이며,
    상기 제 5 전압이 상기 기준전위보다 높은 양의 전압인 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동방법.
  11. 반도체 기판에 소정의 간격을 두고 형성된 소스, 드레인과, 상기 소스, 드레인 및 상기 소스와 드레인간의 채널영역상에 형성된 터널 산화막과, 상기 터널 산화막상에 형성된 부유 게이트와, 상기 부유 게이트상에 형성된 층간 절연막과, 상기 층간 절연막상에 형성된 제어 게이트를 갖는 부유 게이트형 M0S 트랜지스터로 이루어지는 메모리셀이 매트릭스형태로 배열된 메모리셀 어레이를 구비함과 동시에, 동일 행의 상기 메모리셀의 상기 제어 게이트에 공통 접속된 워드선과, 동일 열의 상기 메모리셀의 상기 드레인을 공통 접속된 로컬 비트선과, 대응하는 로컬 비트선에 각각의 제 1 M0S 트랜지스터를 통해 접속된 주비트선과, 동일 열의 상기 메모리셀의 소스에 공통 접속된 로컬 소스선과, 상기 로컬 소스선에 각각의 제 2 MOS 트랜지스터를 통해 접속된 공통소스선과, 상기 로컬 비트선과 상기 각각의 로컬 소스선을 접속하는 제 3 MOS 트랜지스터를 더 구비하는 비휘발성 반도체 기억장치의 구동방법에 있어서,
    (a) 기입 동작시,
    대응하는 제 2 MOS 트랜지스터를 OFF함으로써, 기입될 메모리셀에 접속된 로컬 소스선을 공통소스선으로부터 분리하여, 상기 메모리셀의 소스를 부유 상태로 하고;
    대응하는 제 1 M0S 트랜지스터를 ON함으로써, 상기 로컬 비트선을 대응하는 주비트선에 접속하고,
    대응하는 제 3 MOS 트랜지스터를 ON함으로써, 상기 로컬 비트선을 상기 공통소스선으로부터 현재 분리되어 있는 상기 로컬 소스선에 접속하며;
    (ⅰ) 상기 메모리셀의 상기 부유 게이트에 전자를 주입하는 경우,
    상기 메모리셀의 드레인, 소스 및 채널 영역으로부터 상기 메모리셀의 상기 부유 게이트로 상기 터널 산화막을 통해 전자가 주입되도록, ON 상태의 제 1 및 제 3 MOS 트랜지스터에 의해 서로 접속된 대응하는 주비트선, 로컬 비트선 및 로컬 소스선을 통해 상기 메모리셀의 드레인과 소스에 제 1 전압을 인가함과 동시에, 대응하는 워드선을 통해 상기 메모리셀의 제어 게이트에 제 2 전압을 인가하여 상기 메모리셀의 채널영역에 상기 제 1 전압을 인가하고,
    (ⅱ) 상기 메모리셀의 상기 부유 게이트에 전자가 주입되지 않는 경우,
    상기 메모리셀의 상기 부유 게이트에 전자가 주입되지 않도록, ON 상태의 상기 제 1 및 제 3 MOS 트랜지스터에 의해 서로 접속된 대응하는 주비트선, 로컬 비트선 및 로컬 소스선을 통해 상기 메모리셀의 드레인과 소스에 기입 저지 전압을 인가함과 동시에, 대응하는 워드선을 통해 상기 메모리셀의 제어 게이트에 제 2 전압을 인가하여 상기 메모리셀의 채널영역에 기입 저지 전압을 인가하며,
    (b) 소거 동작시,
    상기 메모리셀의 상기 부유 게이트로부터 채널영역으로 상기 터널 산화막을 통해 전자가 방출되도록, 상기 반도체 기판에 제 3 전압을 인가하여, 대응하는 워드선을 통해 소거될 메모리셀의 제어 게이트에 제 4 전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치의 구동방법.
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