CN1302550C - 低电压双向福乐诺汉写入/擦除闪速存储器 - Google Patents

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CN1302550C CNB021321515A CN02132151A CN1302550C CN 1302550 C CN1302550 C CN 1302550C CN B021321515 A CNB021321515 A CN B021321515A CN 02132151 A CN02132151 A CN 02132151A CN 1302550 C CN1302550 C CN 1302550C
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Abstract

一种低电压双向福乐诺汉写入/擦除闪速存储器，包含有衬底；第一导电型存储单元共用掺杂阱，形成于该衬底中；多行第二导电型埋入式位线，形成于该存储单元共用掺杂阱中，该多行第二导电型埋入式位线彼此独立隔离；多个串联排列的存储区块，形成于单一行的多行埋入式位线上，且各多个存储区块均包含有至少一存储晶体管，该存储晶体管包含有堆叠栅极、源极以及漏极；区域位线平行跨设于多个串联排列的存储区块上方，经由接触插塞与该存储晶体管的该漏极电连接，且接触插塞使漏极与其下方的该埋入式位线形成电性短路。本发明具有低耗电，相容的操作模式，可在单一芯片上同时整合制作高速程序码闪速存储器以及高密度数据闪速存储器等优点。

Description

低电压双向福乐诺汉写入/ 擦除闪速存储器
技术领域
本发明涉及一种非易失性(nonvolatile)存储器，尤指一种低电压双向(bi-directional)福乐诺汉(FN)写入/擦除闪速存储器，具有低耗电，相容的操作模式，可在单一芯片上同时整合制作高速程序码闪速存储器(codeflash)以及高密度数据闪速存储器(data flash)等特色。
背景技术
近年来，随着便携式(portable)电子产品的需求增加，闪速(flash)存储器或电可擦除可编程只读存储器(electrically erasable programmableread-only memory，以下简称为EEPROM)的技术以及市场应用也日益成熟扩大。这些便携式电子产品包括有数字相机的底片、手机、游戏机(video gameapparatus)、个人数字助理(personal digital assistant，PDA)的存储器、电话答录装置以及可编程IC等等。闪速存储器是为一种非易失性存储器(non-volatile memory)，其操作原理是通过改变晶体管或存储单元的阈值电压(threshold voltage)来控制相对应栅极通道的开启或关闭以达到存储数据的目的，使储存在存储器中的数据不会因电源中断而消失。一般而言，闪速存储器可分为NOR型及NAND型两种结构，其中NOR型闪速存储器读取快速，适合用在以程序转换为主的程序码闪速存储器(code flash)产品，而NAND型闪速存储器密度较高，适合用在以存取数据为主的数据闪速存储器(data flash)。
请参阅图1，图1为已知NAND型EEPROM 10的剖面示意图。如图1所示，NAND型EEPROM 10包含有一N型半导体衬底12，一P型半导体阱14，设于N型半导体衬底12中，多个NAND单元块(NAND cell block)B1、B2～BN，排列在同一行(column)并形成于P型半导体阱14上，以及一区域位线(local bit line)BL1，设于多个NAND单元块B1、B2～BN上方。需注意的是，NAND型EEPROM10还包含有与该行的多个NAND单元块B1、B2～BN呈平行排列的其他行NAND存储串区域，同样形成于共通的P型半导体阱14上。各个NAND单元块B1、B2～BN包含有多个具浮动栅极的串接NMOS存储单元(memorycell)M0～Mn。各存储单元M0～Mn均具有一堆叠栅极(stacked gate)结构，亦即，上层控制栅(control gate)20以及下层浮置栅(floating gate)22。各个NAND单元块B1、B2～BN的两端分别为一位线选择晶体管SGB以及一源极线选择晶体管SGS，其中位线选择晶体管SGB的一端电连接位线BL1，源极线选择晶体管SGS的一端电连接一源极线SL。
对于前述的NAND型EEPROM 10而言，当进行一编码模式时，必须要施加一高电压(如20V)至选定的字线方能驱动存储器的操作。同时，对于非选定的字线来说，亦需要一不小的电压(如12V)才能将通道(channel)导通。如此一来，则会非常地耗电，并且，由于每条字线都得施加电压，在编码速度上亦会显得缓慢而无效率。此外，由于高电压的存在，在信赖度方面亦有可能发生问题，例如，发生接合崩溃(junction breakdown)以及过度擦除等情形。此外，由于已知的NAND型闪速存储器与NOR型闪速存储器的操作方式不同，因此很难将两者整合在单一芯片上。这是由于NAND型闪速存储器用于数据闪速存储器(data flash)，在编码时主要是采用FN隧穿编码方式进行，而NOR型闪速存储器用于程序码闪速存储器(code flash)，其在编码时主要是采用热载子编码方式进行。此外，已知闪速存储器占用芯片面积较多，因此生产成本偏高。
发明内容
因此，本发明的主要目的在于提供一种在低电压下操作的低耗电非易失性存储器，可延长便携式电子装置电池的使用时间。
本发明的另一目的在于提供一电可擦除可编程只读存储器，占据较小的芯片面积且不会有过度擦除的问题发生。
本发明的又一目的在于提供一电可擦除可编程只读存储器，可同时整合高密度NAND型闪速存储器以及低密度高速NOR型闪速存储器在单一芯片上，从而降低生产成本。
本发明的又一目的在于提供一电可擦除可编程只读存储器，具有独立的埋入式区域位线(buried local bit line)，可进行快速双向FN隧穿写入擦除操作(bi-directional FN write/erase)。
本发明的又一目的在于提供一整合单一芯片，结合双向FN串接型(BiAND)电可擦除可编程只读存储器，以及双晶体管-双向FN并联型(2T-BiNOR)电可擦除可编程只读存储器，并具有相容的操作模式。
为实现上述目的，本发明提供一种低电压非易失性存储器阵列，包含有一衬底；一第一导电型存储单元共用掺杂阱(cell well)，形成于该衬底中；多行第二导电型埋入式位线，形成于该存储单元共用掺杂阱中，其中该多行第二导电型埋入式位线是为彼此独立隔离，且每一埋入式位线又被数个第一导电型深掺杂源极再分隔为多个次位线区段，其中该第一导电型深掺杂源极与该第一导电型存储单元共用掺杂阱电连接；多个串联排列的存储区块，形成于单一的该多行埋入式位线上，其中各多个存储区块均对应于其中一个该多个次位线区段，且各多个存储区块均包含有至少一存储晶体管，该存储晶体管包含有一堆叠栅极、一源极以及一漏极；及一区域位线平行跨设于该多个串联排列的存储区域上方，经由一接触插塞与该存储晶体管的该漏极电连接，且该接触插塞使该漏极与其下方的该埋入式位线形成电性短路。
本发明提供一种非易失性存储器元件，包含有一衬底；一第一导电型存储单元共用掺杂阱，形成于该衬底中；多行第二导电型埋入式位线，形成于该存储单元共用掺杂阱中，其中该多行第二导电型埋入式位线为彼此独立隔离，且每一埋入式位线又被数个第一导电型深掺杂源极再分隔为多个次位线区段，其中该第一导电型深掺杂源极与该第一导电型存储单元共用掺杂阱电连接；多个串联排列的存储区块，形成于单一行的该多行埋入式位线上，其中各多个存储区块均对应于其中一个该多个次位线区段，且各多个存储区块均包含有至少一存储晶体管，该存储晶体管包含有一控制栅极、一位于该控制栅极下方的浮动栅极、一源极以及一漏极；多列字线，且各多列字线均连接于一相对应的该存储晶体管的控制栅极；一区域位线平行跨设于该多个串联排列的存储区块上方，经由一接触插塞与该存储晶体管的该漏极电连接，且该接触插塞使该漏极与其下方的该埋入式位线形成电性短路；及多行主位线。该多行第二导电型埋入式位线是利用浅沟绝缘(shallow trench isolation)彼此独立隔离。
根据本发明的一较佳实施例，其中该第一导电型深掺杂源极阱是作为该存储晶体管的源极。另外，根据本发明的另一较佳实施例，其中各多个存储区块均还包含有一选择晶体管，其具有一端电连接该存储晶体管的源极，而该第一导电型深掺杂源极是作为该选择晶体管的源极。又，根据本发明的另一较佳实施例，其中各多个存储区块均包含有多个存储晶体管，其为彼此串接以形成一NAND存储阵列。
为了能够更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。所述附图仅供参考与说明用，并非用来对本发明加以限制
附图说明
图1为已知NAND型EEPROM的剖面示意图。
图2(a)为依据本发明第一实施例EEPROM的部分剖面结构示意图。
图2(b)为图2(a)中EEPROM的部分放大的俯视图。
图2(c)为图2(b)沿着切线AA′的剖面示意图。
图3(a)为依据本发明第二实施例EEPROM的部分剖面示意图。
图3(b)为图3(a)的等效电路图。
图4(a)本发明的单一存储单元操作的剖面示意图。
图4(b)示出了本发明图4(a)单一存储单元各种模式下的操作条件。
图5(a)至图5(c)分别为BiAND-EEPROM存储器的擦除操作、写入(编码)操作以及读取操作示意图。
图6为本发明低电压BiAND-EEPROM双向FN写入/擦除存储器的第三实施例的剖面示意图。
图7(a)为依据本发明第四实施例2TBiNOR-EEPROM的部分剖面示意图。
图7(b)为图7(a)2TBiNOR-EEPROM的等效电路图。
图8(a)为本发明的2TBiNOR-EEPROM存储单元操作的剖面示意图。
图8(b)示出了本发明图8(a)双晶体管存储单元各种模式下操作条件。
图9(a)至图9(c)分别为2TBiNOR-EEPROM存储器的擦除操作、写入(编码)操作以及读取操作示意图。
图10(a)为依据本发明第五实施例BiNOR-EEPROM的部分剖面示意图。
图10(b)为图10(a)BiNOR-EEPROM的等效电路图。
图11(a)本发明的BiNOR闪速存储器存储单元的剖面操作示意图。
图11(b)示出了本发明图11(a)中BiNOR闪速存储器存储单元在各模式下的操作条件。
图12(a)至图12(c)分别为BiNOR-EEPROM存储器的擦除操作、写入(编码)操作以及读取操作示意图。
图13示出了一主位线(MBL)对应于一区域位线(LBL)的线路布局。
图14示出了一主位线对应于两条区域位线的线路布局。
具体实施方式
请参阅图2(a)，图2(a)为依据本发明第一实施例EEPROM 100的部分剖面结构示意图。如图2所示，EEPROM 100为一低电压双向FN写入/擦除NAND型闪速存储器阵列结构，包含有一P型半导体深阱(deep P-well，以下简称为DPW)，一存储单元共用N型阱(cell N-Well，以下简称为CNW)，多行平行排列且由一浅沟绝缘区域互相隔离的浅P型阱(shallow P-well，以下简称为SPW)，用来作为埋入式位线(buried bit line)。在图2(a)中，仅显示该多行SPW的其中一条：SPW1。多个NAND单元块(NAND cell block)，排列在同一行(column)并形成于SPW1上，以及一区域位线(local bit line，以下简称为LBL)，设于多个NAND单元块上方。为方便说明本发明，图2(a)中仅显示NAND单元块B1、B2。已知该项技艺者均知同一行上可于B1与B2之间当然可再插入n-2个NAND单元块，其中n一般为16。
仍然参阅图2(a)，各个NAND单元块B1、B2包含有多个具浮动栅极的串接NMOS存储单元(memory cell)M0～M15换言之，依据本发明的第一较佳实施例，NAND单元块B1、B2各包含有16个存储器晶体管单元或存储单元M0～M15。各存储单元M0～M15均具有一堆叠栅极(stacked gate)结构，亦即，上层字线WL0～WL15以及下层浮置栅(floating gate)。由于存储器晶体管单元的结构并非本发明的重点，因此其详细结构不再赘述。NAND单元块B1的一端为一源极线选择晶体管SGS1。源极线选择晶体管SGS1的一端与NAND单元块B1的NMOS存储单元M15的源极电连接，另一端则与一源极线SL电连接，可用以控制读取电压。在NAND单元块B1的另一端，一接触插塞102与NAND单元块B1的NMOS存储单元M0的漏极106电连接。如图2(a)中虚线圆圈处所示，接触插塞102向下伸入并与SPW1接触，亦即使NMOS存储单元M0的漏极106与SPW1形成电性短路状态。接触插塞102向上电连接一区域位线LBL。区域位线LBL并经由一接触插塞202与一主位线选择晶体管SGBM的一端电连接，其中主位线选择晶体管SGBM是作为控制主位线MBL电压是否传入区域位线的控制开关。同样地，NAND单元块B2的一端为一源极线选择晶体管SGS2。源极线选择晶体管SGS2的一端与NAND单元块B2的NMOS存储单元M0的源极电连接，另一端则与一源极线SL电连接，可用以控制读取电压。在NAND单元块B2的另一端，一接触插塞104与NAND单元块B2的NMOS存储单元M15的漏极108电连接。接触插塞104向下伸入并与SPW1接触，亦即使NMOS存储单元M15的漏极108与SPW1形成电性短路状态。
请参阅图2(b)及图2(c)，其中图2(b)为图2(a)中EEPROM 100的部分放大的俯视图，图2(c)为图2(b)沿着切线AA′的剖面示意图。本发明的EEPROM 100还包含有与该行(C1)的多个NAND单元块B1、B2呈平行排列的其他行(C2及C3)NAND单元块，分别形成于不共通的SPW2及SPW3上。
请参阅图3(a)及图3(b)，其中图3(a)为依据本发明第二实施例EEPROM300的部分剖面示意图，图3(b)为图3(a)的等效电路图。如图3(a)所示，EEPROM 300为一低电压双向FN写入/擦除NAND型闪速存储器阵列结构，包含有一DPW，一CNW，多行平行排列且由一浅沟绝缘区域互相隔离的SPW，一NAND单元块B，排列在同一行(column)并形成于SPW上，以及一区域位线(LBL)，设于NAND单元块上方。NAND单元块B包含有多个具浮动栅极的串接NMOS存储单元(memory cell)M0～M7。换言之，依据本发明的第二较佳实施例，NAND单元块B包含有8个存储器晶体管单元或存储单元M0～M7。各存储单元M0～M7均具有一堆叠栅极结构，亦即，上层字线WL0～WL7以及下层浮置栅。NAND单元块B的一端为一源极线选择晶体管SGS，其结构类似各存储单元M0～M7，亦即同样具有一控制栅极以及一浮动栅极。源极线选择晶体管SGS的控制栅极以及浮动栅极为电连接状态。源极线选择晶体管SGS的一端与NAND单元块B的NMOS存储单元M7的源极电连接，另一端则与一源极线SL电连接，可用以控制读取电压。在NAND单元块B的另一端，一接触插塞302与NAND单元块B的NMOS存储单元M0的漏极电连接。接触插塞302向下伸入并与SPW接触，亦即使NMOS存储单元M0的漏极与SPW形成电性短路状态。接触插塞302向上电连接一区域位线LBL。区域位线LBL并经由一接触插塞202与一主位线选择晶体管SGBM的一端电连接，其中主位线选择晶体管SGBM是作为控制主位线MBL电压是否传入区域位线的控制开关。如图3(b)所示，藉由主位线选择晶体管SGBM控制主位线讯号，源极线选择晶体管SGS控制源极线讯号，本发明的EEPROM 300可经由独特的埋入式位线(即SPW)进行低电压操作的FN写入/擦除操作。
请参阅图4(a)及图4(b)，其中图4(a)为本发明的单一存储单元操作的剖面示意图，图4(b)示出了本发明图4(a)单一存储单元各种模式下的操作条件。需注意的是，图4(b)所列的操作条件仅为被选择到的存储单元的操作条件，未被选择到的存储单元的操作条件则并未列出。如前所述，本发明的NAND存储单元形成于一单独的SPW上，该SPW为一埋入式位线。区域位线LBL是通过一插塞伸入衬底中与SPW电连接。利用此结构，本发明的BiAND-EEPROM可进行低电压FN隧穿写入/擦除操作。如图4(a)所示，在操作时，存储单元400的控制栅极401施加一字线电压VWL，存储单元400的漏极403施加一位线电压VBL。由于SPW与漏极403是通过一插塞405形成电性短路，因此SPW的电位与漏极403相同。存储单元400的源极404施加一源极电压VSL，存储单元400的DPW施加一阱电压VDPW。存储单元400的浮动栅极402保持浮置状态(floating)。如图4(b)所示，在进行擦除操作时，VBL为浮置状态，VWL＝10V，VSL＝-8V，VDPW＝-8V。在此条件下，浮动栅极402会经由FN隧穿机制而被注入电子，进而使存储单元400被调整至具有一相对较高的启始电压状态(较高的VTH)，例如，1.5V＜VTH＜3.5V。在进行写入或编码操作时，VBL＝5V，VWL＝-10V，VSL为浮置状态，VDPW＝0V。在此条件下，浮动栅极402会经由FN隧穿机制而被拉出电子，进而使存储单元400被调整至具有一相对较低的启始电压状态(较低的VTH)，例如，VTH＜-1V。在读取存储单元400时，VBL＝0V，VWL＝0V，VSL＝1.5V，VDPW＝0V。
请参阅图5(a)至图5(c)，图5(a)至图5(c)分别为BiAND-EEPROM存储器的擦除操作、写入(编码)操作以及读取操作示意图。如图5(a)所示，进行擦除操作时，所有在NAND存储串中的存储单元的字线WL0～WL7均施加字线电压VWL＝10V，位线BL1及BL2为浮置状态，源极线电压VSL为-8V，位线选择晶体管SGB的栅极电压为-8V，源极线选择晶体管SGS的栅极电压为-6V。在前述条件下，所有存储单元均会经由FN隧穿机制同时将电子注入各存储单元的浮动栅极中，进而使存储单元被调整至具有一相对较高的启始电压(VTH)状态，例如，1.5V＜VTH＜3.5V。如图5(b)所示，进行写入(编码)操作时，选择到的字线WL3上施加-10V的字线电压，其它在NAND存储串中未被选择到的存储单元的字线WL0～WL2及WL4～WL7均施加字线电压VWL＝0V，选择到的位线BL2施加5V的位线电压，未选择到的位线BL1为接地状态，源极线电压VSL为浮置状态，位线选择晶体管SGB的栅极电压为7V，源极线选择晶体管SGS的栅极电压为0V。在前述条件下，选择到的存储单元经由FN隧穿机制同时将电子拉出该存储单元的浮动栅极中，进而使该存储单元被调整至具有一相对较低的启动电压(VTH)状态，例如，VTH＜-1V。如图5(c)所示，进行读取操作时，选择到的字线WL3上施加0V的字线电压。其它在NAND存储串中未被选择到的存储单元的字线WL0～WL2及WL4～WL7均施加字线电压VWL＝5V，使其下方的通道打开。源极线电压VSL为1.5V。选择到的位线BL2施加0V的位线电压，未选择到的位线BL1施加1.5V的位线电压，位线选择晶体管SGB的栅极电压为5V，源极线选择晶体管SGS的栅极电压为5V。
请参阅图6，图6为本发明低电压BiAND-EEPROM双向FN写入/擦除存储器的第三实施例的剖面示意图。如图6所示，低电压BiAND-EEPROM 600为一双向FN写入/擦除NAND型闪速存储器阵列结构，包含有一DPW，一CNW，多行平行排列且由一浅沟绝缘区域互相隔离的SPW，用来作为埋入式位线。多个NAND单元块(NAND cell block)B1、B2，排列在同一行(column)并对应形成于SPW上，以及一LBL，设于多个NAND单元块上方。各个NAND单元块B1、B2包含有多个具浮动栅极的串接NMOS存储单元M0～M7。各存储单元M0～M7均具有一堆叠栅极结构，亦即，上层字线WL0～WL7以及下层浮置栅。NAND单元块B1的一端为一源极线选择晶体管SGS1。源极线选择晶体管SGS1的一端与NAND单元块B1的NMOS存储单元M7的源极电连接，另一端则与一源极线SL电连接。源极线SL是一N+深掺杂区，与下方的CNW电连接，并将同一行的SPW分隔为多个对应各个NAND单元块B1、B2的SPWa及SPWb。在NAND单元块B1的另一端，一接触插塞与NAND单元块B1的NMOS存储单元M0的漏极电连接。接触插塞并向下伸入并与SPWa接触，亦即使NMOS存储单元M0的漏极与SPWa形成电性短路状态。
请参阅图7(a)及图7(b)，其中图7(a)为依据本发明第四实施例EEPROM700的部分剖面示意图，图7(b)为图7(a)的等效电路图。如图7(a)所示，EEPROM 700为一低电压双向FN写入/擦除双晶体管NOR型(2T-BiNOR)闪速存储器阵列结构，包含有一DPW，一CNW，多行平行排列且由一浅沟绝缘区域互相隔离的SPW，多个双晶体管(2T)存储单元，排列在同一行的SPW上，以及一区域位线(LBL)，设于多个双晶体管存储单元上方。各双晶体管存储单元包含有一存储器晶体管M(图中仅显示M0～M3)以及一选择晶体管SG(图中仅显示SG0～SG3)。在此实施例中，存储器晶体管M以及一选择晶体管SG的结构类似，均具有一堆叠栅极结构，亦即，上层字线(图中仅显示WL0～WL3)以及下层浮置栅极FG。选择晶体管SG的控制栅极与下方浮置栅FG是连接状态，亦即相同电位。存储器晶体管M的源极与选择晶体管SG的一端串接，存储器晶体管M的漏极则由一插塞贯穿至SPW，使存储器晶体管M的漏极与SPW形成电性短路。选择晶体管SG的源极为一N+深掺杂区，构成一深源极线(deep source line，DSL)，与下方的CNW连接。如图所示，同一行SPW又被DSL分隔成相对应于各双晶体管存储单元的数个次SPW。如图7(b)所示，藉由主位线选择晶体管SGBM控制主位线讯号，选择晶体管SG控制源极线讯号，本发明的EEPROM 700可经由独特的埋入式位线(即SPW)进行低电压操作且为随机存取(random access)的FN写入/擦除操作。
请参阅图8(a)及图8(b)，其中图8(a)为本发明的双晶体管存储单元操作的剖面示意图，图8(b)示出了本发明图8(a)双晶体管存储单元800各种模式下操作条件。如前所述，本发明的双晶体管存储单元800形成于一单独的SPW上，该SPW为一埋入式位线。区域位线LBL通过一插塞伸入衬底中与SPW电连接。利用此结构，本发明的2T-BiNOR存储器可进行低电压随机存取FN隧穿写入/擦除操作。如图8(a)所示，在操作时，存储器晶体管M的控制栅极801施加一字线电压VWL，存储器晶体管M的N+漏极803施加一位线电压VBL。由于SPW与漏极803是通过一插塞805形成电性短路，因此SPW的电位与漏极803相同。存储器晶体管M的N+源极804与选择晶体管SG串接。存储器晶体管M的浮动栅极802保持浮置状态(floating)。连接晶体管SG的控制栅极与浮置栅是电连接。选择晶体管SG的控制栅极施加一栅电压VSG。选择晶体管SG的N+源极806为一深源极线(DSL)与CNW连接，施加一源极电压VSL。双晶体管存储单元800的DPW施加一阱电压VDPW。如图8(b)所示，在进行擦除操作时，VBL为浮置状态，VWL＝10V，VSL＝-8V，VSG＝-6V，VDPW＝-8V。在此条件下，浮动栅极802经由FN隧穿机制而被注入电子，进而使存储器晶体管M被调整至具有一相对较高的启始电压状态(较高的VTH)，例如，1.5V＜VTH＜3.5V。在进行写入(编码)操作时，VBL＝5V，VWL＝-10V，VSL为浮置状态，VDPW＝0V，VSG＝0V。在此条件下，浮动栅极802经由FN隧穿机制而被拉出电子，进而使存储器晶体管M被调整至具有一相对较低的启始电压状态(较低的VTH)，例如，VTH＜-1V。在读取存储器晶体管M时，VBL＝0V，VWL＝0V，VSL＝1.5V，VDPW＝0V，VSG＝5V。
请参阅图9(a)至图9(c)，图9(a)至图9(c)分别为2TBi NOR-EEPROM存储器的擦除操作、写入(编码)操作以及读取操作示意图。如图9(a)所示，进行擦除操作时，所有存储器晶体管的字线(图中仅显示WL0～WL3)均施加字线电压VWL＝10V，位线BL1及BL2为浮置状态，源极线电压VSL为-8V，位线选择晶体管SGB的栅极电压为-8V，源极线选择晶体管SG的栅极电压为-6V。在前述条件下，所有存储单元均经由FN隧穿机制同时将电子注入各存储单元的浮动栅极中，进而使存储单元被调整至具有一相对较高的启始电压(VTH)状态，例如，1.5V＜VTH＜3.5V。如图9(b)所示，进行写入(编码)操作时，选择到的字线WL1上施加-10V的字线电压，其它未被选择到的存储单元的字线WL0～WL3施加字线电压VWL＝0V，选择到的位线BL1施加5V的位线电压，未选择到的位线BL2为0V，源极线电压VSL为浮置状态，位线选择晶体管SGB的栅极电压为7V，所有的源极线选择晶体管SG的栅极电压均为0V。在前述条件下，选择到的存储单元会经由FN隧穿机制同时将电子拉出该存储单元的浮动栅极中，进而使该存储单元被调整至具有一相对较低的启动电压(VTH)状态，例如，VTH＜-1V。如图9(c)所示，进行读取操作时，选择到的双晶体管存储单元的字线WL1上施加0V的字线电压，选到的双晶体管存储单元的选择晶体管SG1施加一5V栅电压。其它未被选择到的双晶体管存储单元的字线WL0、WL2及WL3均施加字线电压VWL＝0V，未被选择到的双晶体管存储单元的选择晶体管SG0、SG2及SG3施加一0V栅电压。源极线电压VSL为1.5V。选择到的位线BL2施加0V的位线电压，未选择到的位线BL1施加1.5V的位线电压，位线选择晶体管SGB的栅极电压为5V。
请参阅图10(a)及图10(b)，其中图10(a)为依据本发明第五实施例EEPROM 1000的部分剖面示意图，图10(b)为图10(a)的等效电路图。与本发明的第四实施例相较，第五实施例中在存储器阵列中并无设置选择晶体管SG，适合应用于单独的数据闪速存储器(data flash)产品。如图10(a)所示，EEPROM 1000为一低电压双向FN写入/擦除NOR型(BiNOR)闪速存储器阵列结构，包含有一DPW，一CNW，多行平行排列且由一浅沟绝缘区域互相隔离的SPW，多个存储单元(图中仅显示M0～M7)，排列在同一行的SPW上，以及一区域位线(LBL)，设于多个存储单元M0～M7上方。各存储单元M0～M7均具有一堆叠栅极结构，亦即，上层字线(WL0～WL7)以及下层浮置栅FG。各存储单元M0～M7的源极为一N+深掺杂区，构成一深源极线(deep source line，DSL)，与下方的CNW连接。各存储单元M0～M7的漏极则由一插塞贯穿至SPW，使漏极与SPW形成电性短路。如图所示，同一行SPW又被DSL分隔成相对应于各存储单元M0～M7的数个次SPW。如图10(b)所示，藉由主位线选择晶体管SGBM控制主位线讯号，本发明的EEPROM 1000可经由独特的埋入式位线(即SPW)进行低电压操作且为随机存取(random access)的FN写入/擦除操作。
请参阅图11(a)及图11(b)，其中图11(a)本发明的BiNOR闪速存储器存储单元的剖面操作示意图，图11(b)则显示本发明图11(a)中BiNOR闪速存储器存储单元在各模式下的操作条件。如前所述，本发明的BiNOR闪速存储器存储单元是形成于一单独的SPW上，该SPW是作为一埋入式位线。区域位线LBL是通过一插塞伸入衬底中与SPW电连接。利用此结构，本发明的BiNOR闪速存储器可进行低电压随机存取FN隧穿写入/擦除操作。如图11(a)所示，在操作时，存储器晶体管1100的控制栅极1101施加一字线电压VWL，存储器晶体管1100的N+漏极1103施加一位线电压VBL。由于SPW与漏极1103是通过一插塞1105形成电性短路，因此SPW的电位与漏极1103相同。存储器晶体管1100的N+源极1104为一深源极线(DSL)与CNW连接，施加一源极电压VSL。存储器晶体管1100的浮动栅极1102保持浮置状态(floating)。晶体管存储单元1100的DPW施加一阱电压VDPW。如图11(b)所示，在进行擦除操作时，VBL为浮置状态，VWL＝10V，VSL＝-10V，VDPW＝-10V。在此条件下，浮动栅极1102经由FN隧穿机制而被注入电子，进而使存储器晶体管1100被调整至具有一相对较高的启始电压状态(较高的VTH)，例如，6V＜VTH。在进行写入(编码)操作时，VBL＝5V，VWL＝-10V，VSL为浮置状态，VDPW＝0V。在此条件下，浮动栅极1102会经由FN隧穿机制而被拉出电子，进而使存储器晶体管M被调整至具有一相对较低的启始电压状态(较低的VTH)，例如，1V＜VTH＜2V。在读取存储器晶体管M时，VBL＝0V，VWL＝4V，VSL＝1.5V，VDPW＝0V。
请参阅图12(a)至图12(c)，图12(a)至图12(c)分别为BiNOR-EEPROM存储器的擦除操作、写入(编码)操作以及读取操作示意图。如图12(a)所示，进行擦除操作时，所有存储单元的字线(图中仅显示WL0～WL3)均施加字线电压VWL＝10V，位线BL1及BL2为浮置状态，源极线电压VSL为-8V，位线选择晶体管SGB的栅极电压为-8V。在前述条件下，所有存储单元均经由FN隧穿机制同时将电子注入各存储单元的浮动栅极中，进而使存储单元被调整至具有一相对较高的启动电压(VTH)状态，例如，6V＜VTH。如图12(b)所示，进行写入(编码)操作时，选择到的字线WL3上施加-10V的字线电压，其它未被选择到的存储单元的字线WL0～WL2及WL4～WL7施加字线电压VWL＝0V，选择到的位线BL1施加5V的位线电压，未选择到的位线BL2为0V，源极线电压VSL为浮置状态，位线选择晶体管SGB的栅极电压为7V。在前述条件下，选择到的存储单元会经由FN隧穿机制同时将电子拉出该存储单元的浮动栅极中，进而使该存储单元被调整至具有一相对较低的启动电压(VTH)状态，例如，1V＜VTH＜2V。如图12(c)所示，进行读取操作时，选择到的存储单元的字线WL3上施加4V的字线电压，其它未被选择到的存储单元的字线WL0～WL2及WL4～WL7均施加字线电压VWL＝0V。源极线电压VSL为1.5V。选择到的位线BL2施加0V的位线电压，未选择到的位线BL1施加1.5V的位线电压，位线选择晶体管SGB的栅极电压为7V。
请参阅图13及图14，其中图13显示一主位线(MBL)对应于一区域位线(LBL)的线路布局，图14示出了一主位线对应于两条区域位线的线路布局。首先，如图13所示，主位线MBL1是对应于一区域位线LBL1，且主位线MBL1与区域位线LBL1之间是以一主位线选择晶体管SGBM1控制。主位线MBL2是对应于一区域位线LBL2，且主位线MBL2与区域位线LBL2之间是以一主位线选择电体晶SGBN2控制。如图14所示，主位线MBL是对应于区域位线LBL1以及区域位线LBL2。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求书所做的均等变化与修饰，均应属本发明专利的涵盖范围。

Claims (21)

1.一种低电压非易失性存储器阵列，包含有：
一衬底；
一第一导电型存储单元共用掺杂阱，形成于该衬底中；
多行第二导电型埋入式位线，形成于该存储单元共用掺杂阱中，其中该多行第二导电型埋入式位线彼此独立隔离，且每一埋入式位线又被数个第一导电型深掺杂源极阱再分隔为多个次位线区段，其中该第一导电型深掺杂源极阱与该第一导电型存储单元共用掺杂阱电连接；
多个串联排列的存储区块，形成于每一行的该多行埋入式位线上，其中各多个存储区块均对应于其中一个该多个次位线区段，且各多个存储区块均包含有至少一存储晶体管，该存储晶体管包含有一堆叠栅极、一源极以及一漏极；及
一区域位线平行跨设于该多个串联排列的存储区块上方，经由一接触插塞与该存储晶体管的该漏极电连接，且该接触插塞使该漏极与其下方的该埋入式位线形成电性短路。
2.如权利要求1所述的低电压非易失性存储器阵列，其中该多行第二导电型埋入式位线是利用浅沟绝缘彼此独立隔离。
3.如权利要求1所述的低电压非易失性存储器阵列，其中该第一导电型深掺杂源极阱作为该存储晶体管的源极。
4.如权利要求1所述的低电压非易失性存储器阵列，其中各多个存储区块均还包含有一选择晶体管，其具有一端电连接该存储晶体管的源极，而该第一导电型深掺杂源极阱作为该选择晶体管的源极。
5.如权利要求4所述的低电压非易失性存储器阵列，其中该选择晶体管包含有一控制栅极以及位于该控制栅极之下的一浮动栅极，且该控制栅极与该浮动栅极电连接。
6.如权利要求1所述的低电压非易失性存储器阵列，其中该接触插塞是穿过该存储晶体管的漏极与该埋入式位线的接面，藉以提供该埋入式位线一位线电压。
7.如权利要求1所述的低电压非易失性存储器阵列，其中各多个存储区块均包含有多个存储晶体管，其彼此串接以形成一NAND存储阵列。
8.如权利要求7所述的低电压非易失性存储器阵列，其中各多个存储区块均包含有n个存储晶体管，其中n为2至16的整数。
9.如权利要求1所述的低电压非易失性存储器阵列，其中该第一导电型为N型，该第二导电型为P型。
10.一种非易失性存储器元件，包含有：
一衬底；
一第一导电型存储单元共用掺杂阱，形成于该衬底中；
多行第二导电型埋入式位线，形成于该存储单元共用掺杂阱中，其中该多行第二导电型埋入式位线彼此独立隔离，且每一埋入式位线又被数个第一导电型深掺杂源极阱再分隔为多个次位线区段，其中该第一导电型深掺杂源极阱与该第一导电型存储单元共用掺杂阱电连接；
多个串联排列的存储区块，形成于每一行的该多行埋入式位线上，其中各多个存储区块均对应于其中一个该多个次位线区段，且各多个存储区块均包含有至少一存储晶体管，该存储晶体管包含有一控制栅极、一位于该控制栅极下方的浮动栅极、一源极以及一漏极；
多列字线，且各多列字线均连接于一相对应的该存储晶体管的控制栅极；
一区域位线平行跨设于该多个串联排列的存储区块上方，经由一接触插塞与该存储晶体管的该漏极电连接，且该接触插塞使该漏极与其下方的该埋入式位线形成电性短路；及
多行主位线。
11.如权利要求10所述的非易失性存储器元件，其中该多行第二导电型埋入式位线是利用浅沟绝缘彼此独立隔离。
12.如权利要求10所述的非易失性存储器元件，其中该第一导电型深掺杂源极阱作为该存储晶体管的源极。
13.如权利要求10所述的非易失性存储器元件，其中各多个存储区块均包含有一选择晶体管，其具有一端电连接该存储晶体管的源极，而该第一导电型深掺杂源极阱是作为该选择晶体管的源极。
14.如权利要求13所述的非易失性存储器元件，其中该选择晶体管包含有一控制栅极以及位于该控制栅极之下的一浮动栅极，且该控制栅极与该浮动栅极电连接。
15.如权利要求10所述的非易失性存储器元件，其中各多个存储区块均包含有多个存储晶体管，其彼此串接以形成一NAND存储阵列。
16.一种非易失性存储器，包含有：
一衬底；
一第一导电型存储单元共用掺杂阱，形成于该衬底中；
多行第二导电型埋入式位线，形成于该存储单元共用掺杂阱中，其中该多行第二导电型埋入式位线是为彼此独立隔离；
多个串联排列的存储区块，形成于单一行的该多行埋入式位线上，其中，且各多个存储区块均包含有至少一个存储晶体管，该存储晶体管包含有一堆叠栅极、一源极以及一漏极；及
一区域位线平行跨设于该多个串联排列的存储区块上方，经由一接触插塞与该存储晶体管的该漏极电连接，且该接触插塞使该漏极与其下方的该埋入式位线形成电性短路。
17.如权利要求16所述的非易失性存储器，其中每一该埋入式位线又被数个第一导电型深掺杂源极阱再分隔为多个次位线区段，其中该第一导电型深掺杂源极阱与该第一导电型存储单元共用掺杂阱电连接。
18.如权利要求17所述的非易失性存储器，其中该多个存储区块均对应于其中一个该多个次位线区段。
19.如权利要求17所述的非易失性存储器，其中该第一导电型深掺杂源极阱作为该存储晶体管的源极。
20.如权利要求16所述的非易失性存储器，其中该多行第二导电型埋入式位线利用浅沟绝缘彼此独立隔离。
21.如权利要求16所述的非易失性存储器，其中各多个存储区块均还包含有一选择晶体管，其具有一端电连接该存储晶体管的源极。
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