CN1728393A - 具有密集成组的存储栅的与非闪速存储器及制造工艺 - Google Patents
具有密集成组的存储栅的与非闪速存储器及制造工艺 Download PDFInfo
- Publication number
- CN1728393A CN1728393A CNA2005100521194A CN200510052119A CN1728393A CN 1728393 A CN1728393 A CN 1728393A CN A2005100521194 A CNA2005100521194 A CN A2005100521194A CN 200510052119 A CN200510052119 A CN 200510052119A CN 1728393 A CN1728393 A CN 1728393A
- Authority
- CN
- China
- Prior art keywords
- grid
- charge storage
- memory cell
- bit line
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 230000008569 process Effects 0.000 title claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 150000004767 nitrides Chemical class 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims abstract description 8
- 238000002347 injection Methods 0.000 claims abstract description 6
- 239000007924 injection Substances 0.000 claims abstract description 6
- 239000004020 conductor Substances 0.000 claims description 21
- 238000005516 engineering process Methods 0.000 claims description 17
- 230000008021 deposition Effects 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 11
- 239000011232 storage material Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000000428 dust Substances 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 claims 38
- 150000003376 silicon Chemical class 0.000 claims 2
- 238000003780 insertion Methods 0.000 claims 1
- 230000037431 insertion Effects 0.000 claims 1
- 239000002784 hot electron Substances 0.000 abstract description 3
- 230000005641 tunneling Effects 0.000 abstract description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 14
- 238000007667 floating Methods 0.000 description 9
- 238000005260 corrosion Methods 0.000 description 7
- 230000007797 corrosion Effects 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种NAND闪速存储单元阵列及其制造工艺。具有存储栅和电荷储存层的单元密集成组，在相邻的单元中的存储栅互相重叠或自对准，该存储单元在位线扩散和公共源极扩散之间排列成行，该电荷储存层位于单元中的存储栅下面。该存储栅为多晶硅或多硅结构，而该电荷储存栅为氮化物或氮化物与氧化物的合成物。编程是通过从硅衬底热电子注入电荷储存栅，以在该电荷储存栅中建立负的电荷来进行的；或通过从硅衬底热孔注入电荷储存栅，以该电荷储存栅中产生正电荷来进行的。根据编程方法的不同，擦除通过从该电荷储存栅沟道隧穿至硅衬底或相反来进行的。该存储单元阵列偏压，使得可以同时擦除所有存储单元，而编程是位可选的。
Description
技术领域
一般来说，本发明涉及半导体存储器装置，更具体地说，涉及与非(NAND)闪速存储器及其制造工艺。
背景技术
通常，非易失性存储器有几种形式，包括电气可编程只读存储器(EPROM)，电气可擦除可编程只读存储器(EEPROM)和闪速EEPROM，闪速存储器广泛用于在诸如存储器卡，个人数字助理(PDA)，移动电话和MP3播放器一类装置中进行大容量数据存储。这种应用要求高密度的、单元尺寸较小和制造成本低的存储器。
常规的NOR式叠置栅闪速存储单元(NOR-type stack-gate flashmemory cell)通常具有一个位线触点，一个源极区，一个浮置栅和一个控制栅；该控制栅直接位于该浮置栅上面。单元尺寸较大妨碍将它在非常高密度的数据存贮应用场合中使用。
如图1所示和在美国专利4959812和5050125中所详细说明的那样，在具有一系列在一条位线和一条源极线之间串联的叠置栅闪速存储单元并只具有一个位线触点的NAND闪存阵列中，单元尺寸较小。在这个阵列中，多个叠置栅存储单元21在一条位线扩散(diffusion)22和一个源极扩散23之间串联。该单元在N-或P-型硅的衬底26的P阱24中形成。每一个单元具有由导电材料(例如多晶硅)制成的一个浮置栅27，和由导电材料(例如多晶硅或多硅结构)制成的一个控制栅28。该控制栅在该浮置栅上面，并与后者垂直对准。
在该阵列中包括两个选择栅29、30，一个在该位线扩散22附近，另一个在该源极扩散23附近。每一行的位线31由一个位线触点32与该位线扩散连接。在该衬底上，在该叠置栅之间和该叠置栅与该选择栅之间形成扩散33，作为在存储单元中的晶体管的源极和漏极区域。该位线扩散，源极扩散和扩散33用N型掺杂剂掺杂。
为了擦除存储单元，可将大约20V的正电压加在该P阱和该控制栅之间。该电压使电子从该浮置栅隧穿到达该浮置栅下面的沟道区域。这样，该浮置栅带正电，并且该叠置栅单元的阈值电压为负。
为了对该存储单元编程，给该控制栅加偏压至相对于该P阱为正的大约20V的水平。当电子隧穿从沟道区域到达浮置栅时，该浮置栅带负电，并且该叠置栅单元的阈值电压为正。通过改变叠置栅单元的阈值电压，当在读操作过程中，零电压加在该控制栅上时，该叠置栅单元下面的沟道可以为不导电状态(逻辑0)或导电状态(逻辑1)。
然而，当制造工艺进步至非常小的几何形状(例如几十个纳米)时，要形成足以进行编程和擦除操作，并保持单元尺寸小的高电压耦合比很困难。
发明内容
一般来说，本发明的一个目的是要提供一种新的和改进的半导体器件及其制造工艺。
本发明的另一个目的是要提供一种半导体器件，以及克服先前技术的限制和缺点的具有上述特点的工艺。
这些和其他目的可根据本发明，通过提供一种存储单元阵列及其制造工艺来达到，其中存储单元在位线扩散和公共源极扩散之间成行密集成组。每一个单元具有一个存储栅和一个电荷选择栅，而相邻的单元中的存储栅是互相自对准的和/或互相部分重叠的。
在一些实施例中，编程是通过从下面的衬底热电子注入至电荷储存栅以在该电荷储存栅中建立负电荷来进行的；而在另一些实施例中，则通过从硅衬底热孔注入至电荷储存栅以在该电荷储存栅中建立正电荷来进行的。根据编程方法的不同，擦除可通过从该电荷储存栅沟道隧穿至硅衬底或相反(vice verse)来进行的。给该存储单元阵列加偏压，使得其中的所有存储单元可以同时擦除，而编程则是按位可选的。
附图说明
图1为具有一系列叠置栅闪速存储单元的现有技术的NAND闪速存储器阵列的横截面图；
图2为沿着图4中的2-2线所取的、包括本发明的NAND闪速存储单元阵列的一个实施例的横截面；
图3为沿着图4中的2-2线所取的、图2的实施例的横截面图；
图4为图2的实施例的顶部平面图；
图5A～5F为表示制造根据本发明的图2的存储单元阵列的一种工艺的一个实施例的步骤的示意性横截面图；
图6和7为表示用于擦除、编程和读操作的示例性偏压条件的图2实施例中的一个小存储器阵列的电路图；
图8A～8F、9A～9F和10A～10F为表示制造根据本发明的一个NAND闪速存储单元阵列的一种工艺的另外的实施例的步骤的示意性横截面图。
具体实施方式
如图2所示，存储器包括NAND闪存单元36的一个阵列，单元36在衬底41的上部的P型阱39中形成并用N型材料掺杂的位线扩散37和公共源极扩散38之间，排列成行。如后面更充分说明的那样，在制造单元阵列的优选工艺中，将单元形成两个组36a、36b，其中一个组的单元插入在另一个组的单元之间。然而，应当了解，阵列可以用其他工艺制造，并且所有的单元可在一个组中形成。
单元具有存储栅或控制栅42a、42b和电荷储存栅43a、43b，其中控制栅放置在电荷储存栅上面，并与后者对准。在靠近位线扩散的行的末端，形成一个行选择栅46，同时在其下面有一个无源(未使用的)电荷储存栅43a。选择栅部分地与位线扩散重叠，而在与选择栅相对的行的末端的控制栅42a部分地与源极扩散重叠。
控制栅42和选择栅46由导电材料(例如掺杂的多晶硅或多硅结构(polycide))制造，而电荷储存栅由氮化物或氮化物与氧化物的合成物制造。在控制栅和电荷储存栅之间形成介电薄膜47，并且在电荷储存栅下面形成栅绝缘体48。介电薄膜可以为纯的氧化物或氮化氧化物。
从图3和图4可以看出，在单元36的相邻的行之间的衬底上形成绝缘区域49，控制栅42a、42b都在与源极扩散平行的方向延伸，并跨过电荷储存栅和绝缘区域。位线51放置覆盖单元行，跨过选择栅和控制栅，而触点52在位线和位线扩散之间延伸。这样，位线与选择栅，控制栅和公共的源极扩散垂直。
源极扩散连续地在与行垂直的方向延伸，并被其两个侧面上的各行中的单元阵列共享。
图2～4所示的存储单元阵列可用图5A～5F所示的工艺制造。在这个工艺中，在一个单晶硅衬底上，氧化物层53依靠热生长至厚度大约为40～100埃()。在所示的实施例中，单晶硅衬底为形成P型阱39的P型衬底41的形式。另一种工艺是，如果希望的话，可以在P型衬底中形成一个N型阱。在这种情况下，P型阱在N型阱中形成。
在热氧化物53上形成一个氮化物或氮化物与氧化物合成物制成的电荷储存层54。然后，在电荷储存层54上形成另一个介电层56。介电层可以为纯氧化物层或氮化氧化物层。电荷储存层54的厚度约为60～200埃，介电层56的厚度约为30～100埃。
在介电薄膜56上沉积一个多晶硅或多硅结构(多-1)的导电层57。这个层的厚度约为1000～2500埃量级，并且用磷、砷或硼掺杂至大约为1020～1021/cm3的水平。在多一1层上沉积一个厚度约为300～1000埃量级的CVD氧化物或氮化物层58，并且利用层作为掩模，以防止在接着进行的干腐蚀步骤中，多-1材料被腐蚀掉。
在层58上形成一个光刻掩模59，以形成存储栅和选择栅。层和多-1层57的没有掩模的部分被各向异性地腐蚀掉，只留下形成选择栅46、邻近源极扩散区域的存储栅42和存储栅42a的多-1的部分。如图5B所示，随后介电层56的露出部分，电荷储存层54的下面部分和介电层53被各向异性地腐蚀掉，以形成电荷储存栅43a。
又如图5C所示，在露出的硅衬底以及存储栅和选择栅的侧壁上，形成介电层61。这个介电层可以为纯的氧化物薄膜或氮化的氧化物薄膜。然后在介电层61上形成可以为纯的氧化物薄膜或氮化氧化物薄膜的电荷储存薄膜62的第二层，并在该电荷储存薄膜上形成介电薄膜63的另一层。
如图5D所示，在介电薄膜63上沉积一个多晶硅或多硅结构(多-2)的导电层64，至厚度约为1000～2500埃量级，并用磷、砷或硼掺杂至约为1020～1021/cm3的量级水平。然后，在多-2层64上形成一个光刻掩模66，以构成第二组存储栅。如图5E所示，多-2层64，介电层63和电荷储存层62的没有掩模部分被各向异性地腐蚀掉，以形成第二组存储栅或控制栅42b。以后，如图5E和5F所示，将掺杂剂(例如p31或As75)注入衬底的露出部分中、靠近行的相反端的选择栅46和存储栅42a的区域67、68中，形成位线扩散37或源极扩散38。
然后，如图5F所示，在整个晶片上沉积玻璃材料53(例如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG))，并腐蚀，以形成位线触点52的开口。最后，在玻璃上沉积一个金属层，并构图以形成位线51和位线触点52。
现参见图6和图7说明存储单元阵列的工作和使用。图中，在阵列的端子附近，表示了用于擦除(ERS)，编程(PGM)和读(RD)操作的两组示例性偏置电压。在图6的例子中，选中存储单元C2n。这个单元位于存储栅MG02和位线BLn的交点处，并且在图中将它圈出位置。在阵列中的所有其他存储单元都未选中。
在图6所示的偏压条件下，擦除可用两种不同的方法进行。在第一种方法中(擦除模式1或ERS1)，存储栅偏压0V；选择栅SG，位线和公共源极浮置；P阱偏压0～20V。在这种偏压条件下，产生均匀的沟道隧穿。当电荷储存栅带更多正电荷时，在本实施例优选为大约-1～1V的存储单元的阈值电压变得更低。当控制栅偏压大约1.5V时，会造成在电荷储存栅下面的沟道中产生反型层。因此，在擦除操作后，存储单元进入导电状态(逻辑1)。
在第二种擦除模式中(擦除模式2或ERS2)，存储栅负偏压-5～-10V；选择栅SG，位线和公共源极浮置；而P阱偏压5～10V。在这种偏压条件下，产生均匀的沟道隧穿。当电荷储存栅带更多正电荷时，在这个实施例优选大约为-1～1V的存储单元的阈值电压变得更低。当控制栅偏压大约1.5V时，这会造成在电荷储存栅下面的沟道中产生一个反型层。因此，在擦除操作后，存储单元进入导电状态(逻辑1)。
在编程操作过程中，在选择的存储单元C2n的存储栅MG02上加上8～12V水平的偏压。在它上面的存储单元的存储栅(在这种情况下，为存储单元C1n的存储器的MG01)偏压1～4V。如果选择的存储单元为第一个单元C0n则在选择栅SG偏压1～4V。在存储单元C2n的编程过程中，在与选择的单元C2n相同的位线方向上，将5～10V加在选择栅SG和其他存储单元的存储栅上；将0～1V加在位线上；将0V加在P阱上；并将3～8V加在公共源极上。
在这种偏压条件下，在公共源极和位线之间的大多数电压横跨在单元C1n和选择的单元C2n的电荷储存栅之间的中间沟道区域上，造成在该区域中的高电场。另外，由加在存储栅MG02上的8～12V高电压，横跨中间沟道区域和选择的单元C2n的电荷储存栅之间的氧化物建立起一个强的垂直电场。当在编程操作过程中，电子从位线流动至公共源极时，电子被横跨中间沟道区域的电场加速，并且一些电子被加热。一些热的电子被垂直电场加速，使它们克服氧化物的能量壁垒(大约3.1eV)，并注入电荷储存栅中。
在编程操作结束时，电荷储存栅带负电荷，并且优选为大约2～4V量级的存储单元的阈值电压变得更高。这样，当在读操作过程中，控制栅偏压大约1.5V时，存储单元断开。在编程操作后，存储单元进入不导电状态(逻辑0)。
对于与选择的单元C2n共享同一个存储栅MG02的未选择的存储单元C2(n-1)和C2(n+1)，位线偏压3V，它们上面的存储单元的存储栅MG01偏压1～4V，而存储栅GM02偏压8～12V。这样，存储单元C1(n-1)和C1(n+1)断开，在单元C2(n-1)和C2(n+1)中不产生中间沟道热载流子注入。在位线方向上的其他未选择的存储单元(例如C0n和C3n)相对于位线偏压0～1V；相对于存储栅偏压5～10V，和相对正好在它们前面的存储栅偏压5～10V。这样，可减少中间沟道的热载流子注入，并且电荷储存栅的电荷不变。
在读模式中，选择的存储单元C2n的存储栅偏压大约1.5V，公共源极偏压0V，并将1～3V加至位线上。在位线方向上的未选择的存储单元(例如C0n和C3n)，通过在其存储栅上加5～9V而接通。当擦除存储单元时，因为选择栅单元的沟道接通和在相同的位线方向上的其他单元也接通，因此读表示导电状态。这样，利用读出放大器返回逻辑1。当给存储单元编程时，因为选择的单元的沟道断开，因而读出放大器返回逻辑0，则读表示不导电状态。在未选择的存储单元C2(n-1)和C2(n+1)中，位线和公共源极的节点都偏压0V。因此在位线和公共源极节点之间没有电流。
在图7的例子中，再次选择存储单元C2n。这个单元位于存储栅MG02和位线BLn的相交处，并且图中将它圈出位置。在存储单元阵列中的所有其他存储单元都未选择。
如同先前的例子一样，擦除可用两种不同的方法进行。在擦除模式1(ERS1)中，存储栅偏压10～20V；选择栅SG，位线和公共源极浮置；而P阱偏压0V。在擦除模式2(ERS2)中，存储栅负偏压5～10V；选择栅SG，位线和公共源极浮置；R阱偏压-5～-10V。在每一组偏压条件下，均产生均匀的沟道隧穿。当电荷储存栅带更多负电荷时，在这个实施例中优选大约为2～4V的存储单元的阈值电压变得更高。当存储栅偏压大约1.5V，这会造成在电荷储存栅下面的沟道断开。因此，在擦除操作后，存储单元进入不导电状态(逻辑0)。
在编程操作过程中，选择的存储单元C2n的存储栅MG02负偏压-5～-10V。在与选择的单元C2n相同的位线方向上，将5～10V的偏压加在选择栅SG和其他存储单元的存储栅上；将3～8V的偏压加在位线上；将0V加在P阱上，并且公共源极浮置。
在这些偏压条件下，在位线电压和存储栅MG02电压之间的大部分电压出现在横跨硅衬底和选择的单元的电荷储存栅上，造成在硅衬底和选择的单元的电荷储存栅之间产生热孔注入(hot hole injection)。当电荷储存栅带更多正电荷时，在这个实施例中优选约为-1～1V的存储单元C2n的阈值电压变得更低。当控制栅上偏压大约1.5V时，会在电荷储存栅下面的沟道中形成一个反型层。因此，在编程操作后，存储单元进入导电状态(逻辑1)。
对于与选择的单元C2n共享同一个存储栅MG02的未选择的存储单元C2(n-1)和C2(n+1)，在位线上的偏压为0V，而不是3～8V。这样，横跨硅衬底和未选择的存储单元C2(n-1)和C2(n+1)的电荷储存栅的压降较小。因此，可减少热孔注入并且电荷储存栅的电荷不变。
在读模式下，选择的存储单元C2n的存储栅偏压大约1.5V，公共源极偏压0V，1～3V加在位线上。在位线方向上的未选择的存储单元(例如C0n和C3n)，通过在其存储栅上加5～9V而接通。当擦除存储单元时，因为选择的单元的沟道断开，并且在相同的位线方向的其他单元也断开，因此读表示不导电状态。这样，利用读出放大器返回逻辑0。当对存储单元编程时，因为选择的单元的沟道接通，因而读出放大器返回逻辑1，读表示导电状态。在未选择的存储单元C2(n-1)和C2(n+1)中，在位线和公共源极节点上偏压0V，因此，在位线和公共源极节点之间没有电流。
图8A～8F，图9A～9F和图10A～10F表示制造图2～4所示的存储单元阵列的工艺的三个另外的实施例。在所有4个实施例中，相同的元件用相同的符号表示。
在图8A～8F的实施例中，热氧化物53，电荷储存层54，介电层56，多-1层57，CVD层58和掩模59全部都使用与图5A～5F的实施例的相同工艺制造。然而，如图8B所示，腐蚀不是一直进行至第一阵列存储栅之间的衬底，腐蚀在电荷储存层54处停止。
如图8C所示，在存储栅和选择栅的露出的侧壁上形成一个介电层71，并在电荷储存层54的顶部形成较薄的介电层72。较厚的层71和较薄的层72可以利用不同的氧化作用同样形成，这时，在多晶硅侧壁上的氧化比在氮化物层54上的氧化快。较厚的层71和较薄的层72还可以利用沉积和回蚀刻(etch back)技术，在存储栅和选择栅的露出的侧壁上形成介电隔片71，并接着再将介电层72沉积在电荷储存层上而形成。
如图8D所示，在CVD层58和介电层71、72上形成多-2层64，并在多-2层上形成掩模66，以构成第二组存储栅。如图8E所示，多-2层、介电层63和电荷储存层62的未掩膜部分被各向异性地腐蚀掉，以形成第二组存储栅或控制栅42b。然后，如图8E和8F所示，注入P31或As75掺杂剂，以形成位线扩散37和源极扩散38，沉积和腐蚀玻璃层53，并且如图5A～5F的实施例一样，形成位线51和位线触点52。
利用图8A～8F的工艺形成的存储器阵列与图2～4的实施例不同，即单一个电荷储存层54在行中的所有单元的电荷储存栅。然而，存储器阵列的工作和使用与上述的相同。
在图9A～9F的实施例中，氧化物层53，电荷储存器54，介电层56，多-1层57和CVD层58也是利用与图5A～5F的实施例相同的工艺制造的；并且在CVD层上形成一个光刻掩模59，以构成二组栅中的一组。然而，在这个实施例中，行选择栅46和靠近公共源极扩散38的存储栅由多-2材料，而不是多-1材料制成；因此，这些栅不由掩模59构成。
将CVD层58，多-1层57，介电层56，电荷储存层54和氧化物层53未掩膜部分各向异性地腐蚀掉，以形成存储栅42a和电荷储存栅43a。然后，如图9C所示，沉积氧化物层61，电荷储存层63和介电层63；并如图9D所示，在介电层63上形成多-2层64。
如图9E所示，不加掩模将多-2层腐蚀至在控制栅42a上面的氧化物的大致高度，从而形成选择栅46，存储栅42b和靠近公共源极扩散的两个栅极73。
然后，如其他实施例一样，注入掺杂剂，以形成位线扩散37和源极扩散38；沉积和腐蚀玻璃层53，并形成位线51和位线触点52。
虽然，一些栅的顺序和工作方式不同，但它们仍是自对准的。这个存储单元阵列与图2～4的实施例作用同上，其工作和使用如上所述。
图10A～10F的实施例为图8A～8F和图9A～9F的实施例的组合，其电荷储存栅由单层构成，且在行的末端的栅由多-2材料而不是多-1材料制成。
如图10A所示，形成氧化物层53，电荷储存层54，介电层56，多-1层57，CVD层58和掩模59，掩模再次构成内部单元的栅，而不是行的末端的栅。如图10B所示，将CVD层，多-1层和介电层的露出部分各向异性地腐蚀掉，以形成存储栅42a，同时，腐蚀在电荷储存层54处停止。
如图10C和10D所示，在存储栅的侧壁上和电荷储存层的表面上形成介电层71、72，并在介电层上形成多-2层64。如同在图9A～9F的实施例和图10E所示那样，不加掩模，各向异性地腐蚀多-2层，以形成选择栅46，存储栅42b和末端栅73。
然后，如在其他实施例中一样，注入掺杂剂，以形成位线扩散37和源极扩散38，沉积和腐蚀玻璃层53，并形成位线51和位线触点52。
利用图10A～10F的工艺生产的存储单元阵列与由其他实施例生产的存储单元阵列作用相同，其工作和使用如针对图2～4的实施例所述。
本发明具有许多重要的特点和优点。它提供的NAND闪速存储单元阵列的单元尺寸比前述的存储器尺寸小得多，而其单元密度比前述的存储器尺寸大。存储栅和电荷储存栅在位线扩散和公共源极扩散之间堆叠和排列成行。相邻的单元中的栅极彼此邻近，它们之间只有一个介电层和/或电荷储存材料层。在每一个单元内的栅都是自对准的，并且相邻单元中的栅彼此重叠或自对准，在它们之间没有任何N型掺杂的扩散。只需要一个选择栅，并且偏压存储器单元阵列，使所有的存储单元可以同时擦除，同时在位可选的基础上进行编程。
在一种操作模式中，编程是通过从硅衬底热电子注入至电荷储存栅以在电荷储存栅中建立负的电荷来进行的；而擦除是通过从电荷储存栅沟道隧穿到达硅衬底来进行的。在另一种工作模式中，编程是通过从硅衬底热孔注入至电荷储存栅进行的；而擦除是通过电子从硅衬底沟道隧穿到达电荷储存栅来进行的。
从以上所述可看出，提供了一种新的和改进的NAND闪速存储器及其制造工艺。虽然只详细说明一些优选实施例，但本领域技术人员知道，在不偏离所附权利要求书限定的本发明的范围的条件下，可作一些改变和改进。
Claims (29)
1.一种存储单元阵列，它包括：一衬底；在该衬底上形成的一位线扩散和一公共源极扩散；第一和第二组存储单元，该第一和第二组存储单元中的每一个具有一存储栅和一电荷储存栅，该两个组中的单元在该位线扩散和源极扩散之间的行中插入彼此之间；一行选择栅，该行选择栅靠近该行中的第一个栅，并且部分地与该位线扩散重叠；设置在该行上面的一位线；以及将该位线与该位线扩散互相连接的一位线触点。
2.如权利要求1所述的存储单元阵列，其特征为，该存储栅位于该电荷储存栅上面。
3.如权利要求1所述的存储单元阵列，其特征为，该电荷储存栅从包括氮化物以及氧化物与氮化物的合成物的组中选择的材料制成。
4.一种存储单元阵列，它包括：一硅衬底；在该衬底上形成的一位线扩散和一公共源极扩散；在该位线扩散和该公共源极扩散之间的行中设置的多个存储单元，每一个所述单元具有设置在一电荷储存栅上面的一存储栅；在该电荷储存栅和该衬底之间、在该存储栅和该电荷储存栅之间以及在两组中的插入单元中的相邻单元之间的介电材料；一行选择栅，该行选择栅靠近该行中的第一个栅和部分与该位线扩散重叠；设置在该行上面的一位线；以及将该位线和该位线扩散互相连接的一位线触点。
5.如权利要求4所述的存储单元阵列，其特征为，该介电材料从包括氧化物，氮化物，氮化氧化物和它们的合成物的组中选择。
6.如权利要求4所述的存储单元阵列，其特征为，该电荷储存栅由电荷储存材料的单个连续的层形成。
7.如权利要求4所述的存储单元阵列，其特征为，将相对于衬底为负的电压加在一个选择的单元的存储栅上，以形成从该电荷储存栅，通过介电材料至该硅衬底的一条擦除通道。
8.如权利要求4所述的存储单元阵列，其特征为，它包括在该硅衬底和该电荷储存栅之间的热载流子注入通道，以用于在编程操作过程中，从该衬底中的位于下部的沟道区域建立在单元中的选择的一个单元的电荷储存栅上的负电荷。
9.如权利要求4所述的存储单元阵列，其特征为，一编程通道在存储单元中选择的一个单元的位扩散侧上的栅外的沟道区域和该选择的单元的电荷储存栅之间延伸；并且在朝着该位线扩散的相邻的存储栅上的偏压比该行中的其他存储栅上的电压低，以控制沟道电流，以便在编程操作过程中进行有效的热载流子注入。
10.如权利要求4所述的存储单元阵列，其特征为，一编程通道在靠近选择栅的栅外沟道区域以及邻近该选择栅的选择的一个存储单元中的电荷储存栅之间延伸，而该选择栅上的偏压比该行中的其他存储栅的电压低，以控制沟道电流，以便在编程操作过程中，进行有效的热载流子注入。
11.如权利要求4所述的存储单元阵列，其特征为，存储单元的未选择的单元的选择栅和存储栅的偏置电压较高，以接通在其下面的衬底中的沟道，以便在该位线扩散和该源极扩散之间形成一个导电通道。
12.如权利要求1所述的存储单元阵列，其特征为，通过接通一个选择单元的选择栅和存储栅，并且未选择的单元中的电荷储存栅处在较高的正电压下，源极扩散为0V，位线扩散为1～3V和选择的单元的存储栅在较低的正电压下，以便形成在擦除状态下的电荷储存栅下面的导电沟道以及在编程状态下的不导电沟道，而形成一个读通道。
13.如权利要求4所述的存储单元阵列，其特征为，它包括可以同时擦除整个单元阵列的一擦除通道，以及单个可选择单元的一编程通道。
14.如权利要求4所述的存储单元阵列，其特征为，将较高的正电压加在一选择的单元的存储栅上，以形成从该选择的单元的电荷储存栅，通过介电材料至该选择的单元下面的硅衬底的擦除通道。
15.如权利要求4所述的存储单元阵列，其特征为，一热孔注入通道从硅衬底的一沟道区域，通过介电材料，延伸至存储单元中的一选择的单元的电荷储存栅，以便在编程操作过程中，在该选择的单元中的电荷储存栅上建立正电荷。
16.如权利要求4所述的存储单元阵列，其特征为，一编程通道从该选择的存储单元的位线侧上的栅外的沟道区域，延伸至该选择的单元的电荷储存栅；并且将较高的电压加在该位线扩散上，在该选择的存储栅以相对负的电压偏压，在其他存储单元的选择栅和存储栅上偏压较高正电压，以接通在其下面的沟道区域、并允许从该位线扩散来的较高的正电压横跨硅衬底和该选择的单元的电荷储存栅而降低，以便在编程操作过程中进行有效的热孔注入。
17.如权利要求4所述的存储单元阵列，其特征为，编程通道在靠近选择栅的栅外沟道区域和邻近该选择栅的所选择的一存储单元中的电荷储存栅之间延伸，并且将较高的正电压加在位线扩散上，第一行的选择的存储栅以相对负的电压偏压，在该行的其他单元中的选择栅和存储栅以较高正电压偏压，以接通在其下面的沟道区域、并允许从该位线扩散来的较高的正电压横跨硅衬底和该选择的单元的电荷储存栅而降低，以便在编程操作过程中进行有效的热孔注入。
18.如权利要求4所述的存储单元阵列，其特征为，在编程操作过程中，该源极扩散是浮置的。
19.如权利要求4所述的存储单元阵列，其特征为，通过接通选择栅和一选择单元的存储栅，而未选择的单元中的电荷储存栅处在较高的正电压下，源极扩散为0V，位线扩散为1～3V并且选择的单元的存储栅在较低的正电压下，以便形成在擦除状态下的电荷储存栅下面的不导电通道以及在编程状态下的导电通道，而形成一读通道。
20.一种存储单元阵列的制造工艺，它包括下列步骤：在一衬底上形成一层介电材料；在该介电材料上形成第一电荷储存层；在该电荷储存层上形成第二层介电材料；在该介电材料的第二层上形成导电材料的第一层；各向异性地除去导电材料、介电材料和电荷储存层的部分，形成一选择栅和第一组隔开的存储单元，该存储单元排列成行，每一单元具有的存储栅位于一电荷储存栅上面；在该第一组的单元之间的衬底的露出部分上，以及在该选择栅与该存储栅的侧壁上，形成另一层介电材料；在该另一层介电材料上沉积第二电荷储存层；在该第二电荷储存层上沉积又一层介电材料；在第二电荷储存层上的介电材料上沉积第二层导电材料；除去第二层导电材料以及在第一组中的存储单元上面的第二电荷储存材料的部分，形成具有存储栅和电荷储存栅位于第一组中的存储单元之间的第二组存储单元；在行的一端的靠近选择栅的衬底中，形成一位线扩散；在与位线扩散相对的行的末端上，在衬底中形成一公共源极扩散；并且形成覆盖单元行的位线，以及将该位线和该位线扩散互相连接的一位线触点。
21.如权利要求20所述的工艺，其特征为，该介电材料是在衬底上通过热生长氧化物层至厚度大约为40～100埃而形成。
22.如权利要求20所述的工艺，其特征为，该电荷储存层是通过将从包括由氮化物和氮化物与氧化物的合成物的组中选择的材料，沉积至厚度约为60～200埃的量级而形成的。
23.如权利要求20所述的工艺，其特征为，在第一电荷储存层上的介电材料层由从包括氧化物的组中选择的材料形成，并氮化至厚度约为30～100埃。
24.如权利要求20所述的工艺，其特征为，导电材料层从包括多晶硅和多硅结构的组中选择，并沉积至厚度约为1000～2500埃量级。
25.如权利要求24所述的工艺，其特征为，导电材料掺杂有从包括磷、砷、硼及其合成物的组中选择的材料至大约1020～1021/cm3的水平。
26.一种存储单元阵列的制造工艺，它包括下列步骤：在一衬底上形成一介电材料层；在该介电材料上形成电荷储存层；在该电荷储存层上形成第二层介电材料；在该第二层介电材料上形成第一层导电材料；各向异性地除去导电材料而非电荷储存层，以形成选择栅和第一组隔开的存储单元，该存储单元排列成行，每一单元具有存储栅位于一电荷储存材料层的上面；在单元之间的电荷储存材料上，以及在该选择栅与该存储栅的侧壁上，形成另一层介电材料；在该另一层介电材料上沉积第二层导电材料；除去该第二层导电材料的部分以形成位于第一组的存储单元之间的第二组存储单元；在行的一端的靠近选择栅的衬底上，形成一位线扩散；在与该位线扩散相反的行的末端上，在衬底中形成一公共源极扩散；并且形成覆盖单元行的位线，以及将该位线和该位线扩散互相连接的一位线触点。
27.一种存储单元阵列的制造工艺，它包括下列步骤：在衬底上形成一层介电材料；在该介电材料上形成第一电荷储存层；在该电荷储存层上形成第二层介电材料；在该第二层介电材料上形成第一层导电材料；各向异性地除去导电材料、介电材料和电荷储存层的部分，形成第一组隔开的存储单元，该存储单元排列成行，每一单元具有存储栅位于一电荷储存栅上面；在该第一组的单元之间的衬底的露出部分上，以及在该选择栅与该存储栅的侧壁上，形成另一层介电材料；在该另一层介电材料上沉积第二电荷储存层；在该第二电荷储存层上沉积又一介电材料层；在该第二电荷储存层上的介电材料上沉积第二层导电材料；除去第二层导电材料和在第一组中的存储单元上面的第二电荷储存材料的部分，以形成在行的一末端、在其下面具有一电荷储存栅的选择栅、具有存储栅和电荷储存栅位于第一组的存储单元之间的第二组存储单元、以及与该选择栅相反的行的末端上的一末端栅；并在衬底中形成靠近该选择栅的位线扩散，在衬底中形成靠近该末端栅的一公共源极扩散，并形成覆盖该单元行的位线，与将该位线和位线扩散互相连接的一位线触点。
28.一种存储单元阵列的制造工艺，它包括下列步骤：在一衬底上形成一介电材料层；在该介电材料上形成电荷储存层；在该电荷储存层上形成第二层介电材料；在该第二层介电材料上形成第一层导电材料；各向异性地除去导电材料而非电荷储存层，以形成第一组隔开的存储单元，该存储单元排列成行，每一单元具有存储栅位于一电荷储存材料上面；在单元之间的空间中的电荷储存材料上以及在该存储栅的侧壁上，形成另一层介电材料；在该另一层介电材料上沉积第二层导电材料；除去第二层导电材料的部分，以形成在行的一末端的一选择栅、具有存储栅位于第一组存储单元之间的第二组存储单元以及与该选择栅相反的行的末端上的一末端栅；在衬底中形成靠近该选择栅的位线扩散；在衬底中形成靠近该末端栅的一公共源极扩散。
29.一种存储单元阵列，它包括：一硅衬底；在该衬底中形成的一位线扩散和一公共源极扩散；在该扩散之间的衬底上形成的一层电荷储存材料；在该扩散之间成行设置的多个存储单元，每一单元具有存储栅位于该电荷储存层上面；在该电荷储存层和该衬底之间、在该存储栅和电荷储存层之间以及在相邻的单元之间的介电材料；邻近该行中的第一栅和部分地与位线扩散重叠的一行选择栅；位于该行上面的一位线；和将该位线和位线扩散互相连接的一位线触点，行中最后的栅部分地与该公共源极扩散重叠。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/900,413 US20060017085A1 (en) | 2004-07-26 | 2004-07-26 | NAND flash memory with densely packed memory gates and fabrication process |
| US10/900,413 | 2004-07-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1728393A true CN1728393A (zh) | 2006-02-01 |
Family
ID=35656220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005100521194A Pending CN1728393A (zh) | 2004-07-26 | 2005-02-25 | 具有密集成组的存储栅的与非闪速存储器及制造工艺 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20060017085A1 (zh) |
| JP (1) | JP2006041525A (zh) |
| KR (1) | KR20060046773A (zh) |
| CN (1) | CN1728393A (zh) |
| TW (1) | TW200605367A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022056295A (ja) * | 2020-09-29 | 2022-04-08 | 中天弘宇集成電路有限責任公司 | ３ｄ ｎａｎｄ型フラッシュメモリのプログラミング方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7387932B2 (en) * | 2004-07-06 | 2008-06-17 | Macronix International Co., Ltd. | Method for manufacturing a multiple-gate charge trapping non-volatile memory |
| US7315474B2 (en) | 2005-01-03 | 2008-01-01 | Macronix International Co., Ltd | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| US7473589B2 (en) * | 2005-12-09 | 2009-01-06 | Macronix International Co., Ltd. | Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same |
| US8482052B2 (en) | 2005-01-03 | 2013-07-09 | Macronix International Co., Ltd. | Silicon on insulator and thin film transistor bandgap engineered split gate memory |
| TWI273699B (en) * | 2005-02-04 | 2007-02-11 | Powerchip Semiconductor Corp | Non-volatile memory and operating method thereof |
| TWI263342B (en) * | 2005-03-04 | 2006-10-01 | Powerchip Semiconductor Corp | Non-volatile memory and manufacturing method and operating method thereof |
| US7247907B2 (en) * | 2005-05-20 | 2007-07-24 | Silicon Storage Technology, Inc. | Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing |
| US7763927B2 (en) * | 2005-12-15 | 2010-07-27 | Macronix International Co., Ltd. | Non-volatile memory device having a nitride-oxide dielectric layer |
| US7772068B2 (en) * | 2006-08-30 | 2010-08-10 | Macronix International Co., Ltd. | Method of manufacturing non-volatile memory |
| US8772858B2 (en) * | 2006-10-11 | 2014-07-08 | Macronix International Co., Ltd. | Vertical channel memory and manufacturing method thereof and operating method using the same |
| US7811890B2 (en) | 2006-10-11 | 2010-10-12 | Macronix International Co., Ltd. | Vertical channel transistor structure and manufacturing method thereof |
| KR100855978B1 (ko) * | 2006-11-03 | 2008-09-02 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 적층 구조, 그 동작 방법, 그제조방법 및 비휘발성 메모리 소자를 이용한 시스템 |
| KR100856701B1 (ko) * | 2006-12-04 | 2008-09-04 | 경북대학교 산학협력단 | 고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법 |
| WO2008079725A2 (en) * | 2006-12-21 | 2008-07-03 | Sandisk Corporation | Method and system of low voltage programming of non-volatile memory cells |
| KR20080087580A (ko) * | 2007-03-27 | 2008-10-01 | 삼성전자주식회사 | 비휘발성 메모리 소자의 제조 방법 |
| US20090039414A1 (en) * | 2007-08-09 | 2009-02-12 | Macronix International Co., Ltd. | Charge trapping memory cell with high speed erase |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US9240405B2 (en) | 2011-04-19 | 2016-01-19 | Macronix International Co., Ltd. | Memory with off-chip controller |
| US8885404B2 (en) * | 2011-12-24 | 2014-11-11 | Sandisk Technologies Inc. | Non-volatile storage system with three layer floating gate |
| TWI787080B (zh) * | 2022-02-10 | 2022-12-11 | 旺宏電子股份有限公司 | 三維快閃記憶體元件 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685770B2 (ja) * | 1987-12-28 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5050125A (en) * | 1987-11-18 | 1991-09-17 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cellstructure |
| DE4422791C2 (de) * | 1993-06-29 | 2001-11-29 | Toshiba Kawasaki Kk | Halbleitervorrichtungen mit einem eine Inversionsschicht in einem Oberflächenbereich eines Halbleitersubstrats induzierenden leitenden Film |
| JP3354418B2 (ja) * | 1997-01-20 | 2002-12-09 | 株式会社東芝 | 半導体記憶装置 |
| KR100297728B1 (ko) * | 1999-05-17 | 2001-09-26 | 윤종용 | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자 |
| US6580120B2 (en) * | 2001-06-07 | 2003-06-17 | Interuniversitair Microelektronica Centrum (Imec Vzw) | Two bit non-volatile electrically erasable and programmable memory structure, a process for producing said memory structure and methods for programming, reading and erasing said memory structure |
| US6891262B2 (en) * | 2001-07-19 | 2005-05-10 | Sony Corporation | Semiconductor device and method of producing the same |
| US6885586B2 (en) * | 2002-09-19 | 2005-04-26 | Actrans System Inc. | Self-aligned split-gate NAND flash memory and fabrication process |
| US6885590B1 (en) * | 2003-01-14 | 2005-04-26 | Advanced Micro Devices, Inc. | Memory device having A P+ gate and thin bottom oxide and method of erasing same |
-
2004
- 2004-07-26 US US10/900,413 patent/US20060017085A1/en not_active Abandoned
- 2004-12-30 TW TW093141450A patent/TW200605367A/zh unknown
-
2005
- 2005-02-25 CN CNA2005100521194A patent/CN1728393A/zh active Pending
- 2005-07-22 JP JP2005212924A patent/JP2006041525A/ja active Pending
- 2005-07-26 KR KR1020050067702A patent/KR20060046773A/ko not_active Application Discontinuation
-
2006
- 2006-09-27 US US11/535,694 patent/US7501321B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022056295A (ja) * | 2020-09-29 | 2022-04-08 | 中天弘宇集成電路有限責任公司 | ３ｄ ｎａｎｄ型フラッシュメモリのプログラミング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200605367A (en) | 2006-02-01 |
| US7501321B2 (en) | 2009-03-10 |
| US20060017085A1 (en) | 2006-01-26 |
| KR20060046773A (ko) | 2006-05-17 |
| JP2006041525A (ja) | 2006-02-09 |
| US20070032018A1 (en) | 2007-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1728393A (zh) | 具有密集成组的存储栅的与非闪速存储器及制造工艺 | |
| CN100481464C (zh) | 自对准分离栅与非型快闪存储器及制造工艺 | |
| CN100380667C (zh) | 自对准分离栅极与非闪存及制造方法 | |
| CN100481463C (zh) | 具有增强的编程和擦除连接的闪速存储器及其制造方法 | |
| US8008710B2 (en) | Non-volatile semiconductor storage device | |
| CN100350612C (zh) | 非易失性存储单元及其制造方法 | |
| KR100964759B1 (ko) | 불휘발성 반도체 기억 장치 | |
| CN1540762A (zh) | 具有沟槽型选择栅极的快闪存储器及制造方法 | |
| CN1855307A (zh) | 多位虚假接地与非存储装置 | |
| US8072813B2 (en) | Method and apparatus for programming nonvolatile memory | |
| WO2005055243A2 (en) | Low voltage eeprom memory arrays with isolated wells for each colum | |
| CN1858910A (zh) | 反熔丝一次可编程的非易失存储器单元及其制造方法与编程方法 | |
| US7940574B2 (en) | Nonvolatile semiconductor memory and method of driving the same | |
| CN1650431A (zh) | 非易失性存储器及其制造方法 | |
| CN1637949A (zh) | 具有加强编程和擦除功能的与非闪速存储器及其制造方法 | |
| CN1841754A (zh) | Nor型混合多位非易失性存储器件及其操作方法 | |
| CN1655357A (zh) | 半导体存储装置及其制造方法 | |
| CN1773728A (zh) | 非易失性存储单元、这种存储单元的阵列及制造方法 | |
| CN1300444A (zh) | 带自对准栅极的快闪存储单元及其制造方法 | |
| US20080191262A1 (en) | Non-volatile memory and fabricating method thereof | |
| CN1656614A (zh) | 用于非易失性半导体存储器的密集阵列结构 | |
| CN100481459C (zh) | 具有氮化物电荷存储栅的与非型快闪存储器及其制造方法 | |
| JP5095081B2 (ja) | 不揮発性メモリデバイスおよびその製造方法 | |
| CN1116681C (zh) | 快闪存储单元及其制造方法和写入、擦除、读取方法 | |
| CN1606166A (zh) | 半导体存储器及其驱动方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |