CN1773728A - 非易失性存储单元、这种存储单元的阵列及制造方法 - Google Patents

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CN1773728A CNA2005101136141A CN200510113614A CN1773728A CN 1773728 A CN1773728 A CN 1773728A CN A2005101136141 A CNA2005101136141 A CN A2005101136141A CN 200510113614 A CN200510113614 A CN 200510113614A CN 1773728 A CN1773728 A CN 1773728A
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Abstract

在具有第一导电类型和表面的单晶半导电材料衬底内制造非易失性存储单元。沟槽位于表面内并延伸进入衬底至第一深度并至比第一深度深的第二深度。该沟槽具有沿沟槽延伸到第一深度的第一侧壁，和沿沟槽从第一深度延伸到第二深度的第二侧壁，以及沿沟槽底部的底壁。第二导电类型的第一区位于衬底内并沿沟槽的底部。第二导电类型的第二区位于衬底内并沿沟槽的表面。沟道区位于第一区和第二区之间的衬底内。控制栅从衬底的表面延伸进入沟槽至第二深度，并与底部绝缘。该控制栅与沟槽的第二侧壁相邻并与其绝缘。浮置栅位于沟槽的第一侧壁和控制栅之间，与沟槽的第一侧壁相邻并与其绝缘。

Description

非易失性存储单元、这种存储单元的阵列及制造方法
技术领域
本发明涉及一种在半导体衬底的沟槽内制造的非易失性浮置栅存储单元，一种这种单元的阵列以及一种制造方法，其中所述沟槽的第一部分比第二部分深。
背景技术
在本领域中，每一个都具有浮置栅的非易失性存储单元是众所周知的，其中所述浮置栅用于在其上存储电荷以控制半导电材料的衬底内的沟道内的电流传导。一般，这种单元已在沿水平面具有基本平的表面的半导体材料中制造出。然而，现有技术也公开了在柱状物内采用垂直关系方式来制造这种单元，这些单元在垂直位置是间隙，参见例如，U.S.专利No.6,633,057；6,235,583；6,157,061；5,999,453；5,616,511；和5,567,637。另外，参见Fumihiko Hayashi和JamesD.Plummer在1999年的关于超大规模集成电路工艺分类技术论文的论文集(Symposium on VLSI Technology Digest of Technical Papers)中发表的题为“具有3-D柱状结构的自对准分裂栅闪存EEPROM单元(ASelf-Aligned Split-Gate Flash EEPROM Cell With 3-D PillarStructure)”的论文的87页和88页。上述Hayashi和Plummer的论文公开了一种存储单元，其中沟道硅柱被浮置栅和控制栅环绕。
在现有技术中，使用用于在其上存储电荷的浮置栅的非易失性存储单元不是属于叠层栅型就是属于分裂栅型。在叠层栅型的情况下，控制栅与浮置栅对准并控制存储单元的整个沟道区。在分裂栅型的情况下，控制栅具有至少一部分与浮置栅相邻并控制沟道区的一部分，而浮置栅控制沟道区的另一部分。
到现在为止，没有参考文献公开形成分裂栅型非易失性存储单元，其中该单元是在第一部分比第二部分深的沟槽内制造的。
因此，本发明的目的是解决上述和其它困难。
发明内容
因此，在本发明中，非易失性存储单元包括基本单晶半导电材料的衬底，该衬底具有第一导电类型和表面。沟槽位于该表面内并延伸进入衬底至第一深度并至比第一深度深的第二深度。该沟槽具有沿沟槽延伸到第一深度的第一侧壁、和沿沟槽从第一深度延伸到第二深度的第二侧壁、以及底部。第二导电类型的第一区沿沟槽的底部位于衬底内。第二导电类型的第二区沿沟槽的表面位于衬底内。在第一区和第二区之间的衬底内形成沟道区，该沟道区具有第一部分和第二部分。沟道区的第一部分位于表面和第一深度之间并沿第一侧壁。沟道区的第二部分位于第一深度和第二深度之间并沿第二侧壁。控制栅从衬底表面延伸进入沟槽至第二深度并与底部绝缘。该控制栅与沟槽的第二侧壁相邻并与其绝缘。在沟道区的第一部分和控制栅之间浮置栅与沟槽的第一侧壁相邻并与其绝缘。
本发明还涉及一种上述非易失性存储单元的阵列。最后，本发明涉及一种制造非易失性存储单元的阵列的方法。
附图说明
图1A-1K是示出形成本发明的非易失性存储单元和阵列的方法的截面图和沿图2所示的线A-A的截面图。
图1L-1N是形成本发明的非易失性存储阵列的方法的截面图和沿图2所示的线B-B的截面图。
图2是本发明的非易失性存储单元的阵列的顶视图。
具体实施方式
参考图1A，此处示出在制造本发明的非易失性存储单元和阵列的过程中的第一步的截面图。已完成的本发明的非易失性存储单元和阵列的截面图在图1K中示出，同时这种非易失性存储单元的阵列的顶视图在图2中示出。
在用于形成本发明的非易失性存储单元和阵列的本发明的方法的第一步中，例如硅的基本单晶半导体衬底10被示出。该衬底10具有第一导电类型，优选P-型。它具有水平表面11。在表面11上淀积氧化硅或二氧化硅第一层12。一般，二氧化硅层12通过热氧化或被淀积的氧化物形成，从而产生厚度为约200埃的层。应当注意，此处所描述的本工艺是用于90nm工艺的。然而，本发明不限于此并可用于需要使用的不同集成规模、不同尺寸。在形成二氧化硅层12后，进行通过二氧化硅层12进入衬底10内的一次注入或多次注入。上述结果是在衬底10的整个表面11之下形成N-型区20。所得到的结构在图1A中示出。
在二氧化硅层12上淀积氮化硅层14。该氮化硅14可通过化学气相淀积(CVD)形成，从而产生厚度为500埃的厚氮化硅14。接着，在氮化硅层14上淀积光致抗蚀剂层16。掩蔽光致抗蚀剂材料16并从光致抗蚀剂材料16侵蚀掉一些部分。所得到的结构在图1B中示出。
光致抗蚀剂16内的开口用作掩膜以通过氮化硅14和二氧化硅12侵蚀(即各向异性刻蚀)到衬底10上。所得到的结构在图1C中示出。
在衬底10的表面11被暴露的情况下，衬底10被各向异性刻蚀以形成沟槽22。该沟槽22被刻蚀到约90纳米的第一深度R。所得到的结构在图1D中示出。
接着，去除光致抗蚀剂材料16。在通过将该结构暴露在氧化环境下以氧化衬底10内的沟槽22内的暴露的硅而形成高质量栅氧化物之前，可形成并去除任选的、可任意处理的衬垫氧化物层(1iner oxidelayer)。氧化暴露的硅衬底10的暴露的结果会形成约80埃的二氧化硅层24。这可通过热氧化完成。所得到的结构在图1E中示出。
接着，在图1E所示的结构上淀积多晶硅26。多晶硅被淀积在氮化硅14上的各处并沿沟槽22的侧壁和底壁被淀积在沟槽22内的各处。多晶硅26可以是300埃厚的层。所得到的结构在图1F中示出。
接着，图1F中的结构被各向异性刻蚀，结果在每个沟槽22内沿其侧壁形成沿沟槽22的底部互相隔开的多晶硅隔离层。所得到的结构在图1G中示出。多晶硅隔离层26的形成会产生靠近沟槽22的顶部的尖端27a。另外，通过添加各向同性刻蚀成分，在沟槽22的底部处也可形成尖端27b。此外，其它众所周知的氧化多晶硅隔离层26的方法可增强沟槽22的顶部或底部处的尖端27(a或b)。
接着，在图1G所示的结构上淀积另一二氧化硅层28，该二氧化硅层覆盖氮化硅14并进入沟槽22内覆盖多晶硅隔离层26而且沿沟槽22的底部。二氧化硅层28厚约300埃。这可通过CVD淀积完成。接着，二氧化硅层28被各向异性刻蚀从而形成二氧化硅隔离层28，该二氧化硅隔离层覆盖多晶硅隔离层26但还沿每个沟槽22的底壁互相隔开，从而形成开口23。在沟槽22的底部上形成的开口23为大约70纳米。由于各向异性刻蚀二氧化硅28以形成隔离层的缘故，因此沿每个沟槽的底部的但在二氧化硅隔离层28之间的二氧化硅24也被刻蚀。因而，每个开口23沿每个沟槽22的底壁直接暴露硅衬底10。所得到的结构在图1H中示出。
在每个沟槽22内使用二氧化硅隔离层28作为掩模，并用氮化硅14覆盖衬底10的表面11，对图1H所示的结构进行各向异性硅刻蚀，该各向异性硅刻蚀会进一步在每个沟槽22内侵蚀直到第二深度S。第二深度S比第一深度R深。第二深度S从第一沟槽22的底壁延伸到第一深度R下面的90纳米的位置。所得到的结构在图1I中示出。
接着，在图1I所示的结构上淀积另一二氧化硅层36。这会沿表面、沿二氧化硅隔离层28以及沿第二沟槽30的侧壁和底壁覆盖氮化硅14。二氧化硅层36的厚度为约120埃并最终形成用于控制栅的栅氧化物区。在形成二氧化硅层36后，在结构内进行离子注入从而形成N型导电32的第二区32，该第二区是沿第二沟槽30的底壁的。所得到的结构在图1J中示出。
接着，多晶硅40被淀积到各处并覆盖图1J所示的整个结构包括进入第一沟槽22和在其中形成的第二沟槽30内。多晶硅40借助二氧化硅层36与衬底10绝缘。所得到的结构在图1K中示出。图1K所示的结构是已完成的非易失性存储单元的截面图，并且是沿图2所示的截面方向沿线A-A得到的。虽然沿x方向或沿行方向所示的每个单元被完成，但它们沿y方向还是互相连接的。因而，需要进一步的工艺步骤以使沿Y方向的每一行互相“断开”。这可通过下文所述的如图1L～1N所示出和所解释的工艺步骤来完成。
参考图1L，此处示出沿图2所示的线B-B的截面图。接着，掩蔽多晶硅40并沿Y方向侵蚀。多晶硅40被各向异性刻蚀直到氮化硅14为止。所得到的结构在图1L中示出，其中多晶硅40被部分地从沟槽22和第二沟槽30去除。
接着，对图1L所示的结构进行各向异性二氧化硅刻蚀从而去除二氧化硅层36的暴露部分和二氧化硅隔离层28。所得到的结构在图1M中示出。
接着，对图1M所示的结构进行各向异性多晶硅刻蚀直到沟槽22和第二沟槽30内剩余的多晶硅40以及沟槽22内剩余的多晶硅隔离层26被去除为止。所得到的结构在图1N中示出。接着，图1N所示的沟槽22和第二沟槽30内的“空隙”可被填充绝缘材料，由此中断了沿行方向的单元内的连续性。所得到的结构是非易失性存储单元的阵列。
本发明的单元和存储阵列的操作如下所述。
为给所选单元编程，所选控制栅多晶硅40接收约1.2伏，所选共源区20接收约7伏，以及所选漏区32接收约0.5伏。这会接通在沟槽较深的部分内的控制栅沟道区。电子从漏区32经过沟道区到达源区20，并被注入到浮置栅26上。未选择的漏区32被供给比施加到所选控制栅多晶硅40的电压高的电压以便关断相关的未选择的沟道并防止电子从未选择的漏区32横越到所选源区20。这可以为大约1.5伏。所有其它未选择的源区20处于浮置状态或处于地电位。
为擦除所选单元，所选控制栅多晶硅40接收约10伏，并且所有其它节点都处于地电位。浮置栅26上的电子从浮置栅26隧穿到控制栅多晶硅40上。由于擦除是按扇区进行的，因此具有相同控制栅多晶硅40的相同行内的所有单元可被同时擦除。
为读取所选单元，所选控制栅多晶硅40接收近全供电电压(约1伏)，共源区20接地并且所选漏区32接收约1伏。如果浮置栅26没有用电子编程，那么电子将从共源区20流到所选漏区32。如果浮置栅26用电子编程，那么电流不会在该所选单元内流动。未选择的漏区32保持处于地电位。因而，对未选择的单元来说，在未选择的漏区32和未选择的源区20之间没有电流可以流动。所有其它未选择的源区20也都处于地电位。

Claims (18)

1.一种非易失性存储单元，包括：
衬底，其由基本单晶半导电材料构成，具有第一导电类型并具有表面；
沟槽，其在所述表面内延伸进入所述衬底至第一深度并至比所述第一深度深的第二深度；所述沟槽具有沿所述沟槽延伸到所述第一深度的第一侧壁，和沿所述沟槽从所述第一深度延伸到所述第二深度的第二侧壁，以及沿所述沟槽的底部的底壁，
所述衬底内具有第二导电类型的第一区，沿所述沟槽的所述底部；
所述衬底内具有所述第二导电类型的第二区，沿所述沟槽的所述表面；
沟道区，其位于所述第一区和所述第二区之间的所述衬底内，所述沟道区具有第一部分和第二部分，其中所述第一部分位于所述表面和所述第一深度之间并沿所述第一侧壁，以及其中所述第二部分位于所述第一深度和所述第二深度之间并沿所述第二侧壁；
控制栅，其从所述衬底的所述表面延伸进入所述沟槽至所述第二深度，并与所述底部绝缘；所述控制栅与所述沟槽的所述第二侧壁相邻并与其绝缘；
浮置栅，其位于所述沟槽区的所述第一部分和所述控制栅之间并与所述沟槽的所述第一侧壁相邻并与其绝缘。
2.如权利要求1的单元，其中所述衬底是单晶硅。
3.如权利要求2的单元，其中所述表面基本是平面。
4.如权利要求3的单元，其中所述浮置栅进一步包括靠近所述第一深度并指向所述控制栅的尖端，以及其中所述尖端借助第一绝缘材料与所述控制栅绝缘。
5.如权利要求4的单元，其中所述第一绝缘材料允许电荷从所述尖端到所述控制栅的Fowler-Nordheim隧穿。
6.如权利要求5的单元，其中所述控制栅借助二氧化硅第一层与所述沟道区的所述第二部分绝缘。
7.如权利要求6的单元，其中所述浮置栅借助二氧化硅第二层与所述沟道区的所述第一部分绝缘，并借助二氧化硅第三层与所述控制栅绝缘。
8.一种非易失性存储单元的阵列，包括：
衬底，其由基本单晶半导电材料构成，具有第一导电类型并具有表面；
多个隔开的沟槽，其互相基本平行，并在第一方向延伸，每个所述沟槽从所述表面延伸进入所述衬底至第一深度并至比所述第一深度深的第二深度；每个所述沟槽具有延伸到所述第一深度的第一侧壁，和从所述第一深度延伸到所述第二深度的第二侧壁，以及底壁，
所述衬底内具有第二导电类型的第一区，沿每个所述沟槽的所述底壁，在所述第一方向延伸；
所述衬底内具有所述第二导电类型的第二区，沿所述沟槽的所述表面，在每一对相邻沟槽之间，并在所述第一方向延伸；
沟道区，其位于每个沟槽的所述第一区和所述第二区之间的所述衬底内，所述沟道区具有第一部分和第二部分，其中所述第一部分位于所述表面和所述第一深度之间并沿所述第一侧壁，以及其中所述第二部分位于所述第一深度和所述第二深度之间并沿所述第二侧壁；
多个隔开的控制栅，每个控制栅在与所述第一方向基本垂直的第二方向延伸，每个控制栅从所述衬底的所述表面延伸进入所述沟槽至所述第二深度，并与所述底壁绝缘；所述控制栅与所述沟道区的所述第二部分相邻并与其绝缘；以及
多个浮置栅，每个浮置栅位于所述第一部分和控制栅之间，与每个沟道区的所述第一部分相邻并与其绝缘。
9.如权利要求8的阵列，其中所述衬底是单晶硅。
10.如权利要求9的阵列，其中所述表面基本是平面。
11.如权利要求10的阵列，其中所述浮置栅进一步包括靠近所述第一深度并指向所述控制栅的尖端，并且其中所述尖端借助第一绝缘材料与所述控制栅绝缘。
12.如权利要求11的阵列，其中所述第一绝缘材料允许电荷从所述尖端到所述控制栅的Fowler-Nordheim隧穿。
13.如权利要求12的阵列，其中所述控制栅借助二氧化硅第一层与所述沟道的所述第二部分绝缘。
14.如权利要求13的阵列，其中所述浮置栅借助二氧化硅第二层与所述沟道的所述第一部分绝缘，并借助二氧化硅第三层与所述控制栅绝缘。
15.如权利要求8的阵列，进一步包括在在所述第二方向延伸的每个控制栅之间的并填充每个所述沟槽的绝缘材料。
16.一种在具有平的第一导电类型的表面的第一导电性的半导体衬底内制造非易失性存储单元的阵列的方法，所述方法包括：
沿所述平的表面形成第二导电类型的第一区；
形成多个在所述第一方向延伸的隔开的沟槽，每个沟槽从平的表面延伸进入衬底至第一深度，并具有第一侧壁和第一底壁；
形成多个浮置栅，在每个沟槽内，每个浮置栅与每个第一侧壁相邻并与其绝缘，并且沿所述第一底壁互相隔开，
将每个沟槽在每个沟槽内在一对浮置栅之间从所述第一底壁延伸到比所述第一深度深的第二深度，由此形成在所述第一深度和所述第二深度之间具有第二侧壁并到达第二底壁的第二沟槽；
在所述衬底内沿所述第二底壁形成第二导电类型的第二区，每个第二区在所述第一方向延伸；
形成字线，该字线在与所述第一方向基本垂直的所述第二方向延伸，并进入每个沟槽内延伸到所述第二底壁；所述字线与所述第二侧壁和所述底壁相邻并与其绝缘；并且与每个浮置栅相邻并与其绝缘；
掩蔽所述字线以形成多个隔开的字线，每个字线在与所述第一方向基本垂直的第二方向延伸，在每对相邻隔开的字线之间形成侵蚀区；
从延伸到所述第一深度的所述沟槽内的每个所述侵蚀区去除所述浮置栅；
从延伸到所述第二深度的所述沟槽内的每个所述侵蚀区去除所述控制栅；以及
用绝缘材料填充每个所述侵蚀区。
17.如权利要求16的方法，其中所述形成多个隔开的沟槽的步骤进一步包括：
形成与所述第一侧壁相邻的多晶硅隔离层。
18.如权利要求16的方法，其中所述形成多个隔开的沟槽的步骤也形成多个隔开的第一区，每一个沿所述平的表面在所述第一方向延伸。
CNA2005101136141A 2004-10-12 2005-10-12 非易失性存储单元、这种存储单元的阵列及制造方法 Pending CN1773728A (zh)

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