CN1684261A - 非易失存储单元阵列及其制造方法和操作方法 - Google Patents

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Abstract

一种非隔离、非接触的非易失存储单元阵列具有以多个行和列排列的多个浮栅存储单元。所有位线和源线被掩埋且是非接触的。每个单元可以是耦合到分开的辅助晶体管的叠置栅极浮栅晶体管。整个阵列可以是平面的；或者每个浮栅晶体管处于沟槽中；或者每个辅助晶体管处于沟槽中。或者，每个单元可以是具有在沟槽中的晶体管的叠置栅极浮栅晶体管。或者，每个单元可以是耦合到分开的辅助晶体管的两个叠置栅极浮栅晶体管，并设置在两个叠置栅极浮栅晶体管之间。整个阵列可以是平面的；或者每个浮栅晶体管处于沟槽中；或者每个辅助晶体管处于沟槽中。还公开了制造阵列的新方法以及编程、擦除和读取存储单元的每个的方法。

Description

非易失存储单元阵列及其制造方法和操作方法
技术领域
本发明涉及一种非隔离(isolation-less)非接触(contact-less)的浮栅非易失存储单元阵列及其制造和操作方法。对于每个存储单元存在有多种的结构，包括每个单元的多位存储。
背景技术
其上具有用于储存电荷的浮栅、以便控制半导电材料衬底中沟道中的电流传导的非易失存储单元，在本领域中是公知的。例如，参见美国专利US5029130，这里结合该公开供参考。在结构上，使用浮栅用于储存的非易失存储单元可分为堆叠栅结构或分裂栅结构。在堆叠栅中，控制栅极直接位于浮栅的上面。在分裂栅中，控制栅极位于一侧，并和浮栅一起控制沟道的另一部分。
非接触的浮栅非易失存储单元阵列也是本领域公知的。术语“非接触”指的是将阵列中的存储单元的源线和位线进行掩埋。非接触允许存储单元更紧密地设置在一起，因为在半导体结构中不必刻蚀接触或通孔用于接触位线或源线。例如，参见美国专利6420231和6103573。这些专利公开了非接触的浮栅非易失存储单元阵列，但是使用了场氧化物来分隔存储单元的行或列。
在由Keiichi Yoshida等人发表的题目为“A l Gb Multi-LevelAG-AND-Type Flash Memory with 10MB/s Programming Throughputfor Mass Storage Application”、在2003 IEEE Interna tional SolidState Circuits Conference，Session 16，2003年公开的文章中，作者介绍了浮栅非易失存储单元阵列。还可以参见由Y.Sasago等人在2002 IEDM第952-954页公开的题目为“10-MB/s Multi-LevelProgramming of Gb-Scale Flash Memory Enabled by New AG-AND CellTechnology”的文章。
在上述文章中公开的浮栅非易失存储单元阵列10的横截面图示于图1A中。阵列10的示意图示于图1B中。阵列10包括设置成多个行和列的多个存储单元12。每个存储单元包括具有栅极14、第一端子16和第二端子18的常规晶体管11。此外，存储单元12包括堆叠栅浮栅晶体管15，它具有控制栅24、浮栅22、连接到晶体管11的第二端子18的第一端子19以及第二端子20。因此每个存储单元12具有四个端子：第一端子16、第二端子20、晶体管栅极端14和控制栅极端24。此外，如从图1B所看到的，在相同行中相邻的存储单元12共享公共掩埋线，该公共掩埋线是用于存储单元到一侧的掩埋源线，并且是用于存储单元到另一侧的掩埋位线。此外，相同列中的存储单元12具有连接在一起的晶体管栅极14。因此，掩埋源线20、掩埋位线16和晶体管栅极14都在列方向上延伸。最后，相同行上的存储单元具有连接到相同行线30的它们的控制栅极24。此外，所有存储单元12都制作在半导体衬底的平坦表面上。
本发明的一个目的是增加阵列10的密度，和提供一种制造这种改进的存储单元阵列的方法。
发明内容
相应地，在本发明中，非易失存储单元阵列包括半导体衬底，它具有形成在衬底中并以多个行和列设置的多个非易失存储单元。
在第一实施例中，每个存储单元包括第一端子和第二端子，其间具有沟道，沟道具有的第一部分和第二部分。晶体管栅极与衬底绝缘并设置成控制沟道的的第一部分中的电流传导。浮栅与衬底绝缘并设置成控制沟道第二部分中的电流传导。控制栅极容性地耦合到浮栅。多个掩埋位线基本上彼此平行地设置在衬底中。每个掩埋位线电连接到在相同列上设置的存储单元的第一端子，其中相同行的相邻存储单元共享公共掩埋位线。多个掩埋源线也彼此平行地设置在衬底中，其中每个掩埋源线电连接到在相同列中设置的存储单元的第二端子，其中相同行中的相邻存储单元共享公共掩埋源线。多个栅极线基本上彼此平行地设置，并且每个栅极线电连接到在相同列中设置的存储单元的晶体管栅极上。最后，多个字线基本上彼此平行地设置，每个字线电连接到在相同行中设置的存储单元的控制栅。
在第二实施例中，每个存储单元包括第一端子和第二端子，在衬底中在第一端子和第二端子之间具有沟道。衬底具有平坦表面。沟槽在衬底中以第一方向延伸，每个沟槽具有侧壁和底壁。浮栅处于沟槽中，并且与侧壁绝缘并设置成控制沟道中电流的传导。控制栅极处于沟槽中并容性地耦合到浮栅。每个存储单元的第一端子处于衬底中并沿着沟槽的底壁。第二端子处于衬底中并沿着与沟槽相邻的平坦表面。多个掩埋位线基本上彼此平行地设置在衬底中，每个掩埋位线电连接到在相同列中设置的存储单元的第二端子上，其中相同行中的相邻存储单元共享公共掩埋位线。多个掩埋源线在衬底中基本上彼此平行地设置，每个掩埋源线电连接到在相同列中设置的存储单元的第一端子上，其中相同行的相邻存储单元共享公共掩埋源线。多个字线基本上彼此平行地排列，并且每个字线电连接到在相同行中设置的存储单元的控制栅极上。
在第三实施例中，每个存储单元包括第一端子和第二端子，并在第一端子和第二端子之间在衬底中具有沟道，沟道具有第一部分、第二部分和第三部分。晶体管栅极与衬底绝缘，并设置成控制电流在沟道的第二部分中的传导。第一浮栅与衬底绝缘并设置成控制电流在沟道第二部分中的传导。第二浮栅与衬底绝缘并设置成控制电流在沟道第三部分中的传导。沟道的第二部分位于沟道的第一部分和沟道的第三部分之间。第一控制栅极容性地耦合到第一浮栅。第二控制栅极容性地耦合到第二浮栅。多个掩埋位线在衬底中基本上彼此平行地设置，并设置成连接相同列的存储单元。第一多个掩埋位线的每个电连接到在相同列中设置的存储单元的第一端子，其中相同行的相邻存储单元共享公共第一端子。第二多个掩埋位线的每个电连接到在相同列中设置的存储单元的第二端子，其中相同行的相邻存储单元共享公共第二端子。多个栅极线基本上彼此平行地设置，每个栅极线电连接到在相同列中设置的存储单元的晶体管栅极。多个字线基本上彼此平行地设置，每个字线电连接到在相同行中设置的每个存储单元的第一和第二控制栅极上。
本发明还公开了上述存储单元阵列的制造和操作方法。
附图说明
图1A是现有技术的浮栅非易失存储单元阵列的剖面图。
图1B是图1A所示的浮栅非易失存储单元阵列的示意图。
图2是本发明的非隔离、非接触的浮栅非易失存储单元阵列的第一实施例的示意图。
图3A是可以在图2所示的第一实施例中使用的存储单元的第一种形式的透视剖面图。
图3B是可以在图2所示的第一实施例中使用的存储单元的第二种形式的剖面图。
图4A-4J是为了制造可以在图2所示阵列的第一实施例中使用的图3A所示的存储单元的第一种形式的本发明方法的透视剖面图。
图5A-5F是可用于制造可在图2所示阵列的第一实施例中使用的图3A所示的存储单元的第一种形式的本发明第二种方法的透视剖面图。
图6是本发明的非隔离、非接触的浮栅非易失存储单元阵列的第二实施例的示意图。
图7是可用在图6所示第二实施例中的存储单元的第一种形式的透视剖面图。
图8是本发明的非隔离、非接触的浮栅非易失存储单元阵列的第三实施例的示意图。
图9A是可用在图8所示阵列的第三实施例中的存储单元的第一种形式的透视剖面图。
图9B是可用在图8所示阵列的第三实施例中的存储单元的第二种形式的剖面图。
图9C是可用在图8所示阵列的第三实施例中的存储单元的第三种形式的透视剖面图。
具体实施方式
第一实施例
参见图2，其中示出了本发明的浮栅非易失存储单元阵列110的第一实施例的示意图。阵列110包括设置成多个行和列的多个存储单元112。。在晶体管级上，每个存储单元112与图1B所示的存储单元12相同。图2所示的阵列110和图1B所示的阵列10之间的差别是连接每个存储单元112的电路的方式不同。更特别是，对于存储阵列110，每个掩埋位线16电连接到在共享公共掩埋位线的相同行中与相邻存储单元位于相同列中设置的存储单元的第一端子上。这样，例如，相同行的存储单元112B和存储单元112C共享公共掩埋位线16B。此外，阵列110中的每个掩埋源线20连接到在相同列中设置的存储单元的第二端子，其中相同行的相邻存储单元共享公共掩埋源线。这样，存储单元112A和存储单元112B共享公共掩埋源线20A。在其它方面，存储阵列110按照与图1B所示的存储阵列10相同的方式进行连接。
作为在相同行的存储单元互连中这个变化的结果，可以进一步使存储阵列110紧凑。
参见图3A，，其中示出了用在存储阵列110中的存储单元1121的第一种形式。如公知的那样，非易失存储单元阵列110由半导体衬底50如单晶硅构成。衬底50具有平坦表面52。多个非易失存储单元112形成在衬底50中，并设置成多个行和列。每个存储单元1121具有构成在衬底50中的沟槽中的其一部分。多个沟槽处于衬底中，并基本上彼此平行，每个沟槽具有第一侧壁、第二侧壁和底壁。掩埋源线20沿着沟槽的底壁延伸。相同列中的一对相邻存储单元的浮栅位于相同沟槽中并与沟槽的侧壁绝缘。这样，存储单元112A的浮栅22A与沟槽的第一侧壁绝缘。相同列的第二存储单元112B的浮栅22B与第一存储单元112A相邻，并设置在相同的沟槽中。浮栅22B与第二侧壁绝缘。相邻存储单元112A和112B共享公共控制栅极24A，其设置在该沟槽中并与浮栅22A和22B都绝缘。与每个沟槽相邻的是衬底50的平坦表面52部分。存储单元112的晶体管栅极14与平坦表面52绝缘并与其隔开，晶体管栅极14与该沟槽相邻。最后，掩埋位线16也沿着平坦表面52延伸，并与晶体管栅极14相邻。实际上，掩埋位线16位于相邻存储单元12A的一对晶体管栅极14之间。
参见图3B，其中示出了用在阵列110的第一实施例中的存储单元1122的第二种形式。在图3B所示的第二种形式中，相邻存储单元112的晶体管栅极14位于沟槽中。浮栅22和控制栅极24也部分地位于沟槽58中。
制造方法I
参见图4A-4J，其中示出了用在图2所示阵列110的第一实施例中的图3A所示存储单元1121的第一种形式的第一种制造方法。使用存储单元1121的非隔离、非接触的存储单元阵列110开始于单晶半导电材料的衬底50，如硅。在衬底50的表面52上淀积氮化硅54，然后对其构图形成开口56。开口56是在氮化硅54中开出的露出衬底50的表面52的多个列或条。这可以通过使用掩模和刻蚀的常规光刻技术来实现。应该注意的是，这里使用的术语“列”或“行”可以互换使用，不限于特殊方向。
下一步骤是通过开口56在衬底50中切割沟槽58。每个沟槽58在列方向连续地延伸。这示于图4B中。得到的沟槽58具有两个侧壁和底壁。这就露出了沟槽58中的硅衬底50。
进行氧化工艺，从而氧化衬底50的沟槽58内的暴露的硅。这可以例如通过对图4B所示结构进行1000度下60秒的热氧化来实现。结果是沿着沟槽58的侧壁和沿着其底壁形成了二氧化硅层60。二氧化硅层60大约八十(80)埃厚。应该认识到这里公开的尺寸和这里公开的工艺是用于90nm尺寸的光刻工艺。显然，对不同光刻尺寸的选择将改变厚度、时间、温度等的尺度。然后在每个位置上淀积多晶硅层62，包括在二氧化硅层60上。然后各向异性地刻蚀多晶硅层62，沿着沟槽58的两个侧壁的每一个形成多晶硅间隔物62。
沿着沟槽58的两侧壁的多晶硅间隔物62可以成形为使得沿着其一个端部、即距离沟槽58的底壁最远的端部形成尖端。这可以通过淀积多晶硅来实现，从而其完全填充沟槽58。平面化刻蚀工艺，如化学机械抛光(CMP)，使多晶硅表面与氮化物54的顶部齐平。进行另一次刻蚀使多晶硅达到所希望水平的凹陷。倾斜刻蚀使得与氮化物54相邻的多晶硅62刻蚀地较慢，导致在多晶硅62和氮化物54的界面处形成锐角。通过氧化物淀积和各向异性刻蚀形成的氧化物电介质间隔物限定了与氮化物54的每个沟槽边缘相邻的厚度区域。这个氧化物用作刻蚀掩模，从而多晶硅62被分离成两个部分，一个部分用于沟槽58的每一个侧壁。
或者，可以在多晶硅间隔物62的另一端，即到沟槽58的底壁最近的端部形成尖端。这可以通过以相对于沟槽底部成钝角而形成沟槽壁58来实现。多晶硅间隔物62是通过淀积和垂直刻蚀形成的。这就沿着沟槽58的侧壁留下多晶硅间隔物。壁侧多晶硅面和开口侧多晶硅面之间的角度差异形成对于多晶硅间隔物的锥形形状，具有到沟槽58的底壁最近的窄端。利用足够的角度和深度，这个锥形形成锐利的尖端。
在到沟槽58的底壁最远的多晶硅间隔物62的一端形成尖端，还是在到沟槽58的底壁最近的一端形成尖端，可以根据需要的擦除方式进行选择，如下面解释的。在任何情况下，在间隔物62的一端或另一端都可以形成尖端。然后进行注入步骤，即沿着沟槽58的底壁形成掩埋源线20。得到的结构示于图4C中。
然后进行热氧化工艺，氧化多晶硅间隔物62并形成沿着沟槽58的侧壁覆盖多晶硅间隔物62的氧化物区64。此外，热氧化工艺沿着沟槽58的底壁氧化了硅衬底50。然后氧化物层64覆盖多晶硅间隔物62并沿着沟槽58的底壁。然后多晶硅66在所有位置上淀积并填充沟槽58。然后使用CMP(化学机械抛光)除去淀积在氮化硅54上的多晶硅66，并对多晶硅66进行平面化，使沟槽58中的多晶硅66的水平面与氮化硅54的水平面在一个平面内。优选地，然后(利用反应离子刻蚀(RIE))将多晶硅66刻蚀到氮化硅54的顶表面以下的水平。得到的结构示意图4D中。
然后进行光致抗蚀剂掩蔽步骤，其中在与形成沟槽58的方向基本上垂直的方向上在光致抗蚀剂70中形成条形开口。这样，这些条形露出位于沟槽58中的部分氮化硅54和部分多晶硅66。通过选择RIE刻蚀，从沟槽58内的露出部分除去多晶硅66。除去多晶硅66之后，用氧化物64作为刻蚀停止层，改变刻蚀剂，从而进一步进行RIE刻蚀，以便用硅作为刻蚀停止层来切割二氧化硅64。除去二氧化硅层64之后，继续进行RIE刻蚀，直到在开口68中沿着沟槽58的侧壁切割多晶硅62并停止于氧化物层60为止。结果是在沟槽58内形成一对不连续的多晶硅间隔物62。得到的结构示于图4E中。
然后除去光致抗蚀剂70，并用二氧化硅72填充整个结构，即填充开口68内的“切口”。此外，二氧化硅74覆盖被光致抗蚀剂70覆盖的沟槽58内的区域中的多晶硅66。然后进行CMP抛光，从氮化硅54的顶表面除去氧化物。得到的结构示于图4F中。
然后进行氮化硅54的选择化学或RIE刻蚀，除去氮化硅54。得到的结构示于图4G中。
然后在图4G所示结构的整个表面上淀积二氧化硅层76。之后，在二氧化硅76上淀积一层多晶硅78。进行多晶硅78的RIE刻蚀，导致多晶硅78形成邻接于与沟槽58直接相邻的二氧化硅76的间隔物。间隔物的形成是本领域公知的，由此通过膜淀积厚度和刻蚀除去速度来控制尺度。这允许形成不受光刻节点约束的紧凑结构。得到的结构示于图4H中。
然后进行如图4H所示结构的注入。离子注入形成掩埋位线16，它位于成对的相邻多晶硅间隔物78之间。得到的结构示于图4I中。
然后将字线30穿过二氧化硅76通过接触而连接到多晶硅66中，这形成控制栅极24。尽管在阵列中使用接触来连接字线30，但是在上部水平上的用于接触的形态不限于到下部水平的接触，如位线结16或源结20。因此，与位线接触阵列相比，这种结构实现了进一步紧凑的结构。得到的结构示于图4J中。
如从前面看到的，具有存储单元112的阵列110具有掩埋位线、掩埋源线，并且没有任何场氧化物或STI(浅沟槽隔离)来分离阵列110内的存储单元112的行或列。这样，存储阵列110是非隔离的浮栅存储单元阵列。
制造方法II
参见图5A-5F，其中示出了制造具有存储单元1121的存储阵列110的第二种制造方法的步骤顺序。再次地，在第一步骤中，使用具有平坦表面52的衬底50，而没有氧化物或浅沟槽隔离形成用于分离形成或将要形成在其中的存储单元场的行和列。掩模54如氮化硅形成在衬底50的平坦表面52上。在氮化硅54中形成在第一方向(如列方向)延伸的多个间隔开的开口57。这可以例如通过使用光致抗蚀剂和常规掩蔽技术来实现。这完全类似于图4A所示第一步骤。得到的结构示于图5A中。
在每个开口57中，与氮化硅54相邻并沿着衬底50的顶部平坦表面52形成二氧化硅76。之后，形成多晶硅间隔物78，每个多晶硅间隔物78沿着开口57的侧壁邻接于二氧化硅层76，并与氮化硅54直接相邻。在该对多晶硅间隔物78之间，进行离子注入，形成掩埋位线16。最后，二氧化硅80填充每个开口57内的该对多晶硅间隔物78之间的空间。得到的结构示于图5B中。形成二氧化硅层76、多晶硅间隔物78、掩埋位线16、和填充多晶硅间隔物78之间的区域的二氧化硅80的具体细节在美国专利US6329685中全部被公开了。该公开在此通过全部引用作为参考。特别是，可以参考图2F-4到图2I-4及其说明，其详细描述了相类似结构的形成。
形成图5B所示的结构之后，除去氮化硅54。这就留下了氮化硅54所占据的多个间隔开的开口56。得到的结构示于图5C中。
然后将沟槽58切割成图5C所示的结构。这可以通过各向异性刻蚀衬底50从而形成沟槽58来实现。这与图4B所示沟槽58的形成是相同的。得到的结构示于图5D中。
与形成图4C所示结构所描述的步骤相类似，沿着沟槽58的侧壁和底壁形成二氧化硅60。随后，形成多晶硅间隔物62，它具有在作为到沟槽58的底壁最远的端部的一端、或在作为到沟槽58的底壁最近的端部的另一端形成的尖端，所有都是以与前述相同的方式。之后，进行注入，形成掩埋源线20。得到的结构示于图5E中。
与图4D所述的工艺相类似，然后在多晶硅间隔物62上并沿着沟槽56的底壁形成二氧化硅64。然后进行多晶硅66的淀积，以便充分填充沟槽并位于二氧化硅80的顶部。然后，利用覆盖希望保留的字线30的光致抗蚀剂，在基本上垂直于第一方向的第二方向上对二氧化硅80上的多晶硅66进行构图。进行选择RIE或各向异性刻蚀，以便除去沟槽58中的露出的多晶硅66。这还除去了氧化物80上的所有多晶硅66以及沟槽58中的多晶硅66，露出沟槽58内的二氧化硅80和二氧化硅层64。在形成二氧化硅80期间，它必须已经形成，使得它比沟槽58内的二氧化硅层64更厚。这样，此时，进行二氧化硅的RIE刻蚀。在露出多晶硅间隔物78之前，该刻蚀将比露出多晶硅间隔物62的二氧化硅80更快地刻蚀掉二氧化硅64。一旦露出多晶硅62，使用多晶硅62的选择刻蚀来刻蚀掉多晶硅62，从而形成多晶硅62的岛，而没有刻蚀多晶硅间隔物78。得到的结构示于图5F中。
制造方法III
下面是使用图3B所示的存储单元1122的第二种形式的阵列110的制造方法。使用了如图4A和4B所示的形成氮化硅层54、形成开口56和刻蚀以形成沟槽58的步骤。之后，氧化沟槽58的底壁，形成底部氧化物区。还进行底部注入，从而形成掩埋位线16。然后淀积多晶硅，使用例如CMP对其平面化到氮化物54的水平。然后将多晶硅回刻蚀到沟槽54内，并到达形成栅极14的水平。然后氧化栅极14的顶部。在沟槽58中形成浮栅22(除了浮栅22的尖端开始最接近于栅极14或沟槽58的底部之外)和控制栅极24是与图4c-4g所述的工艺相同的工艺，包括除去氮化硅54。然后进行注入，在平坦表面52附近形成掩埋源线20。然后如图4J所示那样形成字线接触30。
现在介绍存储单元阵列110的操作。让我们假设要读取、编程和擦除选择的存储单元112C。
读取操作
现在假设将要从如图2所示的阵列110中读取单元112C。施加于各个线的各个电压如下。选择的源线即20B保持在地。所有未选择的源线20也保持在地。给选择的位线即16B提供电压Vd。所有未选择的位线16保持在0V。给选择的字线30A提供Vg电压，如果不编程浮栅22C，则电压Vg足以使浮栅晶体管15C导通。然而，如果编程浮栅22C，则电压Vg不足以使沟道导通，其是沿着沟槽58中的侧壁与浮栅22C相邻的一部分。所有其它未选择的字线30都保持在地。最后，给选择的晶体管11C的栅极14C提供Vg电压。这个电压足以使沿着位线16和沟槽58之间的平坦表面52的沟道导通。所有其它晶体管栅极14保持在地或保持在负电压。结果是，可以看到，如果给浮栅22C充电，则其上的电压足以抵消提供给控制栅极24C和与浮栅相邻的沟道的电压Vg，即沿着沟槽58的侧壁与浮栅22C相邻的部分将不传导电荷。结果是，没有电流流过存储单元112C。另一方面，如果不编程浮栅22C，则沟道将导通，并且由于晶体管栅极14C也导通了，则存在从源线20B到位线16B的电子传导路径，并且存储单元112C将传导电流。
关于对相同行的未选择存储单元的干扰，由于所有未选择晶体管栅极14都保持在0V或保持在负电压，则那些存储单元112不导通。这样，没有电流在相同行的这些存储单元中流动。关于与存储单元112C相同列的存储单元，由于未选择的字线30B处于地，即使不编程浮栅22G，字线30B上的0V也不足以使与浮栅22G相邻的沟道导通。这样，存储单元112G和与选择的存储单元112C相同列中的其它存储单元将不传导任何电流。
编程操作
为了对所选存储单元112C进行编程，施加下列电压。所选源线20B保持在正电压，如4V。所有未选源线20保持浮置。所选位线16B保持在地或0V。所有未选位线16保持在Vdd。尽管不是必须的，即不必给未选位线16施加正电压，在栅极14上的地电压不充分的情况下，正电压将进一步抑制电流在源线和位线之间的流动。所选字线30A上升到高压，如8V。所有未选字线30保持到地或其它这种低电位。给所选栅极14C提供Vt电压。所有未选栅极线14保持在地。对于所选存储单元112C，源线20B处于4V，位线16B处于0V，并且给栅极线14C提供足以使晶体管11的沟道导通的正电压，并且控制栅极24C处于高电压以便使沟槽58中的侧壁中的沟槽导通，电子将沿着平坦表面52从位线16B横穿到源线20B。朝向沟槽56，字线30A处于高电压，它们经历了急剧的电压增加并注入到浮栅22C上。这种电子注入到浮栅22C是利用了源极侧注入或热沟道电子注入的机理，并且是本领域公知的，如在美国专利US5029130中所述的。电子被注入，直到浮栅22C被充电到它使与浮栅22C相邻的沟槽58的侧壁中的沟道关断的点为止。
相对于对相同行的存储单元112的干扰，由于未选存储单元112的栅极线14接地，因此这些存储单元112不导通。因此，没有电子在沟道中传导，并且没有被注入或编程。相对于相同列的存储单元112，未选的字线30保持在低到负电位上。在这种情况下，不足以引起平坦表面52和沟槽58的结上急剧的电压增加，以使电子注入到浮栅22上。这样，相同列的存储单元不受干扰。
擦除操作
有三种可能的擦除操作。然后每种操作将确定浮栅22是否具有在沟槽56底壁附近的尖端、或者在距离沟槽56的底壁最远的端部附近具有尖端。如在美国专利US5029130中所述的，该尖端便于电子从浮栅22的Fowler-Nordheim隧穿。
在第一实施例中，电子从存储单元112C的浮栅22C隧穿到控制栅极24和字线30A上。施加于所选存储单元112C的各个端子上的电压如下。所选源线20B保持在地电压。未选源线20处于浮置。所选位线16B保持在地电压。未选位线16保持浮置。所选字线30A上升到高电压，如16V。未选字线30保持在地电压。给所选栅极线14C提供0V。未选栅极线14保持浮置。由于控制栅极24C和浮栅22C之间的高容性耦合，并且控制栅极24C处于高电压，因此来自浮栅22C的电子被吸引到控制栅极24C，并通过Fowler-Nordheim隧穿经过距离沟槽58的底部最远的端部上的尖端，电子隧穿到控制栅极24C上。应该注意的是，利用所选字线30A上的高电压，将同时擦除相同行的所有存储单元112。
在第二擦除模式中，通过使其上存储的电子从浮栅22C隧穿到选择晶体管11C的栅极14C，擦除所选存储单元112C的浮栅22C。施加给阵列110的电压如下。给所选源线20B提供地电压，同时未选源线20保持浮置。所选位线16B保持在地，同时未选位线处于浮置。给所选字线30A提供-10伏，同时给未选字线30提供地电压。所选栅极14C设有正电压Vg，而未选栅极线14处于浮置。在这种模式中，利用控制栅极24C和浮栅22C之间的容性耦合，并利用施加于控制栅极24C的高负电压，浮栅22C上的电子被控制栅极24C排斥，并且移动靠近沟槽58的侧壁。此外，利用处于正电压的选择栅极线14C，浮栅22C上的电子被吸引到正电位，并且通过氧化物层76隧穿到选择栅极14C上。在这种模式中，只擦除了所选行30A中的存储单元112C。来自浮栅24C的电子隧穿穿过距离沟槽56的底壁最远的尖端，并穿过所选氧化物层76到达选择栅极14C上。
在第三种擦除模式中，电子从所选存储单元112C的浮栅24C隧穿氧化物层60到达所选源线20B。这样，施加于阵列110的电压如下。所选源线20B保持在4V，而未选源线20处于浮置。没有电压施加到所选位线16B或其它任何位线16。负电压如-8V施加于所选字线30A上。未选字线30具有提供给它的0V。所选栅极线14C具有施加于它的0V。未选栅极线14处于浮置。再次，由于控制栅极24C和浮栅22C之间的高容性耦合，施加于所选控制栅极24C的负电压将使电子从浮栅22C的控制栅极24C一侧向沟槽58的侧壁排斥。此外，利用施加于所选源线20B的正电压，则来自所选浮栅22C的电子被吸引，并隧穿穿过氧化物层60并进入源线20B。应该注意的是，在这种模式中，处于相同沟槽58中的浮栅22C和22D一起被同时擦除。
从前面的说明可以看出，利用第二种擦除模式，可以进行位擦除。这允许阵列110在擦除-验证-擦除-验证模式操作，由此在每个擦除操作之后，读取单元112以便确定单元112是否已经被完全擦除和没有被过擦除。这样，通过重复擦除和验证，可以在不发生过擦除的情况下擦除这个位。对于完全被擦除的那些位，擦除操作可以终止，而没有被完全擦除的其它位可以继续进行擦除。因此，可以进行一种擦除-验证-擦除顺序的新方案。
从前面的说明看出，利用阵列110，在阵列10中没有扩散接触。这样，阵列110是非接触的阵列。此外，没有场隔离区或场氧化物或浅沟槽隔离使存储单元112的行或列彼此隔离的。这允许进一步增加存储单元阵列110的密度。最后，每个存储单元112中的晶体管11的栅极14在源极侧注入的操作中起帮助作用。不提供过擦除保护。因此，如在上面关于擦除模式2所讨论的，在位级别上擦除-验证-擦除的能力允许存储阵列110在不产生过擦除条件的模式下工作。最后，利用单元阵列110和制造方法，阵列110可以制成为使得单元可以擦除到控制栅极24中，或者到晶体管栅极14或到掩埋源极20。
第二实施例
参见图6，其中示出了本发明的阵列210的第二实施例的示意图。阵列210包括设置成多个行和列的多个存储单元212。每个存储单元212包括浮栅非易失晶体管15，它具有浮栅22和控制栅极24以及第一端子16和第二端子20。多个存储单元212连接成使得相同行的存储单元212具有连接到公共字线30的它们的控制栅极24。相同列的存储单元212的第一端子16连接在一起，并且它们的第二端子20连接在一起。彼此相邻的相同列的存储单元212在一侧共享公共第一端子16，并在另一侧共享公共第二端子20。
在图6中所示的阵列210中使用的单元212的优选实施例示于图7中。单元212类似于图3A中所示的单元112，除了不存在晶体管栅极14和位线16直接邻接沟槽58之外。
阵列210中的单元212的制造方法基本上与图4A-4J中所述的方法以及图5A-5F中所述的方法相类似。
制造方法I
在第一种方法中，形成阵列210的步骤与图4A-4G中所示和所述的步骤相同。然而，之后，在沟槽区58中的结构上和顶部平坦表面52上淀积二氧化硅层76。然后进行离子注入，形成位于相邻沟槽58之间的掩埋位线16。最后，进行如图4J所示和所述的步骤，以便通过字线30接触控制栅极24。
制造方法II
在存储阵列210的第二种制造方法中，该方法采用类似于图5A所示和所述的步骤。然而，在形成开口57之后，沿着开口57的侧壁和沿着每个开口57中的顶部平坦表面52只形成二氧化硅层76。进行离子注入，并形成掩埋位线16。然后淀积覆盖开口57的二氧化硅80。从这种结构，该方法按照与图5C-5F所示和所述的步骤相同的方式继续进行。得到的结构是存储电压212的阵列210。
读取操作
阵列210的读取操作与阵列110的读取操作相类似。现在假设要读取所选存储单元212C，则施加于阵列210的电压如下。对于所选字线30A，施加电压Vg。未选字线30将具有施加给它的0V电压。对于所选源线20A，施加0V。对于所选位线16B，施加Vd电压。对于未选源线20B和所有与其相邻的源线，即所选存储单元212C的右侧，给未选源线20施加电压Vd。对于未选位线16，它也是所选存储单元212C的“右侧”，也施加电压Vd。这样，给所选位线16B的右侧的存储单元212、所有未选位线16和源线20施加电压Vd，并且都将具有相等的电压。这将不会使这些存储单元212的任何一个导通。类似地，对于所有未选位线16，如16A，和处于所选源线20A左侧的未选源线20，给其施加地电压。这样，在所选存储单元212C“左侧”的存储单元也具有施加于源极和位线的相等电压，由此不使这些存储单元的沟道导通。通过这种方式，取决于电荷是否被储存在浮栅222B上，只有选择存储单元212C具有流向其的电流。对于存储单元，例如相同列上的存储单元212G，字线30B不导通，存储单元212G也不导通。
编程操作
类似地，对于编程，用于编程单元212C而提供给阵列210的电压如下。对于所选字线30A，提供高电压，如+8V。对于所有未选字线，施加地电压。给所选源线20A提供地电压，并给所选位线16B提供正电压，如+4V。这将使所选存储单元212C导通，并利用提供给控制栅极24C的高电压，则通过源极侧注入或热沟道电子注入的机理使电子注入到浮栅上。为使对未选存储单元212上的干扰最小，所选位线16B右侧的所有未选位线16和未选源线20被提供以4V电压，这是与提供给所选位线16B相同的电压。通过这种方式，所选存储单元212C右侧的所有存储单元212将具有提供给其源线20和其位线16的相同电压，由此不使存储单元导通。类似地，对于所选存储单元212C左侧的所有存储单元212，给未选源线20施加0V，并且未选位线16再次不使这些存储单元212导通。
擦除操作
对于存储阵列210有两种擦除操作模式。在第一种操作模式中，类似于对于阵列110所述的第一种模式，给所选字线30A施加高电压，如+16V。给未选字线30提供0V。所选和未选线的所有源线20和位线16都保持在地。通过这种方式，同时擦除与所选存储单元212B相同行上的所有存储单元212。
在第二种操作模式中，相同沟槽中的成对所选存储单元被同时擦除。这样，如果存储单元212B和存储单元212C制作在相同沟槽中，则它们将被同时擦除。相同行和相同列及不同列中的所有其它存储单元都不被擦除。在这种方式中，施加于存储阵列210的电压如下。对于所选字线30A，负电压如-8V将施加于字线30A。0V或不足以从浮栅22D吸引电子的电压施加于所选或未选掩埋位线16上。对于所选源线20A，施加正电压+4V。所有其它未选源线20将具有提供给它的0V电压。这样，来自浮栅22B和22C的电子被控制栅极24上的负电压排斥，并从所选源线20A吸引到正电压，并且通过Fowler-Nordheim隧穿穿过二氧化硅层60，它们隧穿到源线20A。所有其它存储单元212将不被擦除。
第三实施例
参见图8，其中示出了本发明的浮栅非易失存储单元阵列310的第三实施例。再次，与阵列110和210的实施例相类似，实施例310是设置成多个行和列的非易失存储单元312的非隔离、非接触的阵列310。每个存储单元312，例如存储单元312A包括：第一存储晶体管15A1，它具有浮栅22A1及其相关的控制栅极24A1；第二存储晶体管15A2，它具有浮栅22A2及其相关的控制栅极22A2；以及开关晶体管11A，它具有栅极14A。开关晶体管11位于两个存储晶体管15X1和15X2之间。位于相同行中的所有存储单元312具有连接在一起的它们的控制栅极24X1和24X2。这样，控制栅极24A1连接到存储单元312A的控制栅极24A2，其连接到存储单元312B的控制栅极24B1和控制栅极24B2上等。每个存储单元312具有作为第一存储晶体管15X1的第一端的第一端子16，以及作为第二存储晶体管15X2的第二端的第二端子20。存储单元阵列310设置成使得相同列中的存储单元312具有连接在一起的相同的第一端子16，并具有连接在一起的其相同的第二端子20。此外，相邻行的存储单元312的列与相邻列的存储单元312共享公共第二端子20。这样，第二端子20A被包括存储单元312A的相同列中的存储单元列与包括存储单元312B的存储单元列所共享。类似地，包括单元312B的存储单元列的另一侧，存储单元共享第一端子16。这样，存储单元312B和该列的存储单元与存储单元312C和相同列中的存储单元共享第一端子16B。最后，相同列中的晶体管11的所有晶体管栅极14连接在一起。
参见图9A，其中示出了可以用在本发明的阵列310中的存储单元的一种形式3121。存储单元3121包括两个沟槽58A和58B。在第一沟槽58A的底壁中的是掩埋位线16。在第二沟槽58B的底壁中的是掩埋源线20。如图8中所示的，在阵列310中，源线20和位线16是相同的并且可以互换。该术语应用于给定单元，但是相对于其它单元来说是可以彼此互换的。它们可以都被称为位线。与图3A和图7中所示的实施例相类似，每个沟槽具有两个侧壁。沿着该壁一侧的是存储单元3121的浮栅62A。沿着第二沟槽58B的另一个侧壁的是存储单元312A的浮栅62B。平坦顶表面52处于两个沟槽58A和58B之间。位于平坦表面52上方的是晶体管栅极78。处于第一和第二沟槽58A和58B的每一个内的分别是控制栅极66A和66B。每个控制栅极66A和66B在衬底50的顶部平坦表面52上方的位置上连接到字线30。
参见图9B，其中示出了可用在图8所示的阵列310中的存储单元的第二种形式3122。在图9B所示的形式中，晶体管栅级314连同浮栅22a1和22a2处于沟槽58中。
参见图9C，其中示出了可以用在图8所示的阵列310中的存储单元阵列的第三种形式3123。在该形式中，第一和第二存储晶体管15X1和15X2、栅极晶体管11都位于衬底50的平坦表面52上方。不存在形成在表面52中进入衬底50的沟槽58。
有两种方法形成图9A中所示的用在阵列310中的第一种形式存储单元3121，以及有一种方法形成图9B中所示的第二种形式存储单元3122。第一种方法是以图4A-4J中所示和所述的方法为基础的。第二种方法是以图5A-5F中所示和所述的步骤为基础的。第三种方法是以实现图3B中所示实施例的方法为基础的。
制造方法I
在第一种方法中，形成沟槽58，并具有在图4A-4G所示和所述的其中的浮栅22和控制栅极24的步骤，与在形成图9A所示存储单元312时使用的步骤相同。之后，在图4G所示的结构上淀积氧化物层76，并在氧化物76上淀积形成晶体管栅极14的多晶硅78，与图4H所示的相同。但是，不要求将栅极刻蚀到分离的间隔物中；此外，不进行如图4I所示的形成在衬底50的平坦表面52中的掩埋位线16。最后，与图4J所示和所述的步骤相类似的，建立经过氧化物76到控制栅极的字线30和接触。
制壁方法II
在形成用在阵列310中的如图9A所示的存储单元3121的第二种方法中，在衬底的表面52上形成衬底50上的开口57的步骤与图5A中所示和所述的相同。然后在每个开口57中淀积二氧化硅层76。然后在二氧化硅76上淀积形成晶体管栅极14的多晶硅层78。与图5B中所示的结构不同，不进行形成掩埋位线16的注入。之后用氧化物层80覆盖多晶硅78。随后，使用除去氮化硅54和在其中形成氧化物和浮栅以及控制栅极和到控制栅极的字线30接触的步骤，如图5C-5F所示。或者，通过本领域公知的常规栅极限定光刻，可以在栅极氧化物76上的多晶硅78上构图条形氧化物“硬掩模”80。
制造方法III
在形成图9B所示的存储单元3122的方法中，步骤与实施图3B所示实施例时所示和所述的步骤相类似，除了没有用于在每个沟槽58的底壁上形成掩埋位线16的注入之外。
存储阵列310的操作如下。
读取操作
让我们假设要读取存储单元312B。此外，由于在存储单元312B中有两个存储晶体管15B1和15B2，让我们假设希望读取存储晶体管15B1的浮栅22B1的状态。在这种情况下，施加的电压如下。给源线20A提供地电压。给位线16提供电压Vd。未所选择的所有其它位线16和源线20都被提供地电压。给选择栅极晶体管线14B提供电压Vg，其足以使晶体管11B导通。所有其它未选晶体管11具有施加于它们的栅极14的0V电压，由此使晶体管11关断。因此，即使在源线20B和位线16B之间有电压差，该列中的所有存储单元312的晶体管11的栅极14关断的事实意味着在任何这些晶体管11中都没有电流的传导。给所选字线30A提供电压Vg。给未选字线30B等提供地电压，由此使这些存储晶体管15关断。
所选字线30A上的电压Vg足以使所选行中的所有存储单元312的所有存储晶体管15导通。提供给漏极16B上的电压Vd将传递到晶体管11B和存储晶体管15B2之间的虚拟源极/漏极上。由于晶体管11B的栅极是导通的，因此虚拟漏极电压将传递到晶体管11B和存储晶体管15B1之间的虚拟源极/漏极。这个电压等于Vb-Vt，其中Vb是提供给栅极14B的电压，Vt是晶体管11B的阈值电压。这个电压是固定的，并且与通过存储晶体管15B2的负载无关。晶体管11B用作内部共源-共栅(cascode)器件，使得浮栅22B2中的变化不影响源极侧单元电压。这个共源-共栅作用是固有地电流感测的，这样，流经存储晶体管15B1的电流将取决于偏置Vb和浮栅22B1的状态。
类似地，为了感测或读取存储晶体管15B2的状态，位线16B上的电压和源线20A上的电压被颠倒。流过存储单元15B2的电流由偏置Vb和浮栅22B2的状态来确定。
编程操作
再次，为了解释的目的，让我们假设要编程存储单元312B的第二存储晶体管15B2。给所选字线30A提供高正电压，如+8V，并且未选字线30保持在地。给位线16B提供+4V电压，而所有未选位线16保持在地。给晶体管11B的栅极14B提供电压Vt，足以使晶体管11B导通。给未选晶体管11的栅极14提供零伏电压。所选源极20A上的电压提供为零伏。给未选源线20的电压提供零伏电压。
在工作时，提供给所选字线30A的电压Vpp，如+8V，足以使由所选字线30A访问的相同行中所有存储单元312中的所有存储晶体管15导通。最靠近被提供了零伏电压的源线20A的存储晶体管15B1是导通的，并且将0V电压传递到所选晶体管11B的源极/漏极。由于给选择晶体管11B的栅极14提供Vt电压，因此它将导通并将控制流过晶体管11的电流。在直接位于所选栅极14B下面的顶部平坦表面52附近的沟道区中流过的电流将被吸引到浮栅22B2。由于浮栅22B2高度容性地耦合到控制栅极24B2，浮栅22B2看到高电压。这个高电压足以使所选栅极14B下面的沟道区中的电子利用源极侧注入或热沟道注入的机理，通过氧化物区60注入并到达浮栅22B2上。由于所选字线30A使相同行中的所有存储晶体管15都导通，因此源极侧注入场和电流受到选择晶体管11B的编程状态14B的控制。因此，由于未选晶体管11A、11C等保持在零伏电压，因此这些存储单元312将不被编程。
为了编程存储晶体管15B1，使位线16B和源线20A上的电压简单地颠倒。
擦除操作
与关于图3A所示的存储单元112的擦除操作的说明相类似，有三种擦除操作模式。
在第一种模式中，正的高电压，如+16V施加于选择字线30A。所选位线16B和所选源线20A保持在地。所有未选位线16和源线20处于浮置或保持在地。未选字线30保持在地。结果是，相同行30A中的所有存储单元312被同时擦除。这是通过从浮栅22的Fowler-Nordheim隧穿到其各个控制栅极24并到字线30A上的机理来实现的，如前面所述的。
在第二种模式中，给所选字线30A提供高的负电压，如-10V。给选择存储单元312B的所选晶体管11B的栅极14B提供正电压。这个正电压足以吸引在各个存储晶体管15B1和15B2的浮栅22B1和22B2上存储的电子，从而足以吸引选择存储单元312B的浮栅22B1和22B2上存储的电子，产生储存在这些浮栅上的所有电子经过Fowler-Nordheim隧穿到选择栅极14B上。给未选择的存储单元312的晶体管11的所有其它栅极14提供零伏电压。在这个模式中，电子从选择存储晶体管15B1和15B2的浮栅22的Fowler-Nordheim隧穿将隧穿到栅极14B。只有选择存储单元312B被擦除。此外，前面关于重复擦除的方法的讨论，即擦除-验证-擦除，可以用于擦除整行存储单元312，但是没有任何单独的存储单元312B过擦除。在这个模式中，与前面所述的模式相类似，每个浮栅322将具有在距离沟槽的底壁最远的端部上的尖端，以便于电子从浮栅22隧穿到选择栅极314上。
最后，在第三种模式擦除中，负电压，如-8V施加于选择字线30A。未选字线30将具有提供给它的零伏电压。给选择位线16b提供+4V。所有未选位线16和所有源线20都保持在零伏电压。在这种模式中，其浮栅共享相同沟槽的一对存储晶体管15的浮栅22被同时擦除。这样，同时擦除了存储单元312B的浮栅22B2和存储单元312C的22C1。
从前面的说明看出，本发明公开了一种紧凑的非接触、非隔离的浮栅非易失存储单元阵列、及其制造方法和各种操作模式。

Claims (62)

1、一种非易失存储单元阵列，包括：
半导体衬底；
形成在所述衬底中的多个非易失存储单元，其设置成多个行和列；
每个存储单元包括：
在所述衬底中的第一端子和第二端子，其间具有沟道，所述沟道具有第一部分和第二部分；
晶体管栅极，其与所述衬底绝缘，并设置成控制所述沟道的所述第一部分中的电流传导；
浮栅，其与所述衬底绝缘，并设置成控制所述沟道的所述第二部分中的电流传导；
控制栅极，容性地耦合到所述浮栅；
多个掩埋位线，基本上彼此平行地设置在所述衬底中；
每个掩埋位线电连接到在相同列上设置的存储单元的第一端子；其中相同行的相邻存储单元共享公共掩埋位线；
基本上彼此平行地设置在所述衬底中的多个掩埋源线；每个掩埋源线电连接到在相同列中设置的存储单元的第二端子；其中相同行中的相邻存储单元共享公共掩埋源线；
基本上彼此平行地设置的多个栅极线，每个栅极线电连接到相同列中设置的存储单元的晶体管栅极上；和
基本上彼此平行地设置的多个字线，每个字线电连接到相同行中设置的存储单元的控制栅极。
2、根据权利要求1所述的阵列，其中所述沟道的所述第一部分与所述第一端子相邻，并且所述沟道的所述第二部分邻近所述沟道的所述第一部分和所述第二端子并位于其间，并且其中所述掩埋位线位于相同行中彼此相邻的单元的相邻晶体管栅极之间；和其中所述掩埋源线位于相同行中彼此相邻的单元的相邻浮栅之间。
3、根据权利要求2所述的阵列，还包括：
在所述衬底中基本上彼此平行的多个沟槽；每个沟槽具有第一侧壁、第二侧壁和底壁；
沿着沟槽的所述底壁的每个掩埋源线；
其中相同列中的第一存储单元的浮栅位于与所述第一侧壁绝缘的相同沟槽中，并且与所述第一存储单元相邻的在相同列中的第二存储单元的浮栅位于与所述第二侧壁绝缘的所述相同沟槽中。
4、根据权利要求3所述的阵列，其中相同行中的相邻存储单元共享公共控制栅极，并且其中所述公共控制栅极位于与所述浮栅绝缘的所述沟槽中。
5、根据权利要求4所述的阵列，其中所述多个沟槽彼此隔开，并具有在每对相邻沟槽之间的所述衬底上基本平坦的表面；
其中存储单元的晶体管栅极与平坦表面绝缘并与平坦表面间隔开，并且每个晶体管栅极与沟槽相邻。
6、根据权利要求5所述的阵列，其中每个所述掩埋位线沿着所述平坦表面处于所述衬底中，并位于一对晶体管栅极之间。
7、根据权利要求2所述的阵列，还包括：
在所述衬底中基本上彼此平行的多个沟槽；每个沟槽具有第一侧壁、第二侧壁和底壁；
沿着沟槽的所述底壁的每个掩埋位线；
其中相同列中的第一存储单元的晶体管栅极位于与所述第一侧壁绝缘的相同沟槽中，并且与所述第一存储单元相邻的相同列中第二存储单元的晶体管栅极位于与所述第二侧壁绝缘的所述相同沟槽中。
8、根据权利要求7所述的阵列，其中相同行中的相邻存储单元共享公共晶体管栅极，并且其中所述公共晶体管栅极位于与所述第一和第二侧壁绝缘的所述沟槽中。
9、根据权利要求8所述的阵列，其中所述多个沟槽彼此间隔开，并且具有在每对相邻沟槽之间的所述衬底上基本平坦的表面；
其中存储单元的浮栅与平坦表面绝缘并与其间隔开，并且每个浮栅与沟槽相邻。
10、根据权利要求9所述的阵列，其中每个所述掩埋源线沿着所述平坦表面位于所述衬底中并位于一对浮栅之间。
11、一种擦除阵列中的所选非易失存储单元的方法，其中所述阵列具有：形成在半导体衬底中的多个非易失存储单元，这些非易失存储单元设置成多个行和列；在所述衬底中基本上彼此平行的多个沟槽；每个沟槽具有侧壁和底壁；其中每个存储单元包括：在所述衬底中的第一端子和第二端子，其间具有沟道，所述沟道具有第一部分和第二部分；晶体管栅极，其与所述衬底绝缘并设置成控制所述沟道的所述第一部分中的电流传导；沟槽中的浮栅，其与所述衬底绝缘，并设置成沿着所述沟槽的所述侧壁，控制所述沟道的所述第二部分中的电流传导；相同沟槽中的控制栅极，容性地耦合到所述浮栅；多个掩埋位线，它们基本上彼此平行地设置在所述衬底中；每个掩埋位线电连接到在相同列中设置的存储单元的第一端子；其中相同行的相邻存储单元共享公共掩埋位线；基本上彼此平行地设置在所述衬底中的多个掩埋源线；每个掩埋源线电连接到在相同列中设置的存储单元的第二端子，每个第二端子处在沟槽底壁中的衬底中；其中相同行中的相邻存储单元共享公共掩埋源线；基本上彼此平行地设置的多个栅极线，每个栅极线电连接到在相同列中设置的存储单元的晶体管栅极上；和基本上彼此平行地设置的多个字线，每个字线电连接到在相同行中设置的存储单元的控制栅极，所述方法包括：
给连接到所述所选存储单元的控制栅极的字线施加第一正电压；
给连接到所述所选存储单元的晶体管栅极的栅极线施加第二电压；
给连接到所述所选存储单元的第一端子的掩埋位线施加第三电压；
给连接到所述所选存储单元的第二端子的掩埋源线施加第四电压；
其中所述第一正电压比所述第二电压、第三电压或第四电压更正；
由此来自所述所选存储单元的所述浮栅的电子隧穿到所述所选存储单元的所述控制栅极，由此擦除浮栅。
12、根据权利要求11的方法，其中所述第二电压、第三电压和第四电压都是地。
13、根据权利要求12的方法，还包括：
给没有连接到所选存储单元的控制栅极的字线施加地电压。
14、一种擦除阵列中的所选非易失存储单元的方法，其中所述阵列具有：形成在半导体衬底中的多个非易失存储单元，这些非易失存储单元设置成多个行和列；在所述衬底中基本上彼此平行的多个沟槽；每个沟槽具有侧壁和底壁；其中每个存储单元包括：在所述衬底中的第一端子和第二端子，其间具有沟道，所述沟道具有第一部分和第二部分；晶体管栅极，其与所述衬底绝缘并设置成控制所述沟道的所述第一部分中的电流传导；沟槽中的浮栅，其与所述衬底绝缘，并设置成沿着所述沟槽的所述侧壁控制所述沟道的所述第二部分中的电流传导；相同沟槽中的控制栅极，容性地耦合到所述浮栅；多个掩埋位线，基本上彼此平行地设置在所述衬底中；每个掩埋位线电连接到在相同列上设置的存储单元的第一端子；其中相同行的相邻存储单元共享公共掩埋位线；彼此平行地设置在所述衬底中的多个掩埋源线；每个掩埋源线电连接到在相同列中设置的存储单元的第二端子，每个第二端子处于沟槽底壁中的衬底中；其中相同行中的相邻存储单元共享公共掩埋源线；基本上彼此平行地设置的多个栅极线，每个栅极线电连接到在相同列中设置的存储单元的晶体管栅极上；和基本上彼此平行地设置的多个字线，每个字线电连接到在相同行中设置的存储单元的控制栅极，所述方法包括：
给连接到所选存储单元的控制栅极的字线施加负电压；
给连接到所选存储单元的晶体管栅极的栅极线施加正电压；
给连接到所选存储单元的第一端子的掩埋位线施加第一电压；
给连接到所选存储单元的第二端子的掩埋源线施加第二电压；
由此来自所述浮栅的电子隧穿到所述晶体管栅极，由此擦除该浮栅。
15、根据权利要求14的方法，其中所述第一和第二电压是地。
16、根据权利要求14的方法，还包括读取所述所选存储单元，和在擦除所选存储单元的情况中，给连接到所选存储单元的晶体管栅极的所述栅极线施加非正电压。
17、根据权利要求16的方法，其中所述所选存储单元被重复擦除和读取，其中施加于连接到所选存储单元的晶体管栅极的栅极线的电压用于控制擦除循环的停止。
18、一种擦除阵列中的所选非易失存储单元的方法，其中所述阵列具有：形成在半导体衬底中的多个非易失存储单元，这些非易失存储单元设置成多个行和列；在所述衬底中基本上彼此平行的多个沟槽；每个沟槽具有侧壁和底壁；其中每个存储单元包括：在所述衬底中的第一端子和第二端子，其间具有沟道，所述沟道具有第一部分和第二部分；晶体管栅极，其与所述衬底绝缘并设置成控制所述沟道的所述第一部分中的电流传导；沟槽中的浮栅，其与所述衬底绝缘，并设置成沿着所述沟槽的所述侧壁控制所述沟道的所述第二部分中的电流传导；相同沟槽中的控制栅极，容性地耦合到所述浮栅；多个掩埋位线，它们基本上彼此平行地设置在所述衬底中；每个掩埋位线电连接到在相同列上设置的存储单元的第一端子；其中相同行的相邻存储单元共享公共掩埋位线；基本上彼此平行地设置在所述衬底中的多个掩埋源线；每个掩埋源线电连接到在相同列中设置的存储单元的第二端子，每个第二端子处于沟槽底壁中的衬底中；其中相同行中的相邻存储单元共享公共掩埋源线；基本上彼此平行地设置的多个栅极线，每个栅极线电连接到在相同列中设置的存储单元的晶体管栅极上；和基本上彼此平行地设置的多个字线，每个字线电连接到在相同行中设置的存储单元的控制栅极，所述方法包括：
给连接到所选存储单元的控制栅极的字线施加负电压；
给连接到所选存储单元的晶体管栅极的栅极线施加第一电压；
给连接到所选存储单元的第二端子的掩埋源线施加正电压；
由此来自所述浮栅的电子隧穿到所述源线，由此擦除该浮栅。
19、根据权利要求18的方法，其中所述第一电压是地。
20、根据权利要求19的方法，还包括给未连接到所选存储单元的控制栅极的字线施加地电压。
21、根据权利要求18的方法，其中所述方法擦除了一对相邻设置的存储单元，其中每个存储单元具有在公共沟槽中的浮栅并具有公共源线。
22、一种在第一导电类型的半导体衬底中制造非隔离的非易失存储单元阵列的方法，包括：
在所述衬底中在第一方向上形成多个间隔开的沟槽，每个沟槽具有第一侧壁、第二侧壁和底壁；
沿着衬底中的每个沟槽的底壁形成第二导电类型的第一端子；
每个沟槽中沿着第一和第二侧壁形成一对浮栅，每个浮栅分别与第一和第二侧壁间隔开；
在每个沟槽中形成控制栅极；每个控制栅极与沟槽中的浮栅绝缘并容性地耦合到浮栅上，并沿着沟槽底壁与第一端子绝缘；
沿着基本垂直于所述第一方向的第二方向对所述衬底进行构图，在每个沟槽中形成多个间隔开的绝缘区，并在所述第一方向上形成彼此绝缘的多个浮栅；
形成多个间隔开的、基本上平行的晶体管栅极，每个晶体管栅极在所述第一方向延伸并与衬底间隔开和绝缘，并且在每对沟槽之间的区域中与沟槽相邻地设置；
在衬底中形成在所述第一方向上延伸的第二导电类型的第二端子，在每对沟槽之间的区域中的每对晶体管栅极之间；和
在相同的第二方向上形成到达每个控制栅极的电接触。
23、一种在第一导电类型的半导体衬底中制造非隔离的非易失存储单元阵列的方法，包括：
在所述衬底上在第一方向上形成多个间隔开的基本上平行的掩蔽区，其中未掩模区形成在每对相邻掩模区之间的所述衬底上；
在每个未掩蔽区中形成一对间隔开的、在所述第一方向延伸的基本上彼此平行的晶体管栅极，每个晶体管栅极与掩蔽区相邻，并与衬底间隔开并绝缘；
在每个未掩蔽区中的每对晶体管栅极之间，形成在所述第一方向延伸的、在所述衬底中的第二导电类型的第一端子；
除去所述掩蔽区；
在每对相邻的未掩蔽区之间，在所述衬底中形成以所述第一方向延伸的沟槽区；每个沟槽具有第一侧壁、第二侧壁和底壁；
沿着每个沟槽的底壁，在所述衬底中形成在所述第一方向延伸的第二导电类型的第二端子；
在每个沟槽中分别沿着第一和第二侧壁形成一对浮栅，每个浮栅与其相应的侧壁间隔开；
在每个沟槽中形成控制栅极；每个控制栅极与沟槽中的浮栅间隔开并容性地耦合到浮栅上，并沿着每个沟槽底壁与第二端子绝缘；
沿着基本上垂直于所述第一方向的第二方向对每个沟槽进行构图，并在每个沟槽中形成多个间隔开的绝缘区；和
形成到达在相同的第二方向上设置的每个控制栅极的电接触。
24、一种非易失存储单元阵列，包括：
半导体衬底；
形成在所述衬底中的多个非易失存储单元，其设置成多个行和列；
每个存储单元包括：
在所述衬底中的第一端子和第二端子，其间具有沟道；
在所述衬底中在列方向延伸的沟槽，所述沟槽具有侧壁和底壁；
在所述沟槽中的浮栅，其与所述侧壁绝缘并设置成控制所述沟道中的电流传导；
所述沟槽中的控制栅极，容性地耦合到所述浮栅；
在所述衬底中沿着所述沟槽的底壁的所述第一端子；
在所述衬底中并与所述沟槽相邻的所述第二端子；
多个掩埋位线，基本上彼此平行地设置在衬底中；
每个掩埋位线电连接到在相同列上设置的存储单元的第二端子；其中相同行的相邻存储单元共享公共掩埋位线；
彼此平行地设置在所述衬底中的多个掩埋源线；每个掩埋源线电连接到在相同列中设置的存储单元的第一端子；其中相同行中的相邻存储单元共享公共掩埋源线；
基本上彼此平行地设置的多个字线，每个字线电连接到在相同行设置中的存储单元的控制栅极。
25、根据权利要求24的阵列，其中所述掩埋位线位于在相同行中彼此相邻的单元的相邻沟槽之间；并且其中所述掩埋源线位于相同行中的彼此相邻的单元的相邻浮栅之间。
26、根据权利要求25的阵列，还包括：
每个沟槽具有第一侧壁、第二侧壁和底壁；
其中相同列中的第一存储单元的浮栅设置在相同沟槽中并与所述第一侧壁绝缘，与所述第一存储单元相邻的相同列中的第二存储单元的浮栅设置在所述相同沟槽中并与所述第二侧壁绝缘。
27、根据权利要求26的阵列，其中相同行中的相邻存储单元共享公共控制栅极，并且其中所述公共控制栅极位于所述沟槽中并与所述浮栅绝缘。
28、一种双向非易失存储单元阵列，包括：
半导体衬底；
形成在所述衬底中并设置成多个行和列的多个非易失存储单元；
每个存储单元包括：
在所述衬底中的第一端子和第二端子，其间具有沟道，所述沟道具有第一部分、第二部分和第三部分；
晶体管栅极，其与所述衬底绝缘并设置成控制所述沟道的所述第二部分中的电流传导；
第一浮栅，与所述衬底绝缘并设置成控制所述沟道的所述第一部分中的电流传导；
第二浮栅，与所述衬底绝缘并设置成控制所述沟槽的所述第三部分中的电流传导；
所述第二部分位于所述第一部分和所述第三部分之间；
第一控制栅极，容性地耦合到第一浮栅；
第二控制栅极，容性地耦合到第二浮栅；
多个掩埋位线，基本上彼此平行地设置在衬底中，并设置成连接相同列中的存储单元；
每个第一多个掩埋位线电连接到在相同列上设置的存储单元的第一端子；其中相同行的相邻存储单元共享公共第一端子；
每个第二多个掩埋位线电连接到在相同列上设置的存储单元的第二端子，其中相同行的相邻存储单元共享公共第二端子；
基本上彼此平行地设置的多个栅极线，每个栅极线电连接到在相同列中设置的存储单元的晶体管栅极上；和
基本上彼此平行地设置的多个字线，每个字线电连接到在相同行中设置的每个存储单元的第一和第二控制栅极上。
29、根据权利要求28的阵列，还包括：
在所述衬底中基本上彼此平行的多个间隔开的沟槽；每个沟槽具有第一侧壁、第二侧壁和底壁，并且具有在每个相邻沟槽之间的所述衬底的平坦部分；
沿着沟槽的所述底壁的每个所述第一和第二掩埋位线；
其中相同列中的第一存储单元的第一浮栅位于与所述第一侧壁绝缘的相同沟槽中，并且与所述第一存储单元相邻的相同列中的第二存储单元的第一浮栅位于与所述第二侧壁绝缘的所述相同沟槽中。
30、根据权利要求29的阵列，其中到一侧的相同行中的相邻存储单元共享公共第一控制栅极，并且所述公共第一控制栅极位于与所述浮栅绝缘的所述沟槽中。
31、根据权利要求30的阵列，其中到另一侧的相同行中的相邻存储单元共享公共第二控制栅极，并且所述公共第二控制栅极位于与所述浮栅绝缘的所述沟槽中。
32、根据权利要求29的阵列，其中所述多个沟槽彼此间隔开，并且具有在每对相邻沟槽之间的所述衬底上基本上平坦的表面；其中存储单元的晶体管栅极与平坦表面绝缘并与其间隔开。
33、根据权利要求28的阵列，还包括：
在所述衬底中基本上彼此平行的多个间隔开的沟槽；每个沟槽具有第一侧壁、第二侧壁和底壁，并具有每个相邻沟槽之间所述衬底的平坦部分；
每个第一和第二掩埋位线沿着每个相邻沟槽之间的所述衬底的所述平坦部分；
其中相同列中的第一存储单元的第一浮栅与位于第一掩埋位线和到一侧的沟槽之间的所述衬底的所述平坦部分间隔开，并且与所述第一存储单元相邻的相同列中第二存储单元的第一浮栅与位于第二掩埋位线和到另一侧的沟槽之间的所述衬底的所述平坦部分间隔开。
34、根据权利要求33的阵列，其中存储单元的晶体管栅极位于于与第一和第二侧壁间隔开的沟槽中。
35、根据权利要求34的阵列，其中到一侧的相同行中的相邻存储单元共享公共第一控制栅极，并且其中所述公共第一控制栅极容性地耦合到所述第一和第二存储单元的所述第一浮栅上。
36、根据权利要求35的阵列，其中到另一侧的相同行中的相邻存储单元共享公共第二控制栅极，并且其中所述公共第二控制栅极容性地耦合到所述第一和第二存储单元的所述第二浮栅上。
37、一种擦除双向非易失存储单元阵列中的所选非易失存储单元的方法，该双向非易失存储单元阵列形成在半导体衬底中，具有：形成在所述衬底中的多个非易失存储单元，其设置成多个行和列；在所述衬底中基本上彼此平行的多个间隔开的沟槽；每个沟槽具有第一侧壁、第二侧壁和底壁，并且具有每个相邻沟槽之间的所述衬底的平坦部分；每个存储单元包括：在所述衬底中的第一端子和第二端子，其间具有沟道，所述沟道具有第一部分、第二部分和第三部分；所述第一部分沿着第一沟槽的第一侧壁，所述第三部分沿着第二沟槽的第二侧壁，并且所述第二部分沿着所述第一和第二沟槽之间的所述平坦部分；晶体管栅极，与所述衬底的所述平坦部分绝缘，并设置成控制所述沟道的所述第二部分中的电流传导；与所述衬底绝缘的第一浮栅，设置成控制所述沟道的所述第一部分中的电流传导；与所述衬底绝缘的第二浮栅，设置成控制所述沟道的所述第三部分中的电流传导；容性地耦合到第一浮栅的第一控制栅极；容性地耦合到第二浮栅的第二控制栅极；多个掩埋位线，基本上彼此平行地设置在所述衬底中，并设置成连接相同列中的存储单元；每个第一掩埋位线电连接到在相同列中设置的存储单元的第一端子；其中相同行中的相邻存储单元共享公共第一端子；所述第一端子沿着所述第一沟槽的底壁；每个第二掩埋位线电连接到在相同列中设置的存储单元的第二端子，其中相同行中的相邻存储单元共享公共第二端子；所述第二端子沿着所述第二沟槽的底壁；基本上彼此平行地设置的多个栅极线，每个栅极线电连接到在相同列中设置的存储单元的晶体管栅极上；和基本上彼此平行地设置的多个字线，每个字线电连接到在相同行中设置的每个存储单元的第一和第二控制栅极；其中相同列中的第一存储单元的第一浮栅位于与所述第一侧壁绝缘的相同沟槽中，与所述第一存储单元相邻的相同列中的第二存储单元的第一浮栅位于与所述第二侧壁绝缘的所述相同沟槽中；所述方法包括：
给连接到所选存储单元的第一和第二控制栅极的字线施加第一正电压；
给连接到所选存储单元的晶体管栅极的栅极线施加第二电压；
给连接到所选存储单元的第一端子的第一掩埋源线施加第三电压；
给连接到所选存储单元的第二端子的第二掩埋位线施加第四电压；
其中所述第一正电压比所述第二电压、第三电压或第四电压更正；
由此电子从所述所选存储单元的所述第一和第二浮栅分别隧穿到所述所选存储单元的所述第一和第二控制栅极，由此擦除该浮栅。
38、根据权利要求37的方法，其中所述第二电压、第三电压和第四电压都是地。
39、根据权利要求38的方法，还包括：
给没有连接到所选存储单元的第一和第二控制栅极的字线施加地电压。
40、一种擦除双向非易失存储单元阵列中的所选非易失存储单元的方法，其中所述阵列形成在半导体衬底中，具有：形成在所述衬底中的多个非易失存储单元，其设置成多个行和列；在所述衬底中基本上彼此平行的多个间隔开的沟槽；每个沟槽具有第一侧壁、第二侧壁和底壁，并且具有每个相邻沟槽之间的所述衬底的平坦部分；每个存储单元包括：在所述衬底中的第一端子和第二端子，其间具有沟道，所述沟道具有第一部分、第二部分和第三部分；所述第一部分沿着第一沟槽的第一侧壁，所述第三部分沿着第二沟槽的第二侧壁，并且所述第二部分沿着所述第一和第二沟槽之间的所述平坦部分；晶体管栅极，其与所述衬底的所述平坦部分绝缘，并设置成控制所述沟道的所述第二部分中的电流传导；与所述衬底绝缘的第一浮栅，设置成控制所述沟道的所述第一部分中的电流传导；与所述衬底绝缘的第二浮栅，设置成控制所述沟道的所述第三部分中的电流传导；容性地耦合到第一浮栅的第一控制栅极；容性地耦合到第二浮栅的第二控制栅极；多个掩埋位线，基本上彼此平行地设置在所述衬底中，并设置成连接相同列中的存储单元；每个第一掩埋位线电连接到在相同列上设置的存储单元的第一端子；其中相同行中的相邻存储单元共享公共第一端子；所述第一端子沿着所述第一沟槽的底壁；每个第二掩埋位线电连接到在相同列中设置的存储单元的第二端子，其中相同行中的相邻存储单元共享公共第二端子；所述第二端子沿着所述第二沟槽的底壁；基本上彼此平行地设置的多个栅极线，每个栅极线电连接到在相同列中设置的存储单元的晶体管栅极上；和基本上彼此平行地设置的多个字线，每个字线电连接到在相同行中设置的每个存储单元的第一和第二控制栅极；其中相同列中的第一存储单元的第一浮栅位于与所述第一侧壁绝缘的相同沟槽中，与所述第一存储单元相邻的相同列中的第二存储单元的第一浮栅位于与所述第二侧壁绝缘的所述相同沟槽中；所述方法包括：
给连接到所选存储单元的第一和第二控制栅极的字线施加负电压；
给连接到所选存储单元的晶体管栅极的栅极线施加正电压；
给连接到所选存储单元的第一端子的第一掩埋源线施加第一电压；
给连接到所选存储单元的第二端子的第二掩埋位线施加第二电压；
由此电子从所述第一和第二浮栅隧穿到所述晶体管栅极，由此擦除该浮栅。
41、根据权利要求40的方法，其中所述第一和第二电压是地。
42、根据权利要求40的方法，还包括：在擦除所选存储单元的情况中，读取所述所选存储单元，并且给连接到所选存储单元的晶体管栅极的所述栅极线施加非正电压。
43、根据权利要求42的方法，其中所述所选存储单元重复地被擦除和读取，并且施加于连接到所选存储单元的晶体管栅极的栅极线的电压用于控制擦除循环的停止。
44、一种擦除双向非易失存储单元阵列中的所选非易失存储单元的方法，其中所述阵列形成在半导体衬底中，具有：形成在所述衬底中的多个非易失存储单元，其设置成多个行和列；在所述衬底中基本上彼此平行的多个间隔开的沟槽；每个沟槽具有第一侧壁、第二侧壁和底壁，并且具有每个相邻沟槽之间所述衬底的平坦部分；每个存储单元包括：在所述衬底中的第一端子和第二端子，其间具有沟道，所述沟道具有第一部分、第二部分和第三部分；所述第一部分沿着第一沟槽的第一侧壁，所述第三部分沿着第二沟槽的第二侧壁，并且所述第二部分沿着所述第一和第二沟槽之间的所述平坦部分；晶体管栅极，其与所述衬底的所述平坦部分绝缘，并设置成控制所述沟道的所述第二部分中的电流传导；与所述衬底绝缘的第一浮栅，设置成控制所述沟道的所述第一部分中的电流传导；与所述衬底绝缘的第二浮栅，设置成控制所述沟道的所述第三部分中的电流传导；容性地耦合到第一浮栅的第一控制栅极；容性地耦合到第二浮栅的第二控制栅极；多个掩埋位线，基本上彼此平行地设置在所述衬底中，并设置成连接相同列中的存储单元；每个第一掩埋位线电连接到在相同列中设置的存储单元的第一端子；其中相同行的相邻存储单元共享公共第一端子；所述第一端子沿着所述第一沟槽的底壁；每个第二掩埋位线电连接到在相同列中设置的存储单元的第二端子，其中相同行中的相邻存储单元共享公共第二端子；所述第二端子沿着所述第二沟槽的底壁；基本上彼此平行地设置的多个栅极线，每个栅极线电连接到在相同列中设置的存储单元的晶体管栅极上；和基本上彼此平行地设置的多个字线，每个字线电连接到在相同行中设置的每个存储单元的第一和第二控制栅极；其中相同列中的第一存储单元的第一浮栅位于与所述第一侧壁绝缘的相同沟槽中，与所述第一存储单元相邻的相同列中的第二存储单元的第一浮栅位于与所述第二侧壁绝缘的所述相同沟槽中；所述方法包括：
给连接到所选存储单元的第一和第二控制栅极的字线施加负电压；
给连接到所选存储单元的晶体管栅极的栅极线施加第一电压；
给连接到所选存储单元的第二端子的第二掩埋位线施加正电压；
由此电子从所述第二浮栅隧穿到所述第二掩埋位线，由此擦除第二浮栅。
45、根据权利要求44的方法，其中所述第一电压是地。
46、根据权利要求45的方法，还包括给未连接到所选存储单元的控制栅极的字线施加地电压。
47、根据权利要求44的方法，还包括：
给连接到所选存储单元的第一端子的第一掩埋位线施加正电压；
由此电子从所述第一浮栅隧穿到所述第一掩埋位线，由此擦除第一浮栅。
48、一种读取双向非易失存储单元阵列中的所选非易失存储单元的方法，其中所述阵列形成在半导体衬底中，具有：形成在所述衬底中的多个非易失存储单元，其设置成多个行和列；每个存储单元包括：在所述衬底中的第一端子和第二端子，其间具有沟道，所述沟道具有第一部分、第二部分和第三部分；晶体管栅极，其与所述衬底绝缘并设置成控制所述沟道的所述第二部分中的电流传导；与所述衬底绝缘的第一浮栅，设置成控制所述沟道的所述第一部分中的电流传导；与所述衬底绝缘的第二浮栅，设置成控制所述沟道的所述第三部分中的电流传导；所述第二部分位于所述第一部分和所述第三部分之间；容性地耦合到第一浮栅的第一控制栅极；容性地耦合到第二浮栅的第二控制栅极；多个掩埋位线，基本上彼此平行地设置在所述衬底中，并设置成连接相同列中的存储单元；每个第一掩埋位线电连接到在相同列上设置的存储单元的第一端子；其中相同行的相邻存储单元共享公共第一端子；每个第二掩埋位线电连接到在相同列中设置的存储单元的第二端子上，其中相同行中的相邻存储单元共享公共第二端子；基本上彼此平行地设置的多个栅极线，每个栅极线电连接到在相同列中设置的存储单元的晶体管栅极上；和基本上彼此平行地设置的多个字线，每个字线电连接到在相同行中设置的每个存储单元的第一和第二控制栅极；所述方法包括：
给连接所选存储单元的第二端子的第二掩埋位线施加第一正电压；
给连接到所选存储单元的第一和第二控制栅极的字线施加第二正电压，足以使所选存储单元的所述沟道的所述第一和第三部分导通，而与第一和第二浮栅上储存的电荷无关；
给所选存储单元的晶体管栅极施加第三正电压；
由此流过沟道的第一部分的电流是所选存储单元的第一浮栅上储存的电荷和等于所述第三正电压减去所选存储单元的沟道的第二部分的阈值上的电压降的电压的函数。
49、根据权利要求48的方法，其中给所述阵列的未选列中的存储单元提供不足以使沟道的第二部分导通的第四电压。
50、根据权利要求49的方法，其中给所述阵列的未选行中的存储单元提供不足以使沟道的第一和第二部分导通的第五电压。
51、一种双向非易失存储单元阵列中的所选非易失存储单元的编程方法，其中所述阵列形成在半导体衬底中，具有：形成在所述衬底中的多个非易失存储单元，其设置成多个行和列；在所述衬底中基本上彼此平行的多个间隔开的沟槽；每个沟槽具有第一侧壁、第二侧壁和底壁，并且具有每个相邻沟槽之间所述衬底的平坦部分；每个存储单元包括：在所述衬底中的第一端子和第二端子，其间具有沟道，所述沟道具有第一部分、第二部分和第三部分；所述第一部分沿着第一沟槽的第一侧壁，所述第三部分沿着第二沟槽的第二侧壁，并且所述第二部分沿着所述第一和第二沟槽之间的所述平坦部分；晶体管栅极，其与所述衬底的所述平坦部分绝缘，并设置成控制所述沟道的所述第二部分中的电流传导；与所述衬底绝缘的第一浮栅，设置成控制所述沟道的所述第一部分中的电流传导；与所述衬底绝缘的第二浮栅，设置成控制所述沟道的所述第三部分中的电流传导；容性地耦合到第一浮栅的第一控制栅极；容性地耦合到第二浮栅的第二控制栅极；多个掩埋位线，基本上彼此平行地设置在所述衬底中，并设置成连接相同列中的存储单元；每个第一掩埋位线电连接到在相同列上设置的存储单元的第一端子；其中相同行中相邻存储单元共享公共第一端子；所述第一端子沿着所述第一沟槽的底壁；每个第二掩埋位线电连接到在相同列中设置的存储单元的第二端子，其中相同行中的相邻存储单元共享公共第二端子；所述第二端子沿着所述第二沟槽的底壁；基本上彼此平行地设置的多个栅极线，每个栅极线电连接到在相同列中设置的存储单元的晶体管栅极上；和基本上彼此平行地设置的多个字线，每个字线电连接到在相同行中设置的每个存储单元的第一和第二控制栅极；其中相同列中的第一存储单元的第一浮栅位于与所述第一侧壁绝缘的相同沟槽中，与所述第一存储单元相邻的相同列中的第二存储单元的第一浮栅位于与所述第二侧壁绝缘的所述相同沟槽中；所述方法包括：
给连接到所选存储单元的第一端子的第一掩埋位线施加第一电压；
给连接到所选存储单元的第二端子的第二掩埋位线施加比所述第一电压更正的第二电压；
给连接所选存储单元的第一和第二控制栅极的字线施加第三正电压；所述第三正电压足以使所选存储单元的沟道的第一和第三部分导通，而与其上储存的电荷量无关；和
给连接到所选存储单元的晶体管栅极的栅极线施加第四正电压；所述第四正电压足以使沟道的第二部分导通；
由此电荷从所述第一端子注入到所选存储单元的第二浮栅上，从而对所述第二浮栅进行编程。
52、根据权利要求51的方法，其中所述第四正电压用于控制从所述第一端子注入到所述第二浮栅上的电荷量。
53、根据权利要求51的方法，其中所述第一电压是地。
54、根据权利要求51的方法，还包括：
给未连接到所选存储单元的晶体管栅极的栅极线施加第五电压；所述第五电压不足以使未选中存储单元的所述沟道的第二部分导通。
55、根据权利要求54的方法，其中所述第五电压是地。
56、根据权利要求54的方法，还包括：
给未连接到所选存储单元的控制栅极的字线施加第六电压；所述第六电压不足以使未选存储单元的沟道的第一和第三部分导通。
57、根据权利要求56方法，其中所述第六电压是地。
58、根据权利要求54的方法，还包括：
给未连接到所选存储单元的掩埋位线施加第七电压；所述第七电压是所述第六电压的数量级。
59、根据权利要求58的方法，其中所述第七电压是地。
60、一种在第一导电类型的半导体衬底中制造非隔离的非易失存储单元阵列的方法，包括：
在所述衬底中在第一方向上形成多个间隔开的沟槽，每个沟槽具有第一侧壁、第二侧壁和底壁；
在衬底中沿着每个沟槽的底壁形成第二导电类型的第一端子；
沿着每个沟槽中的第一和第二侧壁形成一对浮栅，每个浮栅分别与第一和第二侧壁间隔开；
在每个沟槽中形成控制栅极；每个控制栅极与沟槽中的浮栅绝缘并容性地耦合到浮栅上，并沿着沟槽的底壁与第二端子绝缘；
沿着基本上垂直于所述第一方向的第二方向对所述衬底进行构图，并在每个沟槽中形成多个间隔开的绝缘区，和形成彼此绝缘的在所述第一方向上的多个浮栅；
形成多个间隔开的、基本上平行的晶体管栅极，每个晶体管栅极在所述第一方向延伸并间隔开，并与衬底绝缘，而且设置成与每对沟槽之间的区域中的沟槽相邻；和
在相同的第二方向上形成到达每个控制栅极的电接触。
61、一种在第一导电类型的半导体衬底中制造非隔离的非易失存储单元阵列的方法，包括：
在所述衬底上在第一方向上形成多个间隔开的基本上平行的掩蔽区，其中未掩蔽区形成在每对相邻掩蔽区之间的所述衬底上；
在每个未掩蔽区中形成在所述第一方向延伸的基本上彼此平行的一对间隔开的晶体管栅极，每个晶体管栅极与掩蔽区相邻、间隔开并与衬底绝缘；
除去所述掩蔽区；
在每对相邻的未掩蔽区之间，在所述衬底中形成在所述第一方向上延伸的沟槽区；每个沟槽具有第一侧壁、第二侧壁和底壁；
沿着每个沟槽的底壁，在所述衬底中形成在所述第一方向上延伸的第二导电类型的第一端子；
在每个沟槽中形成分别沿着第一和第二侧壁形成一对浮栅，每个浮栅与其相应的侧壁间隔开；
在每个沟槽中形成控制栅极；每个控制栅极与沟槽中的浮栅绝缘并容性地耦合到浮栅，并沿着每个沟槽的底壁与第二端子绝缘；
沿着基本上垂直于所述第一方向的第二方向对每个沟槽进行构图，并在每个沟槽中形成多个间隔开的绝缘区；和
形成到达在相同的第二方向设置的每个控制栅极的电接触。
62、一种在第一导电类型的半导体衬底中制造非隔离的非易失存储单元阵列的方法，包括：
在所述衬底上在第一方向上形成多个间隔开的基本上平行的掩蔽区，其中未掩蔽区形成在每对相邻掩蔽区之间的所述衬底上；
在所述衬底中形成多个掩埋位线，每个掩埋位线位于每个未掩蔽区中，并基本上彼此平行地在所述第一方向延伸；
形成多个浮栅，每个浮栅与所述未掩蔽区中的每个掩埋位线绝缘；每个浮栅基本上彼此平行地在所述第一方向延伸；
形成多个控制栅极，每个控制栅极在所述未掩蔽区中与每个浮栅绝缘并容性地耦合到其上；每个控制栅极基本上彼此平行地在所述第一方向延伸；
除去所述掩蔽区；
在每对相邻未掩摸区之间，在所述衬底中形成沿着所述第一方向延伸的沟槽区；每个沟槽区具有侧壁和底壁；
在每个沟槽中形成栅电极；每个栅电极与每个沟道的所述侧壁和所述底壁绝缘；每个栅电极基本上彼此平行地在所述第一方向延伸；
沿着基本上垂直于所述第一方向的第二方向对每个控制栅极进行构图，从而切通所述控制栅极和浮栅，在每个第一方向上形成多个间隔开的绝缘区；和
形成到达在相同的第二方向上设置的每个控制栅极的电接触。
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