CN1670961A - 自对准分离栅与非型快闪存储器及制造工艺 - Google Patents

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Abstract

本发明涉及一种自对准分离栅与非型快闪存储器及制造工艺。其中在衬底的有源区中自对准分离栅单元的行形成在位线扩散区与共源扩散区之间。每个单元具有：控制栅和浮栅，它们彼此叠置并且自对准；以及擦除和选择栅，它们与叠置的栅分离并与之自对准，并且在每行两端具有部分交迭位线扩散区和源扩散区的选择栅。擦除栅下面的沟道区被重掺杂，从而减小位线扩散区与源扩散区之间的沟道的电阻，并且浮栅以一方式被其它栅围绕，该方式提供从其它栅到浮栅的显著增强的高电压耦合。存储单元比现有技术的单元显著减小，并且阵列被偏置从而其中所有存储单元能够被同时擦除而编程是位选择的。

Description

自对准分离栅与非型快闪存储器及制造工艺
技术领域
本发明总地涉及半导体存储器件，具体涉及自对准分离栅NAND快闪存储器及其制造工艺。
背景技术
目前非易失性存储器有几种可用的形式，包括电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、及快闪EEPROM。快闪存储器已经广泛用于诸如存储卡、个人数字助理(PDA)、蜂窝电话和MP3播放器的装置中的高容量数据存储。这些应用要求具有更小单元尺寸和更小制造成本的高密度存储器。
NOR(或非)型叠栅(stack-gate)快闪存储单元通常具有位线接触、源区、浮栅、及控制栅，其中控制栅位于浮栅正上方。这些单元的相对尺寸使它们不能用在很高密度数据存储应用中。
在具有一系列在位线和源线之间串联连接的只有一个位线接触的叠栅快闪存储单元的NAND(与非)快闪存储器阵列中，单元尺寸较小。这样的阵列在图1中示出，并且美国专利4,959,812和5,050,125对之作了非常详细的描述。在这个阵列中，叠栅存储单元21在位线22和源线23之间串联连接。单元在N型或P型硅的衬底26中的P阱24中形成。每个单元具有由导电材料例如多晶硅制成的浮栅27、以及由导电材料例如多晶硅或多晶硅金属硅化物(polycide)制成的控制栅28。控制栅位于浮栅上方并与之垂直对齐。
阵列中包括两个选择栅29、31，一个接近位线接触32，一个接近源扩散区23。在叠栅之间及叠栅和选择栅之间的衬底中形成扩散区33，从而作为存储单元中的晶体管的源区和漏区。位线扩散区22、源扩散区23、及扩散区33用N型掺杂剂掺杂。
为擦除存储单元，约20伏的正电压施加于P阱和控制栅之间，其引起电子从浮栅隧穿到浮栅下的沟道区。浮栅因此变为带正电，并且叠栅单元的阈值电压变为负的。
为编程存储单元，控制栅被偏压到相对于P阱约正20伏的电平。当电子从沟道区隧穿到浮栅时，浮栅被充负电，并且叠栅单元的阈值电压变为正的。通过改变叠栅单元的阈值电压，当零电压在读操作期间施加到控制栅时，叠栅单元下的沟道可以处于非导通态(逻辑“0”)或导通状态(逻辑“1”)。
然而，随着制造工艺向更小的几何尺寸例如几十纳米发展时，难以在保持小单元尺寸并符合严格的可靠性要求(例如10年的数据保持及1,000,000次循环操作)的同时，获得足以用于编程和擦除操作的高电压耦合率(high-voltage coupling ratio)。
发明内容
本发明的一般目的是提供一种新的并且改进了的半导体器件及其制造工艺。
本发明的另一个目的是提供一种克服了现有技术的限制和缺点的上述特征的半导体器件和工艺。
根据本发明，通过提供一种自对准分离栅NAND快闪存储单元阵列及制造工艺实现这些和其它目的，其中自对准分离栅单元的行形成在衬底的有源区中的位线扩散区与共源扩散区之间。每个单元具有：控制栅和浮栅，它们叠置并且彼此自对准；以及擦除和选择栅，它们与叠置的栅分离并与之自对准，并且每行的两端处的选择栅部分交迭位线扩散区和源扩散区(diffusion)。擦除栅下面的沟道区被重掺杂，从而减小位线扩散区与源扩散区之间的沟道的电阻，并且浮栅被其它栅以一方式围绕，该方式提供从其它栅到浮栅的显著增强的高电压耦合。阵列被偏置，从而其中所有存储单元能够被同时擦除，而编程是位选择的。
在本发明的一具体实施方式中，编程路径从选择栅和浮栅之间的离栅沟道区(off-gate channel region)延伸到浮栅，并且高电压从控制栅、从擦除栅和从浮栅下面的沟道区耦合到所述浮栅。
附图说明
图1是现有技术的带有一系列叠栅快闪存储单元的NAND快闪存储阵列的剖视图；
图2是体现本发明的自对准分离栅NAND快闪存储单元阵列的一实施例的剖视图，其沿图3中的线2-2截取；
图3是图2的实施例的俯视图；
图4A至4H是示意性剖视图，示出根据本发明的NAND快闪存储单元阵列的制造工艺的实施例中的步骤；
图5A至5D是如图2的实施例所示的小存储阵列的电路图，示出用于擦除、编程和读操作的示例性偏置条件；
图6是体现本发明的自对准分离栅NAND快闪存储单元阵列的另一实施例的剖视图，其沿图7中线6-6截取；
图7是图6实施例的俯视图；
图8A至8E是示意性剖视图，示出根据本发明的NAND快闪存储单元阵列的制造工艺的实施例中的步骤；
图9A至9B是如图6的实施例所示的小存储阵列的电路图，示出用于擦除、编程和读操作的示例性偏置条件。
具体实施方式
如图2和图3所示，存储器包括分离栅NAND快闪存储单元36的阵列，每个单元具有浮栅37和控制栅38，控制栅位于浮栅上方并与浮栅垂直对齐。
浮栅较薄，并由导电材料例如多晶硅或非晶硅制成，优选厚度为约100到1000。通常为热氧化物的薄的栅绝缘体40位于浮栅与下面的衬底之间。
与浮栅相比，控制栅在水平尺寸上更窄，在垂直尺寸上更厚，且浮栅的边缘部分横向延伸超出控制栅的边缘部分。控制栅由导电材料例如掺杂多晶硅或多晶硅金属硅化物制成，并且每个控制栅通过电介质膜42与其下的浮栅绝缘。该电介质膜可以是纯氧化物、或氧化物、氮化物和氧化物的组合(ONO)，并且在本优选实施例中，它由两层氧化物中间的一层氮化物组成。
擦除栅43和选择栅44交替设置在叠栅单元36之间，并且附加的选择栅44a、44b靠近组的端部处的单元。这些栅由导电材料例如掺杂多晶硅或多晶硅金属硅化物制成，并且与相邻的控制栅和浮栅自对准并平行，厚的电介质膜47将它们与相邻的控制栅分隔开并且薄的隧道氧化物48将它们与浮栅隔开。电介质膜和隧道氧化物二者可以是纯的热氧化物、或热氧化物、CVD氧化物及CVD氮化物的组合。
扩散区49、位线扩散区50、及共源扩散区51在衬底41的上部中的P型阱52中形成，并且用N型材料掺杂。扩散区49位于擦除栅43的正下方，并且位线扩散区50在阵列的一端被选择栅44a部分交迭。共源扩散区51在阵列的另一端被选择栅44b部分交迭，并由单元的此阵列与单元的另一阵列(未示出)共享。
擦除栅43和选择栅44通过栅氧化物53与扩散区和衬底分隔开，并且选择栅44a、44b通过栅氧化物54与衬底分隔开。氧化物层53和54可以是纯的热氧化物、或热氧化物及CVD氧化物的组合。
在本实施例中，擦除路径(erase path)经过隧道氧化物48在浮栅的侧壁(side wall)39与相邻的擦除栅43和选择栅44、44a、44b之间形成。
如图3所示，隔离区56在单元的行之间形成，并且控制栅38横跨浮栅37和隔离区。擦除栅43和选择栅44、44a、44b与控制栅平行。位线57与这些栅垂直，并且横跨位线接触、各行中的栅、及共源区。
擦除栅下面的N+扩散区49显著减小位线扩散区50与共源扩散区51之间的沟道区的电阻。结果，由于沿沟道的非常小的电压降，位线与共源电压能够通到被选择的单元。这允许结构的长度和每行中单元的数量比没有N+扩散区的器件中的大很多，例如32个单元对16个单元。
图2和图3的存储单元阵列可以通过图4A至4H所示的工艺制造。在此工艺中，氧化物层58在单晶硅衬底上热生长至约70到150厚，该衬底被显示为包括其中形成有P型阱52的P型衬底41。可选择地，如果需要，可以在P型衬底中形成N型阱，这种情况中P型阱在N型阱中形成。
多晶硅或非晶硅(poly-1)导电层59在热氧化物上沉积至约100到1000厚，并且在硅上形成电介质层61(多晶硅间电介质(inter-polydielectric))。此硅优选地用磷、砷或硼掺杂到约1017到1020/cm3的水平，并随后被蚀刻从而形成浮栅37。掺杂可以在沉积硅期间原位进行，或者通过直接进入到硅中或经过其上的电介质61的离子注入来进行。
多晶硅间电介质可以是纯的氧化物、或者氧化物、氮化物和氧化物的组合(ONO)，并且在示出的实施例中，它由具有约30到100的厚度的下部氧化物层、具有约60到300的厚度的中间氮化物层、及具有约30到100的厚度的上部氧化物层构成。
第二层多晶硅62(poly-2)沉积在电介质膜61上，并且随后被蚀刻从而形成控制栅38。此层具有约1500至3500的厚度，并且用磷、砷或硼掺杂到约1020到1021/cm3的水平。
具有约300至1000的厚度的CVD氧化物或氮化物层63被沉积在poly-2层上，并且用作掩模从而防止poly-2材料在随后的干蚀刻步骤中被蚀刻掉。
光刻掩模65形成在层63之上从而限定控制栅，并且该层和poly-2层的未被遮蔽的部分被各向异性地蚀刻掉，只留下poly-2的形成控制栅38的部分，如图4B所示。
然后剥离光致抗蚀剂，并且在控制栅的侧壁上热生长氧化物47至约200到700厚，如图4C所示。
使用氧化物47作为掩模，多晶硅间电介质61的暴露部分和poly-1层59的之下的部分被各向异性地蚀刻掉，从而形成浮栅37，在各栅之间的衬底表面上只留下氧化物58的薄层。
形成光刻掩模66从而在每隔一对叠栅存储单元36之间限定扩散区49，如图4D所示。然后通过离子注入，使用掺杂剂例如P31或As75，在这些栅之间的衬底中形成扩散区49。
离子注入之后，光致抗蚀剂被剥离，并且进行另一热氧化，其形成隧道氧化物48、热氧化物53、及栅氧化物54，如图4E所示。于是，隧道氧化物48形成为约100到250厚，栅氧化物54形成为约100到300厚。
为改进氧化物膜的品质并减小浮栅与选择栅和擦除栅之间的干扰(disturbance)，可以在热氧化之前或之后沉积约50到200的薄CVD氧化物。
作为这些工艺步骤的结果，每个控制栅与其下的浮栅自对准，控制栅比浮栅窄，并且浮栅的边缘部分横向延伸超出控制栅的边缘部分。
热氧化之后，在整个晶片之上沉积导电层(poly-3)64，如图4E所示。此层通常是掺杂多晶硅或多晶硅金属硅化物，并且其被沉积为约1500到4000厚。
然后poly-3层被各向异性蚀刻，只保留形成擦除栅43和选择栅44a、44b、44的部分，如图4F所示。通过以这种方式形成，擦除栅和选择栅与控制栅自对准并平行。
如图4G所示，N型掺杂剂例如P31或As75被注入到P阱52中从而形成位线扩散区50和共源扩散区51，P阱52的在选择栅44下面的部分72用作这些栅的沟道。
此后，玻璃材料例如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)在整个晶片上沉积，然后被蚀刻从而形成用于位线接触46的井。最后，金属层沉积在玻璃之上并被构图从而形成位线57和位线接触46。
可以参照图5A到5D描述存储单元阵列的操作和使用，其中邻接阵列的各端子示出用于擦除(ERS)、编程(PGM)和读(RD)操作的偏置电压。在图5A到5C的例子中，被选择的存储单元是位于位线BLn与控制栅CG1交叉点处的C1n。在图5D的例子中，被选择的单元是位于位线BLn与控制栅CG2交叉点处的C2n。为易于定位，圈上被选择的单元。在PGM和RD操作期间，阵列中的所有其它存储单元未被选择。
在擦除操作期间，对于阵列中的所有单元，电子被强制从浮栅同时隧穿到相邻的擦除栅和选择栅，留下带正电的浮栅。当穿过隧道氧化物的电场大于约107V/cm时，Fowler-Nordheim(福勒-诺德汉)隧道效应变得明显，并且有足够能量的电子能够从阴极电极(浮栅)隧穿到阳极电极(擦除栅和选择栅)。
可以使用两种偏置条件之一完成擦除。在第一种擦除模式中，存储单元的控制栅被偏置在-7到-12伏，选择栅SG0到SG16和擦除栅EG0到EG15被偏置在3到7伏，并且位线和共源浮置。在第二种模式中，控制栅被偏置在0伏，选择栅SG0到SG16和擦除栅EG0到EG15被偏置在9到12伏，P阱52被偏置在0伏，并且位线和共源浮置。
在这些偏置条件下，控制栅与选择栅或擦除栅之间的大部分电压差体现在围绕浮栅侧壁的隧道氧化物上。这引发Fowler-Nordheim隧道效应，对于阵列中的所有单元，电子从浮栅隧穿到相邻的选择栅和擦除栅。随着浮栅更多地带正电，存储单元的阈值电压变低，该阈值电压优选在-2到-5伏的范围内。当控制栅被偏置在0伏时，这导致浮栅下面的沟道中的反型层。因此，在擦除操作之后，存储单元进入导通状态(逻辑“1”)。在未被选择的阵列中，控制栅和擦除栅被偏置在0伏，并且在擦除操作期间没有Fowler-Nordheim隧道效应。
在图5A所示的编程模式中，被选择的存储单元C1n的控制栅CG1被偏置在15到18伏的水平；5至8伏施加到选择栅SG0到SG15；0伏施加到擦除栅EG0到EG15及选择栅SG16；位线BLn保持在0伏；并且共源CS被偏置在0伏。在这些偏置条件下，大部分施加的电压体现在浮栅下面的栅氧化物上，这引起Fowler-Nordheim隧道效应，电子从沟道区迁移到浮栅。在编程操作的最后，浮栅带负电，并且存储单元的阈值电压变高，该阈值电压优选在1至3伏的范围内。因此，在读操作期间，当控制栅被偏置在0伏时，存储单元被截止。编程操作之后，存储单元进入非导通状态(逻辑“0”)。
在与被选择的单元C1n共享相同的控制栅CG1的未被选择的存储单元C1(n-1)和C1(n+1)中，位线(BLn-1和BLn+1)被偏置在5至8伏，并且控制栅被偏置在15至18伏。这在这些单元中引起可以忽略的Fowler-Nordheim隧道效应，并且浮栅电荷保持不变。在其它未被选择的存储单元C0n和C2n中，位线BLn保持在0伏，并且控制栅(CG0和CG2)被施加6至9伏。这也使Fowler-Nordheim隧道效应最小化，并且这些单元中浮栅上的电荷也不变。
在图5B中说明编程模式的另一组偏置条件。在这个例子中，被选择的存储单元C1n在控制栅CG1上用10到13伏偏置，0至3伏施加到选择栅SG0到SG15；0伏或-5伏被施加到擦除栅EG0到EG15；-5伏被施加到选择栅5G16、位线BLn和P阱52；并且共源CS被偏置在0伏。在单元以这种方式被偏置的情况下，大部分施加的电压体现在浮栅下面的栅氧化物上。这引起Fowler-Nordheim隧道效应，电子从沟道区迁移到浮栅。
图5C示出用于利用热电子注入的编程模式的一组偏置条件。该偏置条件用于具有奇数编号的控制栅例如CG1、CG3、CG5上的被选择的存储单元。对于图5C中被选择的单元C1n，10至12伏施加到控制栅CG1；4至8伏施加到选择栅SG0和SG2到SG16；0伏施加到擦除栅EG0到EG15；4至8伏施加到被选择的位线BLn；7至9伏施加到与被选择的单元相同的位线方向上的其它存储单元(例如C0n、C2n、和C31n)的控制栅上；并且未被选择的位线(例如BLn-1和BLn+1)和共源CS保持在0伏。施加到紧邻被选择的单元(在本例中为C1n)的选择栅(在本例中为SG1)的电压可以被偏置在1至2伏的范围。在这些偏置条件下，单元和选择晶体管被导通。
共源CS和位线BLn之间的大部分电压体现在选择栅SG1和被选择的单元C1n的浮栅之间的中间沟道区(mid-channel region)上，导致在该区域内的高横向电场。另外，由于浮栅自位线BLn和控制栅CG1耦合到高电压，所以在选择栅与浮栅的分离点附近建立起强垂直电场。当在编程操作期间电子从共源流向位线时，一些沟道电子被横向电场加速，并且一些热电子足够“热”以至于超出沟道与氧化物之间的能垒高度(约3.1eV)，并且由于浮栅氧化物中的垂直电场这些电子被注入到浮栅中并被聚集在浮栅上。注入点靠近选择栅与浮栅的分离点。
在编程操作的最后，浮栅带负电，并且存储单元的阈值电压变高，该阈值电压优选在1至3伏的范围内。因此，在读操作期间当控制栅被偏置在0伏时，存储单元被截止。编程操作之后，存储单元进入非导通状态(逻辑“0”)。
在与被选择的单元C1n共享相同的控制栅的未被选择的存储单元C1(n-1)和C1(n+1)中，位线(BLn-1和BLn+1)被偏置在0伏；选择栅SG1处于1至2伏；并且控制栅CG1在10至12伏。位线与共源之间的横向电压降是0伏，并且在单元C1(n-1)和C1(n+1)中没有中间沟道热载流子注入。在被选择的位线中的未被选择的存储单元例如C0n、C2n中，没有热电子注入，因为电子从相邻的擦除栅沟道(在EG0和EG1下面)流至单元沟道。单元C31n在位线BLn和选择栅SG16上用4至8伏偏置，并且7至9伏被施加到控制栅CG31，这使中间沟道热载流子注入最小化，并且浮栅电荷没有改变。
在读模式中，被选择的存储单元C1n的控制栅CG1和共源CS被偏置到0伏；1至3伏被施加到位线BLn；并且Vcc和0伏分别施加到选择栅(SG0到SG16)和擦除栅(EG0到EG15)。位线方向上的未被选择的存储单元例如C0n和C2n通过对它们的控制栅施加5至8伏而被导通。当该存储单元被擦除时，因为被选择的单元的沟道被导通，所以读操作显示导通状态。在相同位线方向的其它单元和选择晶体管中也是这样。因此，读出放大器返回逻辑“1”。当存储单元被编程时，因为被选择的单元的沟道被截止，所以读显示出非导通状态，并且因此读出放大器返回逻辑“0”。在未被选择的存储单元C1(n-1)和C1(n+1)中，位线(BLn-1和BLn+1)与共源CS均被偏置在0伏，并且在位线与共源节点之间没有电流。
图5D说明用于利用热电子注入的编程模式的另一组偏置条件。该偏置条件用于具有偶数编号的控制栅例如CG0、CG2、CG4上的被选择的存储单元。此图与图5C的偏置条件之间的主要区别在于，在编程模式中位线电压与共源电压被交换。对于图5D中被选择的单元C2n，10至12伏被施加到控制栅CG2；4至8伏施加到选择栅SG0和SG2到SG16；0伏施加到擦除栅EG0到EG15及所选择的位线BLn；4至8伏施加到共源CS；7至9伏施加到与被选择的单元相同的位线方向上的其它存储单元(例如C0n、C1n、和C31n)的控制栅；并且未被选择的位线(例如BLn-1和BLn+1)被偏置在3伏。在这些条件下，单元和选择晶体管被导通，并且施加到邻近被选择的单元的选择栅(在本例中为SG1)的电压可以被偏置在1至2伏的范围内。
共源CS和位线BLn之间的大部分电压体现在选择栅SG1和被选择的单元C2n的浮栅之间的中间沟道区上，导致该区域内的高的横向电场。另外，由于浮栅自位线BLn和控制栅CG2耦合到高电压，所以在选择栅与浮栅的分离点附近建立起强垂直电场。当编程期间电子从位线流向共源时，一些沟道电子被横向电场加速，并且一些热电子足够“热”以至于超出沟道与氧化物之间的能垒高度(约3.1eV)，并且这些电子将被浮栅氧化物中的垂直电场注入到浮栅中并被聚集在浮栅上。注入点靠近选择栅与浮栅的分离点。
在编程操作的最后，浮栅带负电，并且存储单元的阈值电压变高，该阈值电压优选在1至3伏的范围内。因此，在读操作期间当控制栅被偏置在0伏时，存储单元被截止。编程操作之后，存储单元进入非导通状态(逻辑“0”)。
用于与被选择的单元C2n共享相同的控制栅的未被选择的存储单元C2(n-1)和C2(n+1)的位线(BLn-1和BLn+1)被偏置在3伏，选择栅SG1在1至2伏，并且控制栅CG2在10至12伏。因此，选择晶体管S1(n-1)和S1(n+1)被截止，并且在单元C2(n-1)和C2(n+1)中没有中间沟道热载流子注入。在被选择的位线中的未被选择的存储单元例如C0n、C1n和C31n中，没有热载流子注入。在单元C1n和C31n中，电子从相邻的擦除栅沟道(在EG0和EG15下面)流至单元沟道，并且没有中间沟道热电子注入。单元C0n在共源栅CS和选择栅SG0上用4至8伏偏置，并且7至9伏被施加到控制栅CG0，这使中间沟道热载流子注入最小化，并且浮栅电荷没有改变。
在读模式中，图5D中的偏置条件与图5C中的相同。被选择的存储单元C2n的控制栅和源保持在0伏；1至3伏被施加到位线；并且Vcc和0伏分别施加到选择栅(SG0到SG16)和擦除栅(EG0到EG15)。位线方向上的未被选择的存储单元例如C0n和C1n通过对它们的控制栅施加5至8伏而被导通。当存储单元被擦除时，因为被选择的单元的沟道被导通，所以读操作显示出导通状态，并且相同位线方向上的其它单元和选择晶体管也是这样。因此，读出放大器返回逻辑“1”。当存储单元被编程时，因为被选择的单元的沟道被截止，所以读显示出非导通状态，并且因此读出放大器返回逻辑“0”。在未被选择的存储单元C2(n-1)和C2(n+1)中，位线与共源节点均被偏置在0伏，并且在位线与共源节点之间没有电流。
图6至图7的实施例与图2至图3的实施例基本相同，除本实施例中浮栅37厚得多并且没有相对锐利的圆形边缘之外。控制栅38横跨浮栅37和它们之间的隔离区56。擦除栅43和选择栅44、44a、44b在垂直于行并平行于控制栅的方向上延伸。位线57垂直于擦除、选择和控制栅，并且横跨阵列的每行中的位线接触46、擦除栅、选择栅、及控制栅38。擦除路径从浮栅经隧道氧化物40至下面的沟道区延伸。
在图8A至图8E中示出图6至图7的实施例的优选制造工艺。在此工艺中，氧化物层40在单晶硅衬底上热生长至约60到120厚，该衬底在所示实施例中为其中形成有P型阱52的P型衬底41的形式。可选择地，如果需要，可以在P型衬底中形成N型阱，这种情况中P型阱将在N型阱中形成。
多晶硅或非晶硅(poly-1)导电层62在热氧化物上沉积至约300到1500厚，并且在该硅上形成多晶硅间电介质层42。此硅优选地用磷、砷或硼掺杂到约1017到1020/cm3的水平。掺杂可以在沉积硅期间原位进行，或者通过直接进入到硅中或经过其上的电介质42的离子注入进行。多晶硅间电介质可以是纯的氧化物、或者氧化物、氮化物和氧化物的组合(ONO)，并且在示出的实施例中，它由具有约30到100的厚度的下部氧化物层、具有约60到200的厚度的中间氮化物层、及具有约30到100的厚度的上部氧化物层构成。
多晶硅第二层63(poly-2)沉积在电介质膜42上。此层具有约1500到3500的厚度，并且用磷、砷或硼掺杂到约1020到1021/cm3的水平。具有约300至1000的厚度的CVD氧化物或氮化物层66被沉积在poly-2层上，并且作为掩模从而防止poly-2材料在随后的干蚀刻步骤中被蚀刻掉。
光刻掩模67形成在层66之上从而限定控制栅，并且该层和poly-2层63的未被遮蔽的部分被各向异性地蚀刻掉，只留下poly-2的形成控制栅38的部分。然后，多晶硅间电介质42的暴露部分和poly-1层62的之下的部分被各向异性地蚀刻掉，从而形成浮栅37，如图8B所示。然后，通过离子注入，使用掺杂剂例如P31或As75，在叠栅之间的衬底中形成扩散区49。
离子注入之后，在控制栅和浮栅的侧壁上形成电介质47，并且在整个晶片之上沉积导电(poly-3)层59，如图8C所示。该电介质可以是纯的氧化物、或者氧化物、氮化物和氧化物的组合(ONO)，并且在示出的实施例中，它由具有约30到100的厚度的下部氧化物层、具有约60到300的厚度的中间氮化物层、及具有约30到100的厚度的上部氧化物层构成。该poly-3层通常是掺杂的多晶硅或多晶硅金属硅化物，并且被沉积至约1500到3000厚。
然后，该poly-3层被各向异性蚀刻，从而形成擦除栅43及选择栅44、44a、44b，如图8D所示。通过以这种方式形成，擦除栅和选择栅与控制栅自对准并平行。N型掺杂剂例如P31或As75被注入到P阱52中，从而形成位线扩散区50和共源扩散区51。
此后，玻璃材料60例如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)在整个晶片上沉积，然后被蚀刻从而形成用于位线接触46的开口，如图8E所示。最后，金属层沉积在玻璃之上并被构图，从而形成位线57和位线接触46。
图6至图7的实施例的操作与图2至图3的实施例的操作基本相似，图9A至9B中邻接阵列的各端子示出用于擦除(ERS)、编程(PGM)和读(RD)操作的示例性偏置电压。在此例子中，再次选择存储单元C1n。此单元位于控制栅CG1与位线BLn的交叉点，并且为了易于定位而被圈上。阵列中所有其它的存储单元未被选择。
在擦除操作期间，电子被强制从浮栅隧穿到其下面的沟道区，在浮栅中留下正离子。当穿过隧道氧化物的电场大于10mV/cm时，Fowler-Nordheim隧道效应变得明显，并且有足够能量的电子能够从浮栅隧穿到沟道区。
由于控制栅、擦除栅和选择栅围绕浮栅或阴极电极，所以从控制栅、擦除栅和选择栅耦合到浮栅的高电压被再次充分增强，并且Fowler-Nordheim隧道效应所需的电压被大大减小。增强的耦合也使得可以在仍然保持充分电子隧穿的同时使用更厚的隧道氧化物。
可以使用两种偏置条件之一进行擦除。在第一种擦除模式(ERS1)中，控制栅被偏置在约-11到-18伏的水平，选择栅SG0到SG16和擦除栅EG0到EG15被偏置在-6到-13伏，并且位线、共源和P阱被偏置在0伏。在第二种擦除模式(ERS2)中，控制栅、擦除栅和选择栅被偏置在0伏，位线和共源浮置，并且P阱被偏置在10至13伏。
在这些偏置条件下，施加于控制栅与选择栅之间的大部分电压体现在浮栅下面的隧道氧化物上。这引发Fowler-Nordheim隧道效应，电子从浮栅隧穿到下面的沟道区。随着浮栅更多地带正电，存储单元的阈值电压变低，在本实施例中该阈值电压优选为约-2到-5伏。当控制栅被偏置在0伏时，这导致浮栅下面的沟道中的反型层。因此，在擦除操作之后，存储单元进入导通状态(逻辑“1”)。
在未被选择的存储单元中，控制栅、擦除栅和选择栅被偏置在0伏，所以在擦除操作期间这些单元中没有Fowler-Nordheim隧道效应。
在用于具有奇数编号的控制栅例如CG1、CG3、CG5上的被选择的存储单元的编程操作期间，被选择的存储单元C1n的控制栅被偏置到9至11伏的水平，4至8伏施加到选择栅SG0和SG2到SG16，0伏施加到擦除栅EG0到EG15，7至11伏施加到与被选择的单元相同的位线方向上的其它存储单元(例如C0n和C2n)的控制栅上，共源和P阱保持在0伏，并且4至8伏被施加到位线。通过施加7至11伏到控制栅并施加4至8伏到选择栅，单元和选择晶体管被导通。施加到刚好在被选择的单元前的选择栅(本例中的SG1和C1n)上的电压可以在低压侧，优选约1至2伏。
在这些偏置条件下，共源和位线之间的大部分电压体现在选择栅SG1和被选择的单元C1n的浮栅之间的中间沟道区上，导致该区域中的高电场。另外，由于浮栅从共源节点(即控制栅CG1和选择栅SG2)被耦合到高电压，所以在中间沟道区与浮栅之间的氧化物上建立起强垂直电场。当在编程操作期间电子从位线流至共源时，它们被中间沟道区上的电场加速，并且其中一些变热。一些热电子被垂直电场加速，这导致它们克服氧化物的能垒(约3.1eV)并注入到浮栅中。
在编程操作的最后，浮栅带负电，并且存储单元的阈值电压变高，该阈值电压优选为约2至4伏。因此，在读操作期间当控制栅被偏置在0伏时，存储单元被截止。编程操作之后，存储单元进入非导通状态(逻辑“0”)。
用于与被选择的单元C1n共享相同的控制栅的未被选择的存储单元C2(n-1)和C2(n+1)的位线被偏置在3伏，选择栅SG1在1至2伏，并且控制栅在9至11伏。因此，选择晶体管S1(n-1)和S1(n+1)被截止，并且在单元C1(n-1)和C1(n+1)中没有中间沟道热载流子注入。在被选择位线中的未被选择的存储单元例如C0n、C2n和C31n中，没有热载流子注入。在单元C0n和C2n中，电子从相邻的擦除栅沟道(在EG0和EG1下面)流至单元沟道，并且没有中间沟道热电子注入。单元C31n用加到位线BLn和选择栅SG16上的4至8伏偏置，并且用加到控制栅CG31的7至9伏偏置，这使中间沟道热载流子注入最小化，并且浮栅电荷没有改变。
在读模式中，被选择的存储单元C1n的控制栅被偏置在0至1.5伏，共源被偏置到0伏，1至3伏被施加到位线，Vcc施加到选择栅SG0到SG16并且0伏施加到擦除栅EG0到EG15。位线方向上的未被选择的存储单元例如C0n和C2n通过对它们的控制栅施加5至9伏而被导通。当存储单元被擦除时，因为被选择的单元的沟道被导通，所以读显示导通状态，并且在相同位线方向上的其它单元和选择晶体管也被导通。因此，读出放大器返回逻辑“1”。当存储单元被编程时，因为被选择的单元的沟道被截止，所以读显示非导通状态，并且因此读出放大器返回逻辑“0”。在未被选择的存储单元C1(n-1)和C1(n+1)中，位线与共源节点都被偏置在0伏，并且在位线与共源节点之间没有电流。
图9B示出用于具有偶数编号的控制栅例如CG0、CG2、CG4上的被选择的存储单元的偏置条件。图9A与图9B中示出的偏置条件的主要区别在于，在编程模式中位线电压与共源电压被交换。对于图9B中被选择的单元C2n，9至11伏施加到控制栅CG2；4至8伏施加到选择栅SG0和SG2到SG16；0伏施加到擦除栅EG0到EG15及被选择的位线BLn；4至8伏施加到共源CS；7至11伏施加到与被选择的单元相同的位线方向上的其它存储单元(例如C0n、C1n、和C31n)的控制栅；并且未被选择的位线(例如BLn-1和BLn+1)被偏置在3伏。在这些电压下，单元和选择晶体管被导通。施加到邻近被选择的单元(本例中为C2n)的选择栅(在本例中为SG1)的电压可以被偏置到约1至2伏。
在这些偏置条件下，共源CS和位线BLn之间的大部分电压体现在选择栅SG1和被选择的单元C2n的浮栅之间的中间沟道区上，导致该区域中的高横向电场。另外，由于浮栅从位线BLn和控制栅CG2被耦合到高电压，所以在选择栅与浮栅的分离点附近建立起强垂直电场。当在编程期间电子从位线流至共源时，一些沟道电子被横向电场加速，并且一些热电子足够“热”以至于超出沟道与氧化物之间的电子能垒高度(约3.1eV)，并且这些电子由于浮栅氧化物中的垂直电场被注入到浮栅中并被聚集在浮栅上。注入点靠近选择栅与浮栅的分离点。
在编程操作的最后，浮栅带负电，并且存储单元的阈值电压变高，该阈值电压优选在1至3伏的范围内。因此，在读操作期间当控制栅被偏置在0伏时，存储单元被截止。编程操作之后，存储单元进入非导通状态(逻辑“0”)。
对于与被选择的单元C2n共享相同的控制栅的未被选择的存储单元C2(n-1)和C2(n+1)，位线(BLn-1和BLn+1)被偏置在3伏；选择栅SG1在1至2伏；并且控制栅CG2在9至11伏。因此，选择晶体管S1(n-1)和S1(n+1)被截止，并且在单元C2(n-1)和C2(n+1)中没有中间沟道热载流子注入。在被选择的位线中的未被选择的存储单元例如C0n、C1n和C31n中，没有热载流子注入。电子从邻近单元C1n和C31n的擦除栅沟道(在EG0和EG15下面)流向单元沟道；并且因此没有中间沟道热电子注入。单元C0n在共源CS和选择栅SG0上用4至8伏偏置，并且在控制栅CG0上用7至11伏偏置，这使中间沟道热载流子注入最小化，并且浮栅电荷没有改变。
在读模式中，图9A和图9B中示出的偏置条件相同。被选择的存储单元C2n的控制栅和源偏置到0至1.5伏；1至3伏被施加到位线；并且Vcc和0伏分别施加到选择栅(SG0到SG16)和擦除栅(EG0到EG15)。在位线方向的未被选择的存储单元例如C0n和C1n通过对它们的控制栅施加5至9伏而被导通。当存储单元被擦除时，因为被选择的单元的沟道被导通，所以读操作显示出导通状态。对相同位线方向上的其它单元和选择晶体管也是这样。因此，读出放大器返回逻辑“1”。当存储单元被编程时，因为被选择的单元的沟道被截止，所以读显示出非导通状态，并且因此读出放大器返回逻辑“0”。在未被选择的存储单元C2(n-1)和C2(n+1)中，位线与共源节点被偏置在0伏，并且在位线与共源节点之间没有电流。
本发明有很多重要特征和优点。本发明提供了一种自对准分离栅NAND快闪存储单元阵列，其比迄今提供的存储器结构具有显著减小的单元尺寸和更大的单元密度。每个单元中的控制栅和浮栅是叠置的并且彼此自对准，并且擦除栅和选择栅与叠栅分离但自对准。位线扩散区与共源区之间的沟道区的电阻通过擦除栅下面的扩散区被显著减小，这允许结构的长度和每行中单元的数量比不具有这样的扩散区的器件中的大很多。另外，控制栅、选择栅和擦除栅以一方式围绕浮栅，该方式在编程和擦除操作期间为高电压耦合提供了相对大的栅间电容。
从前述显见，本发明提供了一种新的且改进了的自对准分离栅NAND快闪存储器及制造工艺。尽管只对特定优选实施例作了详细描述，然而本领域的技术人员显然会理解，在不偏离本发明的由所附权利要求所限定的范围的情况下，可以做出特定改变和修改。

Claims (32)

1.一种NAND快闪存储单元阵列，包括：
具有有源区的衬底，
向所述有源区的相对的两侧彼此分隔开的位线扩散区和源区，
在所述位线扩散区和源区之间排列成行的多个垂直叠置的浮栅和控制栅对，所述控制栅位于所述浮栅上方并与所述浮栅对齐，
与每个所述叠置的栅对齐并位于其相对的两侧的选择栅和擦除栅，所述行末端处的选择栅部分交迭所述位线扩散区和源区，
每个所述擦除栅下面的有源区中的扩散区，
所述行上方的位线，以及
将所述位线与所述位线扩散区互连的位线接触。
2.如权利要求1所述的存储单元阵列，其中所述控制栅、所述选择栅和所述擦除栅以在擦除操作过程中提供用于高电压耦合的较大栅间电容的方式围绕所述浮栅。
3.如权利要求1所述的存储单元阵列，其中所述控制栅、所述擦除栅和所述浮栅下面的沟道区以在编程操作过程中提供用于高电压耦合的较大电容的方式围绕所述浮栅。
4.如权利要求1所述的存储单元阵列，包括所述浮栅和所述衬底之间的较薄的隧道氧化物、以及所述浮栅和其它栅之间的较厚的电介质。
5.如权利要求4所述的存储单元阵列，其中擦除路径从所述浮栅经所述隧道氧化物至下面的所述有源区中的沟道区延伸，并且高电压从所述控制栅、所述选择栅和所述擦除栅耦合到所述浮栅。
6.如权利要求1所述的存储单元阵列，其中编程路径从所述选择栅和所述浮栅之间的离栅沟道区延伸到所述浮栅，并且高电压从所述控制栅、从所述擦除栅和从所述浮栅下面的所述沟道区耦合到所述浮栅。
7.如权利要求1所述的存储单元阵列，其中编程路径从所述选择栅和所述浮栅之间的离栅沟道区延伸到所述浮栅，并且在编程操作期间，被选择的单元中的选择栅与该行中的其它选择栅相比被偏置在更低的电压，从而控制沟道电流以用于有效的热载流子注入。
8.如权利要求1所述的存储单元阵列，其中所述擦除栅偏置在接近地电位的电压，并且未被选择的单元中的选择栅被偏置在较高的电压，从而使其下的沟道导通，在所述位线扩散区和所述源区之间形成传导路径。
9.如权利要求1所述的存储单元阵列，其中所述位线扩散区和源区形成在P阱中，并且通过所述控制栅上的较高的负电压、以及所述选择栅和所述擦除栅上的较低的负电压形成擦除路径，所述位线扩散区和源区、以及P阱在0伏。
10.如权利要求1所述的存储单元阵列，其中所述位线扩散区和源区形成在P阱中，并且通过在所述控制栅、所述选择栅和所述擦除栅上施加较低的正电压，且P阱在较高的正电压并且所述位线和源扩散区浮置，形成擦除路径。
11.如权利要求1所述的存储单元阵列，其中通过导通所述选择晶体管和未被选择的单元中的所述叠置的控制栅和浮栅晶体管来形成读路径，其中所述共源在0伏、所述位线扩散区在1至3伏、所述擦除栅在接近0伏的电位、以及用于未被选择的单元的控制栅在较高的正电压；并且被选择的单元的控制栅被偏置在0至1.5伏从而对于擦除状态在所述浮栅下面形成导通沟道并对编程状态形成非导通沟道。
12.如权利要求1所述的存储单元阵列，包括能够同时擦除所述阵列中的所有单元的擦除路径、以及能够选择单个单元的编程路径。
13.一种NAND快闪存储单元阵列，包括：
具有有源区的衬底，
向所述有源区的相对的两侧彼此分隔开的位线扩散区和源区，
多个叠置在一起并在所述位线扩散区和所述源区之间排列成行的控制栅和浮栅，
与所述叠置的栅对齐并位于其相对的两侧的选择栅和擦除栅，每行的两端处的选择栅部分交迭所述位线扩散区和所述源区，
所述擦除栅下面的所述有源区中的扩散区，
在每个行的上方的位线，以及
将所述位线与所述位线扩散区互连的位线接触。
14.如权利要求13所述的存储单元阵列，其中用于包括将被编程的被选择的单元的行的位线被保持在0伏，较低的正电压施加于用于所述被选择的单元的选择栅，较高的正电压施加于所述共源，较高的正电压施加于用于所述被选择的单元的控制栅，接近地电位的电压施加于所述擦除栅，且较高的正电压施加于用于未被选择的单元的控制栅。
15.如权利要求13所述的存储单元阵列，其中通过对所述位线扩散区施加0伏、对所述共源区施加较正电压、对用于被选择的单元的选择栅施加较低的正电压、并对用于所述被选择的单元的控制栅施加较高的正电压，编程交替的单元。
16.如权利要求13所述的存储单元阵列，其中用于包括将被编程的被选择的单元的行的位线被保持在较高的正电压，较低的正电压施加到用于所述被选择的单元的单元选择栅，0伏施加到所述共源区，较高的正电压施加到所述被选择的单元中的控制栅，较高的正电压施加到未被选择的单元的控制栅，接近地电位的电压施加到所述擦除栅，并且较高的正电压施加到所述未被选择的单元中的控制栅。
17.如权利要求13所述的存储单元阵列，其中通过对所述共源施加0伏、对所述位线扩散区施加较正电压、对用于被选择的单元的选择栅施加较低的正电压、以及对用于所述被选择的单元的控制栅施加较高的正电压，编程交替的单元。
18.一种NAND快闪存储单元阵列，包括：
具有有源区的衬底，
所述有源区中彼此分隔开的位线扩散区和共源扩散区，
在所述位线扩散区和所述源扩散区之间排列成行的多个垂直叠置的浮栅和控制栅对，所述浮栅较薄并且所述控制栅位于所述浮栅上方，
置于所述叠置的栅之间并与之对齐的擦除栅和选择栅，所述行末端处的选择栅部分交迭所述位线扩散区和所述共源扩散区，
所述浮栅的侧壁与邻近的所述选择栅和擦除栅之间的较薄的隧道氧化物，
所述行上方的位线，以及
将所述位线与所述位线扩散区互连的位线接触。
19.如权利要求18所述的存储单元阵列，包括所述擦除栅下面的所述有源区中的N+材料的扩散区。
20.如权利要求18所述的存储单元阵列，其中与所述浮栅相比，所述控制栅在垂直尺寸上厚很多，并且在横向尺寸上更窄。
21.如权利要求18所述的存储单元阵列，包括每个浮栅与所述衬底之间的较薄的电介质膜、以及其它栅与所述衬底之间的较厚的电介质。
22.如权利要求18所述的存储单元阵列，其中擦除路径从所述浮栅的侧壁经所述隧道氧化物到临近的所述擦除栅和选择栅延伸，较负电压施加于所述控制栅，并且较正电压施加到所述擦除栅和选择栅，其中高电压在所述控制栅和衬底与所述浮栅之间耦合，并且电子从所述浮栅迁移到所述选择栅和擦除栅。
23.如权利要求18所述的存储单元阵列，包括编程路径，该编程路径具有在每个浮栅与下面的衬底中的沟道区之间的栅氧化物，通过隧道效应电子可迁移穿过该栅氧化物从而在所述浮栅上累积负电荷。
24.如权利要求18所述的存储单元阵列，其中通过对所述位线扩散区和所述衬底施加较负电压、并对所述控制栅施加较正电压，在每个所述浮栅与下面的所述衬底中的沟道区之间形成编程路径，从而电子从所述沟道区隧穿到所述浮栅，并且在所述浮栅上累积负电荷。
25.如权利要求18所述的存储单元阵列，其中在位线扩散区与被选择的单元中的所述叠置的栅下面的所述衬底中的沟道区之间，通过对所述位线扩散区和衬底施加较负电压、对用于所述单元的选择栅施加较正电压、对所述单元中的控制栅施加较正电压、并对用于所述单元的擦除栅施加接近地电位的电压，编程路径得以形成。
26.如权利要求18所述的存储单元阵列，包括编程路径，该编程路径包括在一浮栅与下面的所述衬底中的沟道区之间的栅氧化物，通过热载流子注入电子能迁移穿过该栅氧化物，从而在所述浮栅上累积负电荷。
27.如权利要求18所述的存储单元阵列，其中在被选择的一个单元中的浮栅与下面的所述衬底中的沟道区之间，通过对所述共源扩散区施加接近地电位的电压、对所述位线扩散区施加较正电压、对邻近所述被选择的单元的选择栅施加较低的正电压、并对所述单元中的控制栅施加较高的正电压，编程路径得以形成，从而电子通过热载流子注入从所述沟道区迁移到所述浮栅，并且在所述浮栅上累积负电荷。
28.如权利要求18所述的存储单元阵列，其中通过对所述共源扩散区施加接近零的电压、对所述位线扩散区施加较正电压、对用于所述被选择的单元的选择栅施加较低的电压、并对所述单元中的控制栅施加较高的电压，编程交替的单元。
29.如权利要求18所述的存储单元阵列，其中在一所述浮栅与下面的所述衬底中的沟道区之间，通过对所述位线扩散区施加接近地电位的电压、对所述共源扩散区施加较正电压、对用于所述被选择的单元的选择栅施加较低的正电压、并对所述单元中的控制栅施加较高的正电压，编程路径得以形成，从而电子通过热载流子注入从所述沟道区迁移到所述浮栅，并且在所述浮栅上累积负电荷。
30.如权利要求18所述的存储单元阵列，其中通过对所述位线扩散区施加接近零的电压、对所述共源扩散区施加较正电压、对用于所述被选择的叠置的单元的选择栅施加较低的正电压、及对所述单元中的控制栅施加较高的正电压，编程交替的叠置单元。
31.一种制造NAND快闪存储单元阵列的工艺，包括步骤：
在硅衬底中的有源区上形成氧化物层，
在所述氧化物层上形成第一硅层，
在所述第一硅层上形成电介质膜，
在所述电介质膜上形成第二硅层，
蚀刻掉部分该第二硅层，从而形成具有暴露的侧壁的控制栅的行，
在所述控制栅的所述侧壁上形成氧化物，
使用所述控制栅的所述侧壁上的所述氧化物作为掩模各向异性蚀刻掉部分所述第一硅层及其下面的所述氧化物层，从而形成浮栅，这些浮栅叠置在所述控制栅下面、与所述控制栅自对准、并比所述控制栅具有更大的横向宽度，
在所述浮栅之间的所述有源区中形成扩散区，
在所述浮栅的所述侧壁上及在所述浮栅之间的所述衬底的表面上形成热氧化物，
在所述热氧化物上沉积第三硅层，
去除部分所述第三硅层，从而形成在所述叠置的控制栅和浮栅之间并且与之自对准的擦除栅和选择栅，并具有在所述行的两端的选择栅，
在所述行的端部处的所述选择栅附近的所述有源区中形成位线扩散区和共源扩散区，以及
形成在所述行上方的位线和将所述位线与所述位线扩散区互连的位线接触。
32.一种制造NAND快闪存储单元阵列的工艺，包括步骤：
在硅衬底中的有源区上形成氧化物层，
在所述氧化物层上形成第一硅层，
蚀刻掉部分所述第一硅层，从而形成在所述有源区之上在第一方向延伸的硅条纹，
在所述硅条纹上形成第一电介质膜，
在所述第一电介质膜上形成第二硅层，
在所述第二硅层上形成第二电介质膜，
蚀刻掉部分该第二电介质膜和第二硅层，从而形成带有暴露的侧壁的控制栅的行，
蚀刻掉部分所述第一硅层和所述第一电介质膜，从而形成浮栅，所述浮栅叠置在控制栅下并与控制栅自对准，
在所述叠置的栅之间的所述有源区中形成扩散区，
在所述控制栅和浮栅的侧壁上形成第三电介质膜，
在所述第三电介质膜之上沉积第三硅层，
去除部分所述第三硅层，从而在所述叠置的栅的相对的两侧形成选择栅和擦除栅，并具有在每行的两端的选择栅，
在所述行的端部处的所述选择栅附近的所述有源区中形成位线扩散区和共源扩散区，以及
形成在所述行上方的位线和将所述位线与所述位线扩散区互连的位线接触。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386141A (zh) * 2010-08-27 2012-03-21 中芯国际集成电路制造(上海)有限公司 一种防止分离栅闪存中堆叠栅极线倒塌的方法
CN101558450B (zh) * 2006-12-21 2012-12-05 桑迪士克科技公司 用于对非易失性存储器单元进行低电压编程的方法及系统
CN105990092A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108054170A (zh) * 2017-11-27 2018-05-18 深圳市国微电子有限公司 一种可编程存储单元及其控制方法
CN112652345A (zh) * 2019-10-12 2021-04-13 长江存储科技有限责任公司 对存储器件进行编程的方法及相关存储器件

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US7046552B2 (en) * 2004-03-17 2006-05-16 Actrans System Incorporation, Usa Flash memory with enhanced program and erase coupling and process of fabricating the same
US7646641B2 (en) * 2004-06-15 2010-01-12 Silicon Storage Technology, Inc. NAND flash memory with nitride charge storage gates and fabrication process
US20060073702A1 (en) * 2004-09-21 2006-04-06 Skymedi Corporation Memory structure and manufacturing as well as programming method thereof
US7242051B2 (en) 2005-05-20 2007-07-10 Silicon Storage Technology, Inc. Split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
KR100680455B1 (ko) * 2005-06-30 2007-02-08 주식회사 하이닉스반도체 Ｎａｎｄ형 플래쉬 메모리 소자, 그 제조 방법 및 그 구동방법
KR101094840B1 (ko) * 2005-07-12 2011-12-16 삼성전자주식회사 낸드형 플래시 메모리 장치 및 그 제조 방법
TWI275095B (en) * 2005-12-13 2007-03-01 Powerchip Semiconductor Corp Erasing method of non-volatile memory
JP4734110B2 (ja) * 2005-12-14 2011-07-27 株式会社東芝 不揮発性半導体記憶装置
JP2007213704A (ja) * 2006-02-09 2007-08-23 Nec Electronics Corp 半導体記憶装置
US7951669B2 (en) 2006-04-13 2011-05-31 Sandisk Corporation Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element
JP4762041B2 (ja) * 2006-04-24 2011-08-31 株式会社東芝 不揮発性半導体メモリ
US7961511B2 (en) * 2006-09-26 2011-06-14 Sandisk Corporation Hybrid programming methods and systems for non-volatile memory storage elements
US7623389B2 (en) * 2006-12-21 2009-11-24 Sandisk Corporation System for low voltage programming of non-volatile memory cells
JP5318364B2 (ja) * 2007-01-31 2013-10-16 日本電子株式会社 試料保持体、試料検査装置及び試料検査方法、並びに試料保持体の製造方法
US7592223B2 (en) 2007-04-02 2009-09-22 Sandisk Corporation Methods of fabricating non-volatile memory with integrated select and peripheral circuitry and post-isolation memory cell formation
US7704832B2 (en) * 2007-04-02 2010-04-27 Sandisk Corporation Integrated non-volatile memory and peripheral circuitry fabrication
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US7800159B2 (en) * 2007-10-24 2010-09-21 Silicon Storage Technology, Inc. Array of contactless non-volatile memory cells
JP5503843B2 (ja) * 2007-12-27 2014-05-28 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
US7668013B2 (en) * 2008-02-07 2010-02-23 Silicon Storage Technology, Inc. Method for erasing a flash memory cell or an array of such cells having improved erase coupling ratio
US20090273015A1 (en) * 2008-04-30 2009-11-05 Atmel Corporation Non-volatile memory cell
KR101017757B1 (ko) * 2008-09-10 2011-02-28 한양대학교 산학협력단 공통 피웰을 이용하는 낸드 플래시 메모리 및 이의 동작방법
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US7915660B2 (en) * 2009-05-19 2011-03-29 Powerchip Semiconductor Corp. Junction-free NAND flash memory and fabricating method thereof
TWI686923B (zh) * 2010-02-16 2020-03-01 凡 歐貝克 3ｄ半導體裝置
CN102543885A (zh) * 2010-12-31 2012-07-04 中芯国际集成电路制造(上海)有限公司 分立栅存储器件及其形成方法
US8711636B2 (en) 2011-05-13 2014-04-29 Silicon Storage Technology, Inc. Method of operating a split gate flash memory cell with coupling gate
KR20130104270A (ko) * 2012-03-13 2013-09-25 삼성전자주식회사 스플릿 게이트형 비휘발성 메모리 장치 및 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치
US9679980B2 (en) * 2014-03-13 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Common source oxide formation by in-situ steam oxidation for embedded flash
CN105448692B (zh) * 2014-09-29 2018-05-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
US9362001B2 (en) * 2014-10-14 2016-06-07 Ememory Technology Inc. Memory cell capable of operating under low voltage conditions
CN107305892B (zh) 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
CN107342288B (zh) * 2016-04-29 2020-08-04 硅存储技术公司 分裂栅型双位非易失性存储器单元
US10109639B1 (en) 2017-06-09 2018-10-23 International Business Machines Corporation Lateral non-volatile storage cell
US10608090B2 (en) 2017-10-04 2020-03-31 Silicon Storage Technology, Inc. Method of manufacturing a split-gate flash memory cell with erase gate
US10727240B2 (en) * 2018-07-05 2020-07-28 Silicon Store Technology, Inc. Split gate non-volatile memory cells with three-dimensional FinFET structure
US10838652B2 (en) * 2018-08-24 2020-11-17 Silicon Storage Technology, Inc. Programming of memory cell having gate capacitively coupled to floating gate
US10902921B2 (en) * 2018-12-21 2021-01-26 Texas Instruments Incorporated Flash memory bitcell erase with source bias voltage
CN111968983B (zh) * 2019-05-20 2023-10-17 联华电子股份有限公司 存储器元件的结构及其制造方法
CN114823918A (zh) 2021-01-22 2022-07-29 联华电子股份有限公司 闪存存储器及其制作方法
JP2022159956A (ja) * 2021-04-05 2022-10-18 キオクシア株式会社 半導体記憶装置
TW202308125A (zh) 2021-08-02 2023-02-16 聯華電子股份有限公司 半導體記憶元件及其製作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2685770B2 (ja) 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
US5050125A (en) 1987-11-18 1991-09-17 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cellstructure
US7071060B1 (en) * 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
JP3075211B2 (ja) * 1996-07-30 2000-08-14 日本電気株式会社 半導体装置およびその製造方法
EP0902438B1 (en) * 1997-09-09 2005-10-26 Interuniversitair Micro-Elektronica Centrum Vzw Methods of erasing a memory device and a method of programming a memory device for low-voltage and low-power applications
US6605506B2 (en) * 2001-01-29 2003-08-12 Silicon-Based Technology Corp. Method of fabricating a scalable stacked-gate flash memory device and its high-density memory arrays
US6821847B2 (en) * 2001-10-02 2004-11-23 Mosel Vitelic, Inc. Nonvolatile memory structures and fabrication methods
US6818512B1 (en) * 2002-01-04 2004-11-16 Taiwan Semiconductor Manufacturing Company Split-gate flash with source/drain multi-sharing
US6605840B1 (en) * 2002-02-07 2003-08-12 Ching-Yuan Wu Scalable multi-bit flash memory cell and its memory array

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101558450B (zh) * 2006-12-21 2012-12-05 桑迪士克科技公司 用于对非易失性存储器单元进行低电压编程的方法及系统
CN102386141A (zh) * 2010-08-27 2012-03-21 中芯国际集成电路制造(上海)有限公司 一种防止分离栅闪存中堆叠栅极线倒塌的方法
CN102386141B (zh) * 2010-08-27 2013-10-30 中芯国际集成电路制造(上海)有限公司 一种防止分离栅闪存中堆叠栅极线倒塌的方法
CN105990092A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105990092B (zh) * 2015-01-30 2018-11-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108054170A (zh) * 2017-11-27 2018-05-18 深圳市国微电子有限公司 一种可编程存储单元及其控制方法
CN108054170B (zh) * 2017-11-27 2020-08-14 深圳市国微电子有限公司 一种可编程存储单元及其控制方法
CN112652345A (zh) * 2019-10-12 2021-04-13 长江存储科技有限责任公司 对存储器件进行编程的方法及相关存储器件
CN112652345B (zh) * 2019-10-12 2022-10-28 长江存储科技有限责任公司 对存储器件进行编程的方法及相关存储器件

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