TW202308125A - 半導體記憶元件及其製作方法 - Google Patents

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李志國
高小娟
任馳
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Abstract

一種半導體記憶元件，包含基底；源極擴散區，位於該基底中；一對浮置閘極，設置在該源極擴散區的相對兩側；第一介電蓋層，直接設置在各該浮置閘極上；抹除閘極，設置在該源極擴散區上並部分重疊各該浮置閘極的上內側角；第二介電蓋層，設置於該抹除閘極與該第一介電蓋層上；選擇閘極，設置於該第一介電蓋層的一側壁上；以及汲極擴散區，設置於該基底中且鄰近該選擇閘極。

Description

半導體記憶元件及其製作方法
本發明係有關於半導體技術領域，特別是有關於一種半導體記憶元件及其製作方法。
利用浮置閘極存儲電荷的非揮發性半導體記憶單元和在半導體基底中形成的這種非揮發性記憶單元的記憶陣列是本領域周知技藝。通常，這種浮置閘極記憶單元又可被區分為分裂閘型或疊設閘型。
半導體浮置閘極記憶單元的製造所面臨的問題之一是各種元件的對準，例如，源極、汲極、控制閘極和浮置閘極。隨著半導體工藝集成設計規則的降低，最小的特徵尺寸微縮，對精確對準的需求變得更加重要，其決定了半導體產品的製造良率。
現有技術的缺點在於，分裂閘極記憶單元的選擇閘極與控制閘極需分別以微影及蝕刻製程定義，容易導致疊對偏移(overlay shift)和通道長度(channel length)控制不佳等問題。
本發明的主要目的在提供一種半導體記憶元件及其製作方法，以解決上述現有技術的不足和缺點。
本發明一方面提供一種半導體記憶元件，包含：一基底；一源極擴散區，位於該基底中；一對浮置閘極，設置在該源極擴散區的相對兩側；一第一介電蓋層，直接設置在各該浮置閘極上；一抹除閘極，設置在該源極擴散區上並部分重疊各該浮置閘極的一上內側角；一第二介電蓋層，設置於該抹除閘極與該第一介電蓋層上；一選擇閘極，設置於該第一介電蓋層的一側壁上；以及一汲極擴散區，設置於該基底中且鄰近該選擇閘極。
根據本發明實施例，該抹除閘極具有一T形輪廓，該T形輪廓包含一水平上部和連接到該水平上部的一垂直下部。
根據本發明實施例，該水平上部直接接觸該第一介電蓋層的一彎曲表面。
根據本發明實施例，該抹除閘極的該水平上部具有一彎曲邊緣，該彎曲邊緣與該第一介電蓋層的彎曲表面一致。
根據本發明實施例，該半導體記憶元件另包含一隧穿氧化層，設置在該抹除閘極與各該浮置閘極之間。
根據本發明實施例，該隧穿氧化層包覆各該浮置閘極的該上內側角。
根據本發明實施例，該第一介電蓋層與各該浮置閘極直接接觸並且與該第二介電蓋層直接接觸。
根據本發明實施例，該半導體記憶元件另包含一浮置閘極氧化層，設置於該浮置閘極與該基底之間；以及一選擇閘極氧化層，設置在該選擇閘極和該基底之間。
根據本發明實施例，該半導體記憶元件另包含一絕緣層，設置於該浮置閘極與該選擇閘極之間。
根據本發明實施例，各該浮置閘極是一多晶矽浮置閘極。
根據本發明實施例，該選擇閘極具有一弧形外表面。
根據本發明實施例，該選擇閘極包含一內側壁和一外側壁，以及位於該內側壁和該外側壁之間的一非平坦頂面，其中該非平坦頂面包含由該內側壁向該外側壁下降的一第一表面區域，以及介於該第一表面區域與該外側壁之間的一第二表面區域，其中該第二表面區域的斜率大於該第一表面區域的斜率。
根據本發明實施例，該非平坦頂面另包含連接該第二表面區域與該外側壁的一第三表面區域，其中該第二表面區域、該第三表面區域和該外側壁構成一階梯結構。
本發明另一方面提供一種形成半導體記憶元件的方法，包括：提供一基底；在該基底中形成一源極擴散區；在該源極擴散區的相對兩側形成一對浮置閘極；直接在各該浮置閘極上形成一第一介電蓋層；在該源極擴散區上形成一抹除閘極，使該抹除閘極與各該浮置閘極的一上內側角部分重疊；在該抹除閘極與該第一介電蓋層上形成一第二介電蓋層；在該第一介電蓋層的一側壁上以自對準方式形成一選擇閘極；以及在該基底中形成與該選擇閘極相鄰的一汲極擴散區。
根據本發明實施例，該抹除閘極具有一T形輪廓，該T形輪廓包含一水平上部和連接到該水平上部的一垂直下部。
根據本發明實施例，該水平上部直接接觸該第一介電蓋層的一彎曲表面。
根據本發明實施例，該抹除閘極的該水平上部具有一彎曲邊緣，該彎曲邊緣與該第一介電蓋層的彎曲表面一致。
根據本發明實施例，該方法另包含：在該抹除閘極和各該浮置閘極之間形成一隧穿氧化層。
根據本發明實施例，該隧穿氧化層包覆各該浮置閘極的該上內側角。
根據本發明實施例，該第一介電蓋層與各該浮置閘極直接接觸並且與該第二介電蓋層直接接觸。
根據本發明實施例，該方法另包含：在該浮置閘極與該基底之間形成一浮置閘極氧化層；以及在該選擇閘極與該基底之間形成一選擇閘極氧化層。
根據本發明實施例，該方法另包含：在該浮置閘極和該選擇閘極之間形成一絕緣層。
根據本發明實施例，各該浮置閘極是一多晶矽浮置閘極。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
請參閱第1圖，其為根據本發明實施例所繪示的一種半導體記憶元件的剖面示意圖。如第1圖所示，半導體記憶元件1包含一基底100，例如，半導體基底。在基底100中設有一源極擴散區102。在源極擴散區102的相對兩側的基底100上，設置有一對浮置閘極110。根據本發明實施例，各個浮置閘極110可以是一多晶矽浮置閘極。
根據本發明實施例，在各個浮置閘極110上，直接設置有一第一介電蓋層210。例如，第一介電蓋層210可以是矽氧層，但不限於此。根據本發明實施例，第一介電蓋層210具有一弧形或彎曲表面210a。在源極擴散區102正上方設置有一抹除閘極120，且抹除閘極120部分重疊各個浮置閘極110的一上內側角110c。
根據本發明實施例，抹除閘極120具有一T形輪廓，包含一水平上部120t和連接到水平上部120t的一垂直下部120v。根據本發明實施例，水平上部120t直接接觸第一介電蓋層210的彎曲表面210a。根據本發明實施例，抹除閘極120的水平上部120t具有一彎曲邊緣120e，與第一介電蓋層210的彎曲表面210a的輪廓一致。根據本發明實施例，抹除閘極120的上表面120a和第一介電蓋層210的彎曲表面210a構成一凹陷區域。根據本發明實施例，半導體記憶元件1相對於抹除閘極120是左右對稱的結構。
根據本發明實施例，於抹除閘極120與第一介電蓋層210上，設置有一第二介電蓋層220。根據本發明實施例，第二介電蓋層220填滿抹除閘極120的上表面120a和第一介電蓋層210的彎曲表面210a構成的凹陷區域。根據本發明實施例，第一介電蓋層210與各個浮置閘極110直接接觸並且與第二介電蓋層210直接接觸。例如，第二介電蓋層220可以是矽氧層，但不限於此。根據本發明實施例，第二介電蓋層220具有平坦的上表面220a。
根據本發明實施例，於第一介電蓋層210的一側壁210s上設置有一選擇閘極130。根據本發明實施例，選擇閘極130具有一弧形外表面130a。根據本發明實施例，於基底100中設置有一汲極擴散區104，且汲極擴散區104鄰近選擇閘極130。
根據本發明實施例，半導體記憶元件1另包含一隧穿氧化層310，設置在抹除閘極120與各個浮置閘極110之間。例如，隧穿氧化層310可以是矽氧層，但不限於此。根據本發明實施例，隧穿氧化層310包覆各個浮置閘極110的上內側角110c。
根據本發明實施例，半導體記憶元件1另包含一浮置閘極氧化層410，設置於浮置閘極110與基底100之間。根據本發明實施例，半導體記憶元件1另包含一選擇閘極氧化層510，設置在選擇閘極130和基底100之間。根據本發明實施例，半導體記憶元件1另包含一絕緣層610，設置於浮置閘極110與選擇閘極130之間。例如，和絕緣層610可以是矽氧層，但不限於此。
請參閱第2圖至第11圖，其為根據本發明實施例所繪示的半導體記憶元件的製作方法示意圖。如第2圖所示，基底100包含一記憶體陣列區MR，本發明的半導體記憶元件將形成在記憶體陣列區MR內。基底100中設有溝渠絕緣結構101，其上端突出於基底100的表面。首先，在基底100上形成隧穿氧化層300和多晶矽層110p，然後以化學機械研磨(CMP)製程平坦化多晶矽層110p，使多晶矽層110p的上表面約略與溝渠絕緣結構101齊平。
隨後，在多晶矽層110p上形成一墊氧化層301。接著，在墊氧化層301上形成一圖案化的硬遮罩層302，例如，氮化矽層，但不限於此。圖案化的硬遮罩層302具有一開口302a。接著，在開口302a的側壁上以自對準方式形成第一介電蓋層210。形成第一介電蓋層210的方式是先全面沉積一介電層，例如，矽氧層，再回蝕刻介電層。
如第3圖所示，接著，以第一介電蓋層210和硬遮罩層302做為蝕刻抵擋層，進行一非等向性乾蝕刻製程，將顯露出來的墊氧化層301和多晶矽層110p蝕除，直到顯露出隧穿氧化層300，如此在第一介電蓋層210之間，形成一凹陷區域R1。接著，可以進行一離子佈植製程，在基底100中形成源極擴散區102。
如第4圖所示，接著，進行一濕蝕刻製程，蝕刻掉顯露出的隧穿氧化層300以及部分的第一介電蓋層210，如此形成一凹陷區域R2。此時，多晶矽層110p的上內側角110c會在凹陷區域R2被顯露出來。
如第5圖所示，接著，進行一氧化製程，在凹陷區域R2顯露出來的多晶矽層110p表面上形成隧穿氧化層310。然後，在基底100上全面沉積一多晶矽層120p，填滿凹陷區域R2。然後，利用CMP製程平坦化多晶矽層120p，直到顯露出硬遮罩層302。此時，多晶矽層120p的上表面約略與硬遮罩層302的上表面齊平。
如第6圖所示，接著，進行回蝕刻製程，將一部分厚度的多晶矽層120p去除，如此形成抹除閘極120。抹除閘極120的上表面120a和第一介電蓋層210的彎曲表面210a構成一凹陷區域R3。根據本發明實施例，抹除閘極120具有一T形輪廓，包含水平上部120t和連接到水平上部120t的垂直下部120v。根據本發明實施例，水平上部120t直接接觸第一介電蓋層210的彎曲表面210a。根據本發明實施例，抹除閘極120的水平上部120t具有一彎曲邊緣120e，與第一介電蓋層210的彎曲表面210a的輪廓一致。
如第7圖所示，接著，進行化學氣相沉積(CVD)製程，在基底100上全面沉積一矽氧層，然後，利用CMP製程平坦化矽氧層，直到顯露出硬遮罩層302，如此形成填滿凹陷區域R3的第二介電蓋層220。根據本發明實施例，第一介電蓋層210直接接觸第二介電蓋層210。根據本發明實施例，第二介電蓋層220具有平坦的上表面220a。
如第8圖所示，接著，去除硬遮罩層302，顯露出墊氧化層301和第一介電蓋層210的側壁210s。
如第9圖所示，接著，利用第二介電蓋層220和第一介電蓋層210做為蝕刻抵擋層，進行非等向性乾蝕刻製程，蝕刻掉未被第二介電蓋層220和第一介電蓋層210覆蓋住的墊氧化層301和多晶矽層110p，在源極擴散區102的相對兩側的基底100上形成一對浮置閘極110。此時，浮置閘極110相對於源極擴散區102的側壁110s是顯露出來的。
如第10圖所示，接著，進行一氧化製程，在顯露出來的，浮置閘極110的側壁102s上形成絕緣層610，例如，矽氧層。然後，在基底100上全面沉積一多晶矽層130p。多晶矽層130p順形地覆蓋住絕緣層610、第二介電蓋層220和第一介電蓋層210。
如第11圖所示，接著，進行一回蝕刻製程，例如，非等向性乾蝕刻製程，回蝕刻多晶矽層130p，直到顯露出隧穿氧化層300，如此於第一介電蓋層210的側壁210s上形成選擇閘極130。根據本發明實施例，選擇閘極130具有弧形外表面130a。最後，再以離子佈植製程在基底100中形成汲極擴散區104，如此形成半導體記憶元件1。根據本發明實施例，汲極擴散區104鄰近選擇閘極130。根據本發明實施例，隧穿氧化層300在選擇閘極130和基底100之間構成選擇閘極氧化層510，在浮置閘極110和基底100之間構成浮置閘極氧化層410。
請參閱第12圖至第14圖，其為根據本發明另一實施例所繪示的半導體記憶元件的製作方法示意圖。如第12圖所示，接續第10圖，在基底100上全面沉積多晶矽層130p之後，隨後在多晶矽層130p上沉積一硬遮罩層140，例如，矽氧層。根據本發明實施例，硬遮罩層140的厚度約為80-120埃，例如，100埃，但不限於此。
如第13圖所示，選擇性地回蝕刻硬遮罩層140，如此在多晶矽層130p上形成側壁子141。
如第14圖所示，接著，選擇性地回蝕刻多晶矽層130p，直到顯露出隧穿氧化層300，如此於第一介電蓋層210的側壁210s上形成選擇閘極130。最後，再以離子佈植製程在基底100中形成汲極擴散區104，如此形成半導體記憶元件1a。
請參閱第15圖，其為第14圖中半導體記憶元件1a的部分放大示意圖，其中，相同的區域、元件和層仍沿用相同的符號來表示。如第15圖所示，根據本發明實施例，選擇閘極130包含一內側壁SW1和一外側壁SW2，以及位於內側壁SW1和外側壁SW2之間的一非平坦頂面NPS，其中非平坦頂面NPS包含由內側壁SW1向外側壁SW2下降的一第一表面區域S1，以及介於第一表面區域S1與外側壁SW2之間的一第二表面區域S2，其中第二表面區域S2的斜率大於第一表面區域S1的斜率。
根據本發明實施例，非平坦頂面NPS另包含連接第二表面區域S2與外側壁SW2的一第三表面區域S3，其中第二表面區域S2、第三表面區域S3和外側壁SW2構成一階梯結構SS。
本發明的優點在於：選擇閘極130係以自對準的方式形成，故可以減少一道光罩，降低生產成本，而且製程步驟更加簡化。以自對準方式形成選擇閘極130可以解決疊對偏移(overlay shift)和通道長度控制等問題。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1、1a:半導體記憶元件 100:基底 101:溝渠絕緣結構 102:源極擴散區 104:汲極擴散區 110:浮置閘極 110c:上內側角 110p:多晶矽層 110s:側壁 120:抹除閘極 120a:上表面 120e:彎曲邊緣 120p:多晶矽層 120t:水平上部 120v:垂直下部 130:選擇閘極 130a:弧形外表面 130p:多晶矽層 140:硬遮罩層 141:側壁子 210:第一介電蓋層 210a:彎曲表面 210s:側壁 220:第二介電蓋層 220a:上表面 300:隧穿氧化層 301:墊氧化層 302:硬遮罩層 302a:開口 310:隧穿氧化層 410:浮置閘極氧化層 510:選擇閘極氧化層 610:絕緣層 MR:記憶體陣列區 NPS:非平坦頂面 R1、R2、R3:凹陷區域 S1:第一表面區域 S2:第二表面區域 S3:第三表面區域 SS:階梯結構 SW1:內側壁 SW2:外側壁
第1圖為根據本發明實施例所繪示的一種半導體記憶元件的剖面示意圖。 第2圖至第11圖為根據本發明實施例所繪示的半導體記憶元件的製作方法示意圖。 第12圖至第14圖為根據本發明另一實施例所繪示的半導體記憶元件的製作方法示意圖。 第15圖為第14圖中半導體記憶元件的部分放大示意圖。
1:半導體記憶元件
100:基底
102:源極擴散區
104:汲極擴散區
110:浮置閘極
110c:上內側角
120:抹除閘極
120a:上表面
120e:彎曲邊緣
120t:水平上部
120v:垂直下部
130:選擇閘極
130a:弧形外表面
210:第一介電蓋層
210a:彎曲表面
210s:側壁
220:第二介電蓋層
220a:上表面
310:隧穿氧化層
410:浮置閘極氧化層
510:選擇閘極氧化層
610:絕緣層

Claims (23)

  1. 一種半導體記憶元件，包含： 一基底； 一源極擴散區，位於該基底中； 一對浮置閘極，設置在該源極擴散區的相對兩側； 一第一介電蓋層，直接設置在各該浮置閘極上； 一抹除閘極，設置在該源極擴散區上並部分重疊各該浮置閘極的一上內側角； 一第二介電蓋層，設置於該抹除閘極與該第一介電蓋層上； 一選擇閘極，設置於該第一介電蓋層的一側壁上；以及 一汲極擴散區，設置於該基底中且鄰近該選擇閘極。
  2. 如請求項1所述的半導體記憶元件，其中該抹除閘極具有一T形輪廓，該T形輪廓包含一水平上部和連接到該水平上部的一垂直下部。
  3. 如請求項2所述的半導體記憶元件，其中該水平上部直接接觸該第一介電蓋層的一彎曲表面。
  4. 如請求項3所述的半導體記憶元件，其中該抹除閘極的該水平上部具有一彎曲邊緣，該彎曲邊緣與該第一介電蓋層的彎曲表面一致。
  5. 如請求項2所述的半導體記憶元件，其中另包含： 一隧穿氧化層，設置在該抹除閘極與各該浮置閘極之間。
  6. 如請求項5所述的半導體記憶元件，其中該隧穿氧化層包覆各該浮置閘極的該上內側角。
  7. 如請求項1所述的半導體記憶元件，其中該第一介電蓋層與各該浮置閘極直接接觸並且與該第二介電蓋層直接接觸。
  8. 如請求項1所述的半導體記憶元件，其中另包含： 一浮置閘極氧化層，設置於該浮置閘極與該基底之間；以及 一選擇閘極氧化層，設置在該選擇閘極和該基底之間。
  9. 如請求項1所述的半導體記憶元件，其中另包含： 一絕緣層，設置於該浮置閘極與該選擇閘極之間。
  10. 如請求項1所述的半導體記憶元件，其中各該浮置閘極是一多晶矽浮置閘極。
  11. 如請求項1所述的半導體記憶元件，其中該選擇閘極具有一弧形外表面。
  12. 如請求項1所述的半導體記憶元件，其中該選擇閘極包含一內側壁和一外側壁，以及位於該內側壁和該外側壁之間的一非平坦頂面，其中該非平坦頂面包含由該內側壁向該外側壁下降的一第一表面區域，以及介於該第一表面區域與該外側壁之間的一第二表面區域，其中該第二表面區域的斜率大於該第一表面區域的斜率。
  13. 如請求項12所述的半導體記憶元件，其中該非平坦頂面另包含連接該第二表面區域與該外側壁的一第三表面區域，其中該第二表面區域、該第三表面區域和該外側壁構成一階梯結構。
  14. 一種形成半導體記憶元件的方法，包含： 提供一基底； 在該基底中形成一源極擴散區； 在該源極擴散區的相對兩側形成一對浮置閘極； 直接在各該浮置閘極上形成一第一介電蓋層； 在該源極擴散區上形成一抹除閘極，使該抹除閘極與各該浮置閘極的一上內側角部分重疊； 在該抹除閘極與該第一介電蓋層上形成一第二介電蓋層； 在該第一介電蓋層的一側壁上以自對準方式形成一選擇閘極；以及 在該基底中形成與該選擇閘極相鄰的一汲極擴散區。
  15. 如請求項14所述的方法，其中該抹除閘極具有一T形輪廓，該T形輪廓包含一水平上部和連接到該水平上部的一垂直下部。
  16. 如請求項15所述的方法，其中該水平上部直接接觸該第一介電蓋層的一彎曲表面。
  17. 如請求項16所述的方法，其中該抹除閘極的該水平上部具有一彎曲邊緣，該彎曲邊緣與該第一介電蓋層的彎曲表面一致。
  18. 如請求項15所述的方法，其中另包含： 在該抹除閘極和各該浮置閘極之間形成一隧穿氧化層。
  19. 如請求項18所述的方法，其中該隧穿氧化層包覆各該浮置閘極的該上內側角。
  20. 如請求項14所述的方法，其中該第一介電蓋層與各該浮置閘極直接接觸並且與該第二介電蓋層直接接觸。
  21. 如請求項14所述的方法，其中另包含： 在該浮置閘極與該基底之間形成一浮置閘極氧化層；以及 在該選擇閘極與該基底之間形成一選擇閘極氧化層。
  22. 如請求項14所述的方法，其中另包含： 在該浮置閘極和該選擇閘極之間形成一絕緣層。
  23. 如請求項14所述的方法，其中各該浮置閘極是一多晶矽浮置閘極。
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