JP2007213704A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルが微細化されても十分な動作マージンを確保できるようにすること。
【解決手段】基板１、セレクトゲートＳＧ０、ＳＧ１、ローカルビット線ＬＢ２、及びコントロールゲートＣＧｎに印加される電圧を制御する駆動回路２２を備える。駆動回路２２は、書き換え動作の際、コントロールゲートＣＧｎに対して負電圧、セレクトゲートＳＧ０に正電圧、セレクトゲートＳＧ１にセレクトゲートＳＧ０の電圧よりも低い電圧、ローカルビット線ＬＢ２に正電圧をそれぞれ印加することによって、ＦＮトンネリングによりフローティングゲートＦＧ３からローカルビット線ＬＢ２に電子を選択的に引き抜く制御を行なう。
【選択図】図３

Description

本発明は、半導体記憶装置に関し、特に、書き換え可能な不揮発性の半導体記憶装置に関する。

従来の不揮発性半導体記憶装置において、図１０〜１２に示すような不揮発性半導体記憶装置が知られている（特許文献１参照；従来例１）。従来例１に係る不揮発性半導体記憶装置は、メモリセルアレイにおいて、第１の拡散領域１０７と、セレクトゲート１０３と、第２の拡散領域（図１０の１２１）と、フローティングゲート１０６と、コントロールゲート１１１と、を有する（図１０、１１参照）。

第１の拡散領域１０７は、基板１０１表面に一の方向に沿って延在され、互いに離間して並設されている。第１の拡散領域１０７は、ローカルビット線（ＬＢ）として用いられる。セレクトゲート１０３（ＳＧ）は、互いに隣り合う第１の拡散領域１０７の間の領域の基板１０１上に絶縁膜１０２を介して配設され、第１の拡散領域１０７の延在方向に沿って延在している。第２の拡散領域（図１０の１２１）は、セル領域外のセレクトゲート１０３下の基板１０１表面に配設され、セル領域外の両外側にてセレクトゲート１０３と交差する方向に延在している。第２の拡散領域（図１０の１２１）は、共通ソース（ＣＳ）として用いられる。フローティングゲート１０６（ＦＧ）は、記憶ノードであり、第１の拡散領域１０７とセレクトゲート１０３との間の領域に絶縁膜１０２を介して配設され、平面方向から見ると島状に配されている。コントロールゲート１１１（ＣＧ）は、フローティングゲート１０６とセレクトゲート１０３の上に絶縁膜１０８を介して配設され、互いに離間して並設されており、セレクトゲート１０３と交差する方向に延在している。コントロールゲート１１１は、ワード線として用いられる。

セレクトゲート１０３の両側にある第１の拡散領域１０７のうち一方の第１の拡散領域１０７と、フローティングゲート１０６と、コントロールゲート１１１と、セレクトゲート１０３とで第１の単位セルを構成し、セレクトゲート１０３の両側にある第１の拡散領域１０７のうち他方の第１の拡散領域１０７と、フローティングゲート１０６と、コントロールゲート１１１と、セレクトゲート１０３とで第２の単位セルを構成する。第１の拡散領域１０７は、複数の単位セルにおいて共有される。この不揮発性半導体記憶装置では、セレクトゲート１０３に正電圧を印加することによって、セル領域内のセレクトゲート１０３下の基板１０１表面に反転層１２０が形成される。

第１の拡散領域１０７、セレクトゲート１０３、第２の拡散領域１２１、コントロールゲート１１１、基板１０１（ウェル１０１ａ）に印加される電圧は、半導体記憶装置における周辺回路の一部である駆動回路１２２によって制御される。

セレクトゲート１０３は、１つの消去ブロック１２３内において１対のＳＧ０及びＳＧ１を有する（図１２参照）。ＳＧ０及びＳＧ１は、平面に対する法線方向から見て、それぞれ櫛状に形成されており、ＳＧ０の櫛歯部分はＳＧ１の櫛歯間隙に所定の間隔をおいて配されている。ＳＧ０及びＳＧ１は、消去ブロック１２３内の全ての単位セルに電気的に接続されている。ここで、消去ブロック１２３は、複数の単位セルより構成され、消去動作を行ったときに同時にフローティングゲート１０６から電子が引き抜かれる全ての単位セルよりなるブロックである（消去動作については後述）。このような消去ブロック１２３は、１つの半導体記憶装置において複数存在する。

次に、従来例１に係る不揮発性半導体記憶装置の動作について図面を用いて説明する。図１３は、従来例１に係る半導体記憶装置の読み出し動作を説明するための模式図である。図１４は、従来例１に係る半導体記憶装置の書込み動作を説明するための模式図である。図１５は、従来例１に係る半導体記憶装置の第１消去動作を説明するための模式図である。図１６は、従来例１に係る半導体記憶装置の第２消去動作を説明するための模式図である。

図１３を参照すると、読み出し動作では、フローティングゲート１０６に電子が蓄積されていない状態（消去状態；しきい値電圧低）では、コントロールゲート１１１、セレクトゲート１０３、第２の拡散領域（図１０の１２１）に正電圧を印加することにより、電子ｅが第１の拡散領域１０７からフローティングゲート１０６直下のチャネルを走行し、かつ、セレクトゲート１０３下に形成された反転層１２０を走行し、第２の拡散領域（図１０の１２１）に移動する。一方、フローティングゲート１０６に電子が蓄積された状態（書込状態；しきい値電圧高）では、コントロールゲート１１１、セレクトゲート１０３、第２の拡散領域（図１０の１２１）に正電圧を印加しても、フローティングゲート１０６下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうか、データ（０／１）を判断することで読み出しが行われる。

図１４を参照すると、書込み動作では、コントロールゲート１１１、第１の拡散領域１０７に正の高電圧を印加し、第２の拡散領域（図１０の１２１）にセレクトゲート１０３のメモリセルにおいて１μＡの電流が流れる程度の正の低電圧を印加することにより、電子ｅが第２の拡散領域（図１０の１２１）から、セレクトゲート１０３下に形成された反転層１２０を走行し、第１の拡散領域１０７に流れる。その際、一部の電子ｅがセレクトゲート１０３とフローティングゲート１０６の境界の電界によって高エネルギーを持つので、フローティングゲート１０６下の絶縁膜１０５（トンネル酸化膜）を通してフローティングゲート１０６に注入される。

図１５を参照すると、第１消去動作では、コントロールゲート１１１に負の高電圧を印加し、基板１０１（ウェル１０１ａ）に正の高電圧を印加する。例えば、コントロールゲート１１１に電圧Ｖ_ｃｇ＝−９Ｖを印加し、基板１０１（ウェル１０１ａ）に電圧Ｖ_ｓｕｂ＝９Ｖを印加し、第１の拡散領域１０７、セレクトゲート１０３および第２の拡散領域（図１０の１２１）はオープン（ｏｐｅｎ）にする。これにより、電子ｅがフローティングゲート１０６から基板１０１（ウェル１０１ａ）に引き抜かれる。

図１６を参照すると、第２消去動作では、コントロールゲート１１１に負の高電圧を印加し、セレクトゲート１０３に正の電圧を印加する。例えば、コントロールゲート１１１に電圧Ｖ_ｃｇ＝−９Ｖを印加し、セレクトゲート１０３に電圧Ｖ_ｓｇ＝３Ｖを印加し、第１の拡散領域１０７、基板１０１（ウェル１０１ａ）および第２の拡散領域（図１０の１２１）はオープン（ｏｐｅｎ）にする。これにより、電子ｅがフローティングゲート１０６からセレクトゲート１０３に引き抜かれる。

なお、消去動作は消去ブロック（図１２の１２３）内で一括して行い（図１７（Ｂ）参照）、しきい値電圧Ｖｔが消去下限値を下回ったビットに対して書き戻し（書込み）動作を行う（図１７（Ｃ）参照）。

特開２００５−５１２２７号公報

しかしながら、メモリセルの微細化に伴い、メモリセルの特性のバラツキが大きくなると、一括消去を行った場合のしきい値電圧Ｖｔのバラツキが大きくなり、十分な動作マージン（書込状態（図１７（Ａ）参照）と消去状態（図１７（Ｃ）参照）のしきい値電圧Ｖｔの差）を確保できなくなるおそれがある。十分な動作マージンを確保するために消去レベルを下げると、消去ブロック内の多数の任意のメモリセルがディプレッション状態（しきい値電圧Ｖｔが０Ｖ以下（Ｌ´）；図１７（Ｂ）参照）になり、選択的に書き戻し動作ができなくなって、動作不能になるおそれがある。

本発明の主な課題は、メモリセルが微細化されても十分な動作マージンを確保できるようにすることである。

本発明の視点においては、半導体記憶装置において、基板上の第１の領域に配設された第１のセレクトゲートと、前記第１の領域に隣接する第２の領域に配設された第１の記憶ノードと、前記第２の領域と隣接する第３の領域に配設されたローカルビット線と、前記第３の領域に隣接する第４の領域に配設された第２の記憶ノードと、前記基板上であって前記第４の領域に隣接する第５の領域に配設された第２のセレクトゲートと、前記第１の記憶ノードおよび前記第２の記憶ノードの上に配設されたコントロールゲートと、前記基板、前記第１のセレクトゲート、前記ローカルビット線、前記第２のセレクトゲート、及び前記コントロールゲートに印加される電圧を制御する駆動回路と、を備え、前記駆動回路は、書き換え動作の際、前記コントロールゲートに対して負電圧、前記第２のセレクトゲートに正電圧、前記第１のセレクトゲートに前記第２のセレクトゲートの電圧よりも低い電圧、前記ローカルビット線に正電圧をそれぞれ印加することによって、ＦＮトンネリングにより前記第１の記憶ノードから前記ローカルビット線に電子を選択的に引き抜く第１の制御を行うことを特徴とする。

本発明（請求項１−６）によれば、書込み、消去の両方でビット毎にしきい値電圧を調整することができ、メモリセルの微細化に伴うバラツキを抑制することができる。

（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。図２は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した図１のＸ−Ｘ´間の部分断面図である。

実施形態１に係る半導体記憶装置は、１セルあたり２ビット情報を記憶する不揮発性半導体記憶装置である。半導体記憶装置は、基板１と、絶縁膜２と、セレクトゲート３と、絶縁膜４と、絶縁膜５と、フローティングゲート６と、第１の拡散領域７と、絶縁膜８と、絶縁膜９と、コントロールゲート１１と、第２の拡散領域（図１の２１）と、を有する。半導体記憶装置における一つの単位セルは、図２において一点鎖線で示すように、１つの第１の拡散領域７と、１つのフローティングゲート６と、コントロールゲート１１と、セレクトゲート３と、からなる。半導体記憶装置における２ビットセルは、１つのセレクトゲート３を共通として２つの単位セルを線対称として配置することで構成される。すなわち、図２において、２ビットセルの他方の単位セルは、１つの第１の拡散領域７と、１つのフローティングゲート６と、コントロールゲート１１と、セレクトゲート３と、からなる。

基板１は、Ｐ型シリコン基板である。基板１は、セレクトゲート３及びフローティングゲート６の下にウェル１ａを有する。ウェル１ａは、ｐ⁻型拡散領域である。ウェル１ａは、共通ソース拡散領域ともいう。

基板１において、第１の拡散領域７と第２の拡散領域２１とを結ぶ通路をなすチャネルは、基板１を上からみたときの形状として、セレクトゲート３の平面形状に関連して規定される１つの方向に沿って、１つの第２の拡散領域２１側から延在されている第１の経路Ｌを有し、１つの第２の拡散領域２１側から延在された第１の経路Ｌの端部は曲折されており、第１の方向に対して所定の角度（例えば直角）をなす第２の方向に沿って第１の拡散領域７側にまで延在されている第２の経路Ｓを有する。第１の経路Ｌのうちセル領域内のセレクトゲート３下のチャネルは、セレクトゲート３に正電圧を印加したときに、反転層２０となる。第２の経路Ｓでは、フローティングゲート６下もチャネル領域として使用することになる。同様に、第１の拡散領域７と第２の拡散領域２１とを結ぶ通路をなすチャネル領域は、基板１を上からみたときの形状として、セレクトゲート３の長手方向に沿って、一つの第２の拡散領域２１側から延在されている第１の経路を有し、第１の経路の端部が曲折され第１の方向に対して所定の角度（直角）をなす第２の方向に沿って延在され第１の拡散領域７側に至る第２の経路を有する。

絶縁膜２は、セレクトゲート３と基板１の間に設けられている。絶縁膜２には、例えば、シリコン酸化膜を用いることができる。絶縁膜２は、セレクトゲート絶縁膜ともいう。

セレクトゲート３は、絶縁膜２の上に設けられた導電膜である。セレクトゲート３には、例えば、ポリシリコンを用いることができる。セレクトゲート３は、従来例１（図１２参照）と同様に、１つの消去ブロック１２３内において１対のＳＧ０及びＳＧ１を有する。ＳＧ０及びＳＧ１は、平面に対する法線方向から見て、それぞれ櫛状に形成されており、ＳＧ０の櫛歯部分はＳＧ１の櫛歯間隙に所定の間隔をおいて配されおり、ＳＧ１の櫛歯部分はＳＧ０の櫛歯間隙に所定の間隔をおいて配されている。ＳＧ０及びＳＧ１は、消去ブロック１２３内の全ての単位セルに電気的に接続されている。なお、セレクトゲート３は、平面に対する法線方向から見て第１の拡散領域７の両隣に配された各セレクトゲートが異なる印加電圧に制御できる構成であれば、１つの消去ブロック１２３内において３個以上に分割されていてもかまわない。

絶縁膜４は、セレクトゲート３の上に設けられている（図２参照）。絶縁膜４には、例えば、シリコン酸化膜、シリコン窒化膜を用いることができる。

絶縁膜５は、絶縁膜４の側壁、セレクトゲート３の側壁、絶縁膜２の側壁、基板１上と、フローティングゲート６と、の間に設けられている。絶縁膜５には、例えば、シリコン酸化膜を用いることができる（図２参照）。絶縁膜５は、トンネル酸化膜ともいう。

フローティングゲート６は、記憶ノードであり、セレクトゲート３及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に、絶縁膜５を介して設けられている（図２参照）。フローティングゲート６には、例えば、ポリシリコンを用いることができる。フローティングゲート６は、断面を見るとサイドウォール状に形成されており（図２参照）、平面方向から見ると島状に配設されている（図１参照）。なお、フローティングゲート６の代わりにトラップ型の記憶ノードとしてもよい。

第１の拡散領域７は、基板１の所定領域（隣り合うフローティングゲート６の間）に設けられたｎ^＋型拡散領域であり、セレクトゲート３（の櫛歯部分）が延在する方向に沿って配設されている（図１、２参照）。第１の拡散領域７は、セレクトゲート３との関係で、書込み時にはセルトランジスタのドレイン領域となり、読み出し時はソース領域となる。第１の拡散領域７は、ローカルビット線ともいう。

絶縁膜８は、フローティングゲート６とコントロールゲート１１の間に配設される絶縁膜である（図２参照）。絶縁膜８には、例えば、高絶縁性を有し、比誘電率が高く、薄膜化に好適なシリコン酸化膜８ａ、シリコン窒化膜８ｂ、シリコン酸化膜８ｃよりなるＯＮＯ膜を用いることができる。

絶縁膜９は、絶縁膜８と第１の拡散領域７に間に配設される絶縁膜である（図２参照）。絶縁膜９には、例えば、熱酸化によるシリコン酸化膜（熱酸化膜）、あるいはＣＶＤ法で成膜したシリコン酸化膜を用いることができる。

コントロールゲート１１は、セレクトゲート３の長手方向と直交する方向に延在されており、セレクトゲート３と立体交差する（図１参照）。コントロールゲート１１は、セレクトゲート３との交差部において、セレクトゲート３の上層に設けられた絶縁膜８の上面に当接している（図２参照）。コントロールゲート１１は、セレクトゲート３及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に絶縁膜５、フローティングゲート６、及び絶縁膜８を介して設けられている（図２参照）。コントロールゲート１１は、導電膜よりなり、例えば、ポリシリコンを用いることができる。コントロールゲート１１の表面に、高融点金属シリサイド（図示せず）を設け、低抵抗化する構成としてもよい。コントロールゲート１１は、ワード線となる。

第２の拡散領域２１は、ｎ^＋型拡散領域であり、セルトランジスタのソース／ドレイン領域となる（図１参照）。第２の拡散領域２１は、セル領域外でセレクトゲート３の長手方向と直交する方向に延在されており、セレクトゲート３と立体交差する。第２の拡散領域２１は、セレクトゲート３との交差部において、セレクトゲート３の下層に設けられた絶縁膜２直下の基板１表層に形成されている（図示せず）。

駆動回路２２は、周辺回路の一部であり、第１の拡散領域７、セレクトゲート３、コントロールゲート１１、基板１（ウェル１ａ）、第２の拡散領域２１に印加される電圧を制御するとともに、メモリセルのしきい値電圧のベリファイを行う。駆動回路２２の電圧制御は、少なくとも書き換え動作において、従来例１に係る不揮発性半導体記憶装置の駆動回路の電圧制御と異なる。駆動回路２２には、センスアンプ、リファレンスセル、デコーダ等が含まれる。なお、駆動回路２２の書き換え動作における電圧制御、ベリファイについては、後述する。

なお、実施形態１に係る半導体記憶装置は、駆動回路２２を除いて、従来例１に係る不揮発性半導体記憶装置と同様な構成である。また、実施形態１に係る半導体記憶装置は、ウェル１ａの形成からコントロールゲート１１の形成まで従来例１に係る不揮発性半導体記憶装置の製造方法と同様な製造方法により製造することができる。

次に、実施形態１に係る半導体記憶装置の動作について図面を用いて説明する。図３は、本発明の実施形態１に係る半導体記憶装置の初期状態からＬ、Ｈ´状態への動作を説明するための模式図である。図４は、本発明の実施形態１に係る半導体記憶装置のＬ、Ｈ´状態からＬ、Ｌ状態への動作を説明するための模式図である。図５は、本発明の実施形態１に係る半導体記憶装置のＬ、Ｌ状態からＬ、Ｈ状態への動作を説明するための模式図である。図６は、本発明の実施形態１に係る半導体記憶装置のＬ、Ｈ´状態からＬ、Ｈ状態への動作を説明するための模式図である。図７は、本発明の実施形態１に係る半導体記憶装置のベリファイ動作を説明するための模式図である。ここで、「Ｌ」は低しきい値電圧状態のセルを示し、「Ｈ」は高しきい値電圧状態のセルを示し、「Ｈ´」は高しきい値電圧状態に準ずる状態のセルを示す。また、初期状態は、各セルのしきい値電圧状態が低しきい値電圧の下限以下（例えばディプレッション状態）でない限り、高しきい値電圧状態でも低しきい値電圧状態でも構わない。

（初期〜Ｌ、Ｈ´〜Ｌ、Ｌ〜Ｌ、Ｈ）
初期状態からＬ、Ｈ状態への書き換え動作について説明する。ここでは、初期状態がＨ、Ｈ状態の場合を例に説明する。例えば、コントロールゲート１１（ＣＧｎ）が選択され、ＦＧ３をＬに書き換え、かつ、ＦＧ４をＨに書き換える場合、以下のような動作を行う。

まず、図３を参照すると、ＣＧｎに対して負電圧（例えば、Ｖ_ＣＧｎ＝−９Ｖ）、ＦＧ４側のＳＧ０に正電圧（例えば、Ｖ_ＳＧ０＝２Ｖ）、ＦＧ３側のＳＧ１にＶ_ＳＧ０よりも低い電圧Ｖ_ＳＧ１（例えば、Ｖ_ＳＧ１＝０Ｖ）、ＦＧ３とＦＧ４の間の第１の拡散領域７（ＬＢ２）に正電圧（例えば、Ｖ_ＬＢ２＝３〜５Ｖ）を印加することによって、ＦＮトンネリング（Fowler-Nordheim tunneling；ファウラー・ノルドハイムトンネリング）によって電子ｅをＦＧ３からＬＢ２に引き抜き、ＦＧ３を低しきい値電圧状態（Ｌ；図９（Ｂ）参照）に設定する。このとき、ＦＧ３およびＦＧ４のしきい値電圧の経時変化は図８のようになり、ＦＧ４側のＳＧ０の正電圧によってＦＧ４の電子ｅの引き抜きを少なくすることができるため、ビットを選択的に制御できる。また、このときのＦＧ４のしきい値電圧状態は準高しきい値電圧状態（Ｈ´；図９（Ｃ）参照）になる。

なお、この動作では、非選択のコントロールゲート１１（ＣＧ１、ＣＧ２等）は０Ｖ、非選択の第１の拡散領域７（ＬＢ１、ＬＢ３等）は０Ｖ、基板１（ウェル１ａ）はオープンである。また、電圧印加は、２回以上のパルス（例えば、１ｍｓ）に分けて印加し、ＦＧ３についてベリファイを行って所望の低しきい値電圧に合わせる。パルスの印加とベリファイは交互に行なわれる。ベリファイでは、図７を参照すると、選択されたコントロールゲート１１（ＣＧｎ）に５Ｖ（非選択のコントロールゲート１１（ＣＧ１、ＣＧ２等）は０Ｖ）、ＳＧ１に５Ｖ（ＳＧ０は０Ｖ）、第２の拡散領域（図１の２１；ＣＳ）に１．４Ｖ、第１の拡散領域７（ＬＢ１、ＬＢ２、ＬＢ３等）に０Ｖを印加して、第１の拡散領域７（ＬＢ１、ＬＢ２、ＬＢ３等）に接続されている駆動回路（図１の２２）内のセンスアンプ（図示せず）により、ＦＧ３のしきい値電圧状態と、駆動回路（図１の２２）内のリファレンスセル（図示せず）とを比較して、ＦＧ３の下に電子ｅが流れるかどうかで、ＦＧ３のしきい値電圧がターゲットの電圧に達しているかどうかを判定する。ＦＧ３の下に電子ｅが流れるようになった段階で、ＦＧ３のしきい値電圧がターゲットの電圧に達していると判定され、パルスの印加が終了する。この動作によりＦＧ３について低しきい値電圧分布を狭く設定できる（図９（Ｂ）参照）。また、メモリセルの特性にバラツキがあっても、所望の低しきい値電圧状態に合わせることができる。

次に、図４を参照すると、ＳＧ０とＳＧ１の印加電圧を逆にし、ＦＧ４に対して同様の方法で所望の低しきい値電圧に設定する。すなわち、ＣＧｎに対して負電圧（例えば、Ｖ_ＣＧｎ＝−９Ｖ）、ＦＧ３側のＳＧ１に正電圧（例えば、Ｖ_ＳＧ１＝２Ｖ）、ＦＧ４側のＳＧ０にＶ_ＳＧ１よりも低い電圧Ｖ_ＳＧ０（例えば、Ｖ_ＳＧ０＝０Ｖ）、ＦＧ３とＦＧ４の間の第１の拡散領域７（ＬＢ２）に正電圧（例えば、Ｖ_ＬＢ２＝３〜５Ｖ）を印加することによって、ＦＮトンネリングによって電子ｅをＦＧ４からＬＢ２に引き抜き、ＦＧ４を低しきい値電圧状態（Ｌ；図９（Ｂ）参照）に設定する。このとき、ＦＧ３はもともと低しきい値電圧状態にあり、実効的に電界が低くＦＮトンネリングが起こらないので、ＦＧ３についてしきい値電圧が変動しない。

なお、この動作では、非選択のコントロールゲート１１（ＣＧ１、ＣＧ２等）は０Ｖ、非選択の第１の拡散領域７（ＬＢ１、ＬＢ３等）は０Ｖ、基板１（ウェル１ａ）はオープンである。また、電圧印加は、２回以上のパルス（例えば、１ｍｓ）に分けて印加し、ＦＧ４についてベリファイを行って所望の低しきい値電圧に合わせる。この動作によりＦＧ４について低しきい値電圧分布を狭く設定できる（図９（Ｂ）参照）。なお、ＦＧ３をＬに書き換え、かつ、ＦＧ４をＬに書き換える場合は、この動作で終了となる。

最後に、図５を参照すると、高しきい値電圧状態ＨであるべきＦＧ４に選択的に電子注入を行って、高しきい値電圧状態にする。例えば、ＣＧｎに対して正電圧（例えば、Ｖ_ＣＧｎ＝９Ｖ）、ＦＧ３側のＳＧ１にＶ_ＳＧ１＝０Ｖ、ＦＧ４側のＳＧ０に正電圧（例えば、Ｖ_ＳＧ０＝１Ｖ）、第１の拡散領域７（ＬＢ２）に正電圧（例えば、Ｖ_ＬＢ２＝５Ｖ）、第１の拡散領域７（ＬＢ１、ＬＢ３等）に０Ｖを印加することによって、電子ｅが第１の拡散領域７（ＬＢ３）から、セレクトゲート３（ＳＧ０）下のチャネルを走行し、第１の拡散領域７（ＬＢ２）に流れる。その際、一部の電子ｅがセレクトゲート３（ＳＧ０）とフローティングゲート６（ＦＧ４）の境界の電界によって高エネルギーを持つので、フローティングゲート６（ＦＧ４）下の絶縁膜５（トンネル酸化膜）を通してフローティングゲート６（ＦＧ４）に注入される。これにより、コントロールゲート１１（ＣＧｎ）下のＦＧ３をＬに書き換え、かつ、ＦＧ４をＨに書き換える動作が完了する。

なお、この動作での電圧印加は、２回以上のパルス（例えば、１ｍｓ）に分けて印加し、ＦＧ４についてベリファイを行って所望のしきい値電圧に合わせる。

（初期〜Ｌ、Ｈ´〜Ｌ、Ｈ）
初期状態からＬ、Ｈ状態への他の書き換え動作について説明する。ここでは、初期状態がＨ、Ｈ状態の場合を例に説明する。例えば、コントロールゲート１１（ＣＧｎ）が選択され、ＦＧ３をＬに書き換え、かつ、ＦＧ４をＨに書き換える場合、以下のような動作を行う。

まず、図３を参照すると、ＣＧｎに対して負電圧（例えば、Ｖ_ＣＧｎ＝−９Ｖ）、ＦＧ４側のＳＧ０に正電圧（例えば、Ｖ_ＳＧ０＝２Ｖ）、ＦＧ３側のＳＧ１にＶ_ＳＧ０よりも低い電圧Ｖ_ＳＧ１（例えば、Ｖ_ＳＧ１＝０Ｖ）、ＦＧ３とＦＧ４の間の第１の拡散領域７（ＬＢ２）に正電圧（例えば、Ｖ_ＬＢ２＝３〜５Ｖ）を印加することによって、ＦＮトンネリングによって電子ｅをＦＧ３からＬＢ２に引き抜き、ＦＧ３を低しきい値電圧状態（Ｌ；図９（Ｂ）参照）に設定する。このとき、ＦＧ３およびＦＧ４のしきい値電圧状態の変化は図８のようになり、ＦＧ４側のＳＧ０の正電圧によってＦＧ４の電子ｅの引き抜きを少なくすることができるため、ビットを選択的に制御できる。また、このときのＦＧ４のしきい値電圧状態は準高しきい値電圧状態（Ｈ´；図９（Ｃ）参照）になる。

なお、この動作では、非選択のコントロールゲート１１（ＣＧ１、ＣＧ２等）は０Ｖ、非選択の第１の拡散領域７（ＬＢ１、ＬＢ３等）は０Ｖ、基板１（ウェル１ａ）はオープンである。また、電圧印加は、２回以上のパルス（例えば、１ｍｓ）に分けて印加し、ＦＧ３についてベリファイを行って所望の低しきい値電圧に合わせる。

最後に、図６を参照すると、高しきい値電圧状態ＨであるべきＦＧ４に選択的に電子注入を行って、高しきい値電圧状態にする。例えば、ＣＧｎに対して正電圧（例えば、Ｖ_ＣＧｎ＝９Ｖ）、ＦＧ３側のＳＧ１にＶ_ＳＧ１＝０Ｖ、ＦＧ４側のＳＧ０に正電圧（例えば、Ｖ_ＳＧ０＝１Ｖ）、第１の拡散領域７（ＬＢ２）に正電圧（例えば、Ｖ_ＬＢ２＝５Ｖ）、第１の拡散領域７（ＬＢ１、ＬＢ３等）に０Ｖを印加することによって、電子ｅが第１の拡散領域７（ＬＢ３）から、セレクトゲート３（ＳＧ０）下のチャネルを走行し、第１の拡散領域７（ＬＢ２）に流れる。その際、一部の電子ｅがセレクトゲート３（ＳＧ０）とフローティングゲート６（ＦＧ４）の境界の電界によって高エネルギーを持つので、フローティングゲート６（ＦＧ４）下の絶縁膜５（トンネル酸化膜）を通してフローティングゲート６（ＦＧ４）に注入される。これにより、コントロールゲート１１（ＣＧｎ）下のＦＧ３をＬに書き換え、かつ、ＦＧ４をＨに書き換える動作が完了する。

なお、実施形態１では、低しきい値電圧状態と高しきい値電圧状態のどちらを書込み状態、消去状態と定義しても構わない。

実施形態１の書き換え動作によれば、低しきい値電圧状態に設定したメモリセルの低しきい値電圧分布を狭くし、動作マージンを確保して信頼性を高めることができる。その理由は、メモリセルの低しきい値電圧状態の設定をビット毎に行うことができるからである。

本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。 本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した図１のＸ−Ｘ´間の部分断面図である。 本発明の実施形態１に係る半導体記憶装置の初期状態からＬ、Ｈ´状態への動作を説明するための模式図である。 本発明の実施形態１に係る半導体記憶装置のＬ、Ｈ´状態からＬ、Ｌ状態への動作を説明するための模式図である。 本発明の実施形態１に係る半導体記憶装置のＬ、Ｌ状態からＬ、Ｈ状態への動作を説明するための模式図である。 本発明の実施形態１に係る半導体記憶装置のＬ、Ｈ´状態からＬ、Ｈ状態への動作を説明するための模式図である。 本発明の実施形態１に係る半導体記憶装置のベリファイ動作を説明するための模式図である。 本発明の実施形態１に係る半導体記憶装置の書き換え動作の際のしきい値電圧の経時変化を模式的に示したグラフである。 本発明の実施形態１に係る半導体記憶装置のメモリセルにおけるしきい値電圧分布を示した模式図であり、（Ａ）はＨ状態、（Ｂ）はＬ状態、（Ｃ）はＨ´状態である。 従来例１に係る半導体記憶装置の構成を模式的に示した部分平面図である。 従来例１に係る半導体記憶装置の構成を模式的に示した図１０のＹ−Ｙ´間の部分断面図である。 従来例１に係る半導体記憶装置の消去ブロックにおけるセレクトゲートの構成を模式的に示した部分平面図である。 従来例１に係る半導体記憶装置の読み出し動作を説明するための模式図である。 従来例１に係る半導体記憶装置の書込み動作を説明するための模式図である。 従来例１に係る半導体記憶装置の第１消去動作を説明するための模式図である。 従来例１に係る半導体記憶装置の第２消去動作を説明するための模式図である。 従来例１に係る半導体記憶装置のメモリセルにおけるしきい値電圧分布を示した模式図であり、（Ａ）はＨ状態、（Ｂ）はディプレッション状態、（Ｃ）はＬ状態である。

符号の説明

１、１０１ 基板
１ａ、１０１ａ ウェル
２、１０２ 絶縁膜
３、１０３ セレクトゲート
４、１０４ 絶縁膜
５、１０５ 絶縁膜
６、１０６ フローティングゲート（記憶ノード）
７、１０７ 第１の拡散領域（ローカルビット線）
８、１０８ 絶縁膜
９、１０９ 絶縁膜
１１、１１１ コントロールゲート（ワード線）
２０、１２０ 反転層
２１、１２１ 第２の拡散領域
２２、１２２ 駆動回路
２３、１２３ 消去ブロック

Claims (6)

1. 基板上の第１の領域に配設された第１のセレクトゲートと、
   前記第１の領域に隣接する第２の領域に配設された第１の記憶ノードと、
   前記第２の領域と隣接する第３の領域に配設されたローカルビット線と、
   前記第３の領域に隣接する第４の領域に配設された第２の記憶ノードと、
   前記基板上であって前記第４の領域に隣接する第５の領域に配設された第２のセレクトゲートと、
   前記第１の記憶ノードおよび前記第２の記憶ノードの上に配設されたコントロールゲートと、
   前記基板、前記第１のセレクトゲート、前記ローカルビット線、前記第２のセレクトゲート、及び前記コントロールゲートに印加される電圧を制御する駆動回路と、
   を備え、
   前記駆動回路は、書き換え動作の際、前記コントロールゲートに対して負電圧、前記第２のセレクトゲートに正電圧、前記第１のセレクトゲートに前記第２のセレクトゲートの電圧よりも低い電圧、前記ローカルビット線に正電圧をそれぞれ印加することによって、ＦＮトンネリングにより前記第１の記憶ノードから前記ローカルビット線に電子を選択的に引き抜く第１の制御を行うことを特徴とする半導体記憶装置。
2. 前記駆動回路は、前記第１の制御の後、前記コントロールゲートに対して負電圧、前記第１のセレクトゲートに正電圧、前記第２のセレクトゲートに前記第１のセレクトゲートの電圧よりも低い電圧、前記ローカルビット線に正電圧をそれぞれ印加することによって、ＦＮトンネリングにより前記第２の記憶ノードから前記ローカルビット線に電子を選択的に引き抜く第２の制御を行うことを特徴とする請求項１記載の半導体記憶装置。
3. 前記駆動回路は、前記第２の制御の後、前記電圧を制御することにより、前記第１の記憶ノードまたは前記第２の記憶ノードに電子を選択的に注入する第３の制御を行うことを特徴とする請求項２記載の半導体記憶装置。
4. 前記駆動回路は、前記第１の制御の後、前記電圧を制御することにより、前記第２の記憶ノードに電子を選択的に注入する第４の制御を行うことを特徴とする請求項１記載の半導体記憶装置。
5. 前記駆動回路は、前記第１の制御の際、電圧を２回以上のパルスに分けて印加し、前記第１の記憶ノードについてベリファイを行って所望のしきい値電圧に合わせることを特徴とする請求項１記載の半導体記憶装置。
6. 前記駆動回路は、前記第２の制御の際、電圧を２回以上のパルスに分けて印加し、前記第２の記憶ノードについてベリファイを行って所望のしきい値電圧に合わせることを特徴とする請求項２記載の半導体記憶装置。

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