CN1637949B - 具有加强编程和擦除功能的与非闪速存储器及其制造方法 - Google Patents
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Abstract
与非闪速存储单元阵列和制造方法，具有显著减小的存储元尺寸和更大的存储元密度，它也具有用于编程和擦除操作的增强高电压耦合，这意味着所述高电压可以被降低并且在浮置栅下面的所述隧穿氧化物可以较厚。其中控制栅和浮置栅被叠层成对且在一个位线扩散区和一个公用源扩散区之间布置成排，同时在每个所述叠层栅对的两侧具有选择栅。所述每个叠层对中的栅为相互自对准的。
Description
技术领域
本发明总体涉及半导体存储装置，并且特别涉及一种与非闪速存储器(NAND flash memory)和制造方法。
背景技术
目前可得到几种非易失性存储器，包括可电编程只读存储器(EPROM)，可电擦除编程只读存储器(EEPROM)，及闪速EEPROM。闪速存储器已经广泛地被使用在大容量数据储存装置中，如存储卡、个人数字助理(PDA’s)、移动电话、及MP3播放器。这样的应用要求高密度的存储，具有较小的存储元尺寸并且制造成本低廉。
常规的非型叠层栅闪速存储单元通常具有一个位线接触、一个源区、一个浮置栅、及一个控制栅，并且将所述控制栅直接布置在所述浮置栅上面。它的相对较大存储元尺寸阻止它被使用在非常高密度的数据储存应用中。
在一个与非闪速存储阵列中的存储元尺寸较小，该阵列具有串联连接在位线和源极线之间的一系列叠层栅闪速存储单元，仅具有一个位线接触，如图1所示，及在美国专利4,959,812和5,050,125中进行了详细描述。在这样的阵列中，多个叠层栅存储单元21串联连接在位线22和源极线23之间。所述存储元被形成一个N型或P型硅衬底26中的P阱24内。每个存储元都具有一个由如多晶硅的导电材料制造的浮置栅27和一个由如多晶硅或多晶硅硅化物的导电材料制造的控制栅28。所述控制栅在所述浮置栅的上面并且与之垂直对准。
在所述阵列中包括两个选择栅29、31，一个靠近所述位线接触32并且另一个靠近源扩散区23。扩散区33被形成在叠层栅之间以及所述叠层栅和所述选择栅之间的衬底中，用作存储单元中的晶体管的一个源区和漏区。所述位线扩散区、源扩散区、和所述扩散区33掺入有N型掺杂剂。
为了擦除所述存储单元，在所述P阱和所述控制栅之间施加大致20伏特的正电压，这导致电子从所述浮置栅隧穿进入到它们下面的沟道区。所述浮置栅因此变成带正电，并且所述叠层栅存储元的阈值电压为负值。
为了给存储单元编程，所述控制栅被偏置到相对于所述P阱大致20伏特正电压的电平。当电子从所述沟道区隧穿到所述浮置栅时，所述浮置栅带负电荷，并且所述叠层栅存储元的阈值电压变为正值。通过改变所述叠层栅存储元的阈值电压，当在读取操作期间给所述控制栅施加零电压时，在所述叠层栅下面的沟道可以为一个非导电状态(逻辑“0”)或为一个导电状态(逻辑“1”)。
但是，随着制造工艺发展到非常小的几何尺寸，例如几十个纳米，形成足够用于编程和擦除操作的高电压耦合率而同时保持一个小存储元尺寸并且满足严格的可靠性要求如10年的数据储存能力和失误之间的1,000,000次循环操作是很困难的。
发明内容
本发明的通常的目的在于提供一种新的和改进的半导体装置及用于制造该装置的方法。
本发明的另一目的在于提供一种克服现有技术的缺点和局限性的半导体装置及其制造方法。
通过提供一种与非闪速存储单元阵列及制造方法来完成根据本发明的这些和其它目的，其中控制栅和浮置栅叠层成对，成排布置在位线扩散区和共用源扩散区之间，选择栅在每对叠层栅的两侧。每个叠层对中的所述栅相互自对准并且使所述选择栅与它们相邻。在一个公开的实施例中，在每排一端处的选择栅部分覆盖所述共用源扩散区，并且在另一实施例中，它直接放置在所述源扩散区的上面并且被在该扩散区两侧上的存储元组共用。
所述浮置栅被控制栅和选择栅围绕，其形成一个用于所述编程和擦除操作的显著增强高电压耦合率。具有所述的加强的高电压耦合率，可减少用于编程和擦除操作的高电压，并且所述隧穿氧化膜也可以保持较厚的厚度以实现更好、更可靠的功能。所述阵列被偏置以使所有在其中的存储单元能够同时地被擦除，而同时程序编制是可选择位的。
附图说明
图1为具有一系列现有技术的叠层栅闪速存储单元的一个与非闪速存储阵列的剖面图；
图2为从结合本发明的一个与非闪速存储单元阵列实施例沿图4中2-2线的剖视图；
图3为结合本发明的一个与非闪速存储单元阵列的实施例沿图4和图8中3-3线的剖视图；
图4为图2实施例的俯视图；
图5A-5E为表示根据本发明制造与非闪速存储单元阵列的工艺的一个实施例的步骤的图示性剖视图；
图6为在图2所示实施例中的一个小型存储阵列的电路图，示例地表示用于擦除、编程和读取操作的偏置条件；
图7为配合本发明的与非闪速存储单元阵列的另一个实施例沿图8中7-7线的剖视图；
图8为图7实施例的俯视图；
图9A-9E为表示制造图7所示与非闪速存储单元阵列的工艺的实施例的步骤的图示性剖视图；
图10为在图7所示实施例中的一个小型存储阵列的电路图，示例地表示用于擦除、编程和读取操作的偏置条件。
具体实施方式
如图2所示，所述存储器包括一个叠层栅与非闪速存储单元36的阵列，其中每一个存储单元具有一个浮置栅37和一个位于所述浮置栅上面并且与之垂直对准的控制栅38。在该阵列的一排中的一系列或一组存储元被布置在位线扩散区50和一个共用源扩散区51之间，该位线扩散区50和源扩散区51形成在衬底41的上部中的P型阱52中并且掺入有N型材料。
所述浮置栅由如多晶硅或非晶硅的导电材料制造，具有一个优选的厚度在200
到2000
的数量级。电介质膜47形成在所述浮置栅的侧壁上，并且在它们的下面形成栅绝缘40。所述电介质膜可以是纯热氧化物或一热氧化物、一CVD氧化物和一CVD氮化物的组合物，并且所述栅绝缘典型为热氧化物。
所述控制栅由如掺杂多晶硅或多晶硅硅化物的导电材料制造，并且通过电介质膜42与在它们下面的所述浮置栅绝缘。这些膜可以是纯的氧化物或氧化物、氮化物和氧化物(ONO)的组合，及在一个目前优选的实施例中，它们由在两层氧化物之间的氮化物层组成。
选择栅43位于叠层栅存储元36之间，并且一个选择栅44位于在所述组的一端的存储元和位线接触46之间。另一个选择栅45位于在所述组的另一端的存储元和源扩散区51之间。所述选择栅由导电材料如掺杂多晶硅或多晶硅硅化物制造。它们与所述控制栅和浮置栅平行，并且通过所述电介质膜47与所述浮置栅分开。
所述选择栅通过所述栅氧化物层53与所述衬底分开，所述栅氧化物层53即可以为纯的热氧化物或热氧化物和CVD氧化物的组合。
在该实施例中，擦除路径从所述浮置栅穿过隧穿氧化物40延伸到达所述浮置栅和所述选择栅之间的所述硅衬底的沟道区。
选择栅44和45部分地覆盖位线扩散区50及共用源扩散区51，并且使两个栅的边缘部分位于所述扩散区的边缘部分上面。所述扩散区沿着垂直于将所述存储元组成组的排的方向连续延伸，并且被所述扩散区两侧的存储元组所共享。
正如最好在图4中所见，绝缘区56形成在存储元邻近排的浮置栅之间的衬底中，并且控制栅38沿平行于所述位线扩散区及源扩散区的方向延伸，跨过所述浮置栅和绝缘区。位线57位于所述存储元排的上面，跨过叠层栅37、38及选择栅43、44、45，并具有延伸在所述位线和所述位线扩散区之间的接触46。所述位线因此正交于所述选择栅以及正交于所述位线扩散区和源扩散区。
图2-4存储单元阵列可以由图5A-5E所示的工艺来制造。在该工艺中，在一个单晶硅衬底上热生长约70到200
厚度的氧化物层53，所述衬底如在该实施例中所示为P型衬底41的形式，其中形成有P型阱52。可替换地，如果希望，可以在该P型衬底中形成N型阱，在这种情况下，在N型阱中将形成P型阱。
一多晶硅(多晶-1)的导电层59被淀积在热氧化物上，厚度为300
到1500
量级，并且一个电介质层61在该硅上形成。所述硅优选掺杂有磷、砷或硼，浓度为每cm3 1018到1020量级。所述掺杂可以在淀积所述硅时就地进行或者直接离子注入或穿过在其上的电介质层61离子注入到所述硅中。
一个光刻掩模64被涂覆在电介质层61上以定义所述选择栅。电介质和硅层未被掩蔽的部分各向异性地刻蚀掉以形成选择栅43、44、45，如图5B所示。然后如图5C所示，一个电介质47被形成在所述选择栅的侧壁上。该电介质可以是纯氧化物膜或热氧化物、CVD氧化物和氮化物膜的组合。在所述硅表面上的所述电介质膜47部分被各向异性地刻蚀掉，并且在该硅上生长隧穿氧化物40。
如图5D所示，一个多晶硅或非晶硅(多晶-2)的导电层62被淀积在所述热氧化物上，形成300
到2500
量级的厚度。在所述选择栅上的所述多晶-2部分被各向异性地刻蚀掉，在有源区上方留下多晶-2条，用于形成所述浮置栅37。正如在图3最好所见，这些条沿排的方向即在所述位线扩散区和公用源扩散区之间延伸。
然后一个多晶间电介质层42被形成在所述多晶-2条上。该硅优选地掺杂有磷、砷或硼，达到每cm3 1017到1020的浓度。所述掺杂可以在淀积所述硅时就地进行或者直接离子注入到所述硅中或穿过在其上的所述电介质层42离子注入到所述硅中。
所述多晶间电介质可以是纯的氧化物或氧化物、氮化物及氧化物(ONO)的组合，并且在所述实施例中，其由具有30-100
量级厚度的下部氧化物层、具有60-200
量级厚度的中间氮化物层、及一个具有30-100
量级厚度的上部氧化物层组成。
另一个多晶硅或多晶硅硅化物(多晶-3)的导电层63被淀积在电介质膜42上，具有1000
到2500
量级的厚度，并且被掺杂有磷、砷或硼到每cm3 1020到1021量级的浓度。
然后一个光刻掩模(未显示)被形成在导电层63上以定义所述控制栅和浮置栅叠层，并且所述多晶-3层、多晶间电介质层、和多晶-2层未被掩蔽的部分被各向异性地刻蚀掉以形成选择栅38和浮置栅37，如图5E所示。然后通过离子注入如P31或As75的掺杂物，在靠近选择栅44、45的所述衬底中形成扩散区49。
因此，在整个晶片上方淀积一个如磷硅酸盐玻璃(PSG)或亚硼磷硅酸盐玻璃(BPSG)的玻璃材料，然后刻蚀以形成用于位线接触46的开口。最后，一金属层被淀积在所述玻璃上面并且被构图以形成位线57和位线接触46。
所述存储单元阵列的操作和使用可以参考图6进行描述，其中用于擦除(ERS)、编程(PGM)和读取(RD)操作的示例性偏置电压被表示在靠近所述阵列的终端。在该例子中，选择了存储单元C1n。该存储单元位于控制栅CG1和位线BLn的交叉处并且在图中被圈出以便于定位。在所述阵列中的所有其它存储单元没有被选择。
在擦除操作期间，电子被迫从所述浮置栅隧穿进入在其下面的沟道区，使所述浮置栅中正离子占多数。当跨过所述隧穿氧化物的电场超过大致10mV/cm时，Fowler-Nordheim隧穿变得明显，并且具有足够能量的电子能够从所述阴极电极(浮置栅)隧穿至所述阳极电极(沟道区)。
所述控制栅在所述浮置栅的上面和两侧处，并且所述选择栅在所述浮置栅的另外两侧，于是所述浮置栅被所述控制栅和所述选择栅围绕并且与之容性耦合。通过这种围绕所述浮置栅的方式，从所述控制栅和选择栅到所述浮置栅的高电压耦合被极大地加强。因此所述Fowler-Nordheim隧穿所需电压明显地降低，并且所述增强耦合也使得在仍然保持足够电子隧穿的同时能够使用较厚的隧穿氧化物。
可以使用两个不同的偏置条件进行擦除。在擦除模式1(ERS1)中，所述控制栅被偏置在-11至-18伏特量级的电平，所述选择栅被偏置在-6到-13伏特量级的电平，并且所述位线、公用源极和P阱被偏置在0伏特。在擦除模式2(ERS2)中，所述控制栅被偏置在-6到-13伏特量级的电平，所述选择栅被偏置在-3到-8伏特，位线和公用源极为浮置的，并且所述P阱被偏置在3到5伏特。
通过这些偏置条件，施加在所述控制栅和所述选择栅之间的大部分电压出现在位于所述浮置栅下面的所述隧穿氧化物两端。这触发了Fowler-Nordheim隧穿，使电子从所述浮置栅隧穿到所述沟道区内。当所述浮置栅变得带更多正电荷时，所述存储单元的阈值电压(在本实施例中其优选为-2至-5伏特量级)会变得更低。当所述控制栅被偏置在0-1.5伏特时，这会在所述浮置栅之下的沟道中产生一个反转层。因此，所述存储单元在擦除操作后进入导电状态(逻辑“1”)。
在未被选择的存储单元中，所述控制栅和所述选择栅被偏置在0伏特，因此在擦除操作期间就没有Fowler-Nordheim隧穿。
在进行编程操作中，被选择存储单元C1n的所述控制栅被偏置在9-11伏特的电平，对所述选择栅SG0和SG2-SG16施加7-1 0伏特，对与所选存储元在相同位线方向上的其它存储单元(如C0n和C2n)的控制栅施加7-1 1伏特，所述位线和P阱维持在0伏特，并且给所述公用源极施加4-7伏特。通过给控制栅施加7-11伏特及给所述选择栅施加7-10伏特而使所述存储元和选择晶体管接通。施加到正好在被选存储元之前的所述选择栅的电压(在本例中C1n和SG1)可以稍低，优选地为1-2伏特量级。
通过这些偏置条件，在所述公用源极和所述位线之间的大部分电压出现在所述选择栅SG1和所述被选存储元C1n的浮置栅之间的中间沟道区两端，导致该区域具有高电场。而且，由于从所述公用源极节点(即控制栅CG1和选择栅SG2)耦合一高电压到所述浮置栅，在所述中间沟道区和所述浮置栅之间的氧化物的两端建立一个强的垂直电场。当在编程操作中电子从所述位线流动到所述公用源极时，电子被加在所述中间沟道区域上的电场加速，并且其中的一些电子被加热。一些热电子被所述垂直场加速，这导致电子克服了所述氧化物的能量势垒(大约3.1电子伏特)并且注入所述浮置栅。
在所述编程操作结束时，所述浮置栅带负电，并且优选地为2-4伏特量级的所述存储单元的阈值电压变得更高。因此，当在读取操作期间所述控制栅被偏置在0-1.5伏特时，所述存储单元被关闭。在一个编程操作后，所述存储单元进入一个非导电状态(逻辑“0”)。
在与所述被选存储元C1n使用同一控制栅的未被选择存储单元C1(n-1)和C1(n+1)中，所述位线被偏置在3伏特，所述选择栅SG1被偏置在1-2伏特，并且所述控制栅为9-11伏特。因此，选择晶体管S1(n-1)和S1(n+1)截止，并且在存储元C1(n-1)和C1(n+1)中不会发生中间沟道热载流子注入。对于所述其它未选择的存储单元C0n和C2n，所述位线被偏置在0伏特，所述控制栅为7-11伏特，且恰好在存储单元C0n和C2n之前的所述选择栅为7-10伏特，这样最小化所述中间沟道热载流子注入，并且所述浮置栅的电荷没有变化。
在所述读取模式中，所述被选存储单元C1n的控制栅被偏置在0-1.5伏特，所述公用源极被偏置在0伏特，所述位线施加1-3伏特，及对所述选择栅施加Vcc。在所述位线方向上的所述未选择的存储单元例如C0n和C2n通过给它们的控制栅施加5-9伏特而被接通。当所述存储单元被擦除时，由于所述被选存储元的沟道被接通，所述读取表示一个导电状态，并且在同一位线方向上的其它存储元和选择晶体管也被接通。因此，通过读出放大器返回一个逻辑“1”状态。当所述存储单元被编程时，因为所述被选存储元的沟道被关闭，所述读取表现为一个非导电状态，并且因此所述读出放大器返回逻辑“0”。在所述未选择的存储单元C1(n-1)和C1(n+1)中，所述位线和公用源极节点都被偏置在0伏特，并且在所述位线和公用源极节点之间没有电流流动。
图7-8所述实施例与图2-4的实施例大体相似，并且相同的附图标记代表在所述两个实施例中相应的部件。但是，在图7-8所述实施例中，选择栅45直接位于源扩散区51上方并且被其相对侧的两组存储元共享。所述邻近选择栅45的浮置栅37部分地覆盖所述源扩散区。
如在图2-4的实施例中，控制栅38跨过相邻存储元排中的所述浮置栅37及绝缘区56，并且所述选择栅43-45在与所述排正交的方向上延伸并且平行于所述选择栅。位线57垂直于所述选择栅和控制栅，并且跨过在所述阵列各排中的所述位线接触46、选择栅、和控制栅38。所述擦除路径再次从所述浮置栅穿过隧穿氧化物40延伸到达下面的沟道区。
一个制造所述图7-8实施例的优选方法表示在图9A-9E中。在该方法中，在一个单晶硅衬底上热生长约60
到120
厚度的氧化物层40，在该实施例中所示单晶硅衬底为P型衬底41的形式，其中形成有P型阱52。可替换地，如果希望，一个N型阱也可以形成在所述P型衬底上，在这种情况下，在所述N型阱中将形成P型阱。
一个多晶硅或非晶硅(多晶-1)的导电层62被淀积在所述热氧化物上，具有300
到1500
量级的厚度，并且它的一部分被各向异性地刻蚀掉，以形成在有源区上方的、用于形成所述浮置栅37的硅条。如在以前实施例和最佳可视的图3中，这些条在所述排的方向上延伸，即在所述位线和公用源扩散区之间延伸。
在所述多晶-1条上形成一个多晶间电介质层42。所述硅优选地掺入有磷、砷或硼，达到每cm3 1017到1020量级的浓度。所述掺杂可以在淀积所述硅时就地进行或者直接地离子注入或穿过在其上的所述电介质层42离子注入到所述硅中。所述多晶间电介质可以是纯的氧化物或氧化物、氮化物及氧化物(ONO)的组合，并且在所述实施例中，其由具有30-100
量级厚度的下部氧化物层、具有60-200量级厚度的中间氮化物层、及一个具有30-100
量级厚度的上部氧化物层组成。
一个多晶硅(多晶-2)的第二层63被淀积在电介质膜42上。该层具有1500
-3500量级的厚度，并且掺入有磷、砷或硼，达到每cm3 1020到1021量级的浓度。一个CVD氧化物或氮化物层66被淀积在所述多晶-2层上，具有300
到1000
量级的厚度，且用作一个掩模以保护所述多晶-2材料在后续干刻蚀步骤中不会被刻蚀掉。
一个光刻掩模67被形成在层66上以定义所述控制栅，并且该层和所述多晶-2层63未被掩蔽的部分被各向异性地刻蚀掉，仅留下形成所述控制栅38的所述多晶-2部分。接着多晶间电介质层42的暴露部分和所述多晶-1层62的下面部分被各向异性地刻蚀掉以形成所述浮置栅37，如图9B所示。此后，通过使用如P31或As75的掺杂物的离子注入，在所述叠层栅之间的衬底中形成扩散区49。
在离子注入之后，一个电介质47被形成在控制栅和浮置栅的侧壁上，并且一个导电(多晶-3)层62被淀积在整个晶片上，如图9C所示。所述电介质可以是纯的氧化物或氧化物、氮化物及氧化物(ONO)的组合，并且在所述实施例中，它由具有30-100量级厚度的下部氧化物层、具有60-300量级厚度的中间氮化物层，及一个具有30-100量级厚度的上部氧化物层组成。所述多晶-3层通常为受到掺杂的多晶硅或多晶硅硅化物，并且被淀积到1500
到3000量级的厚度。
然后，多晶-3层被各向异性地刻蚀以形成选择栅43、44、45，如图9D所示。以这样的方式来形成，所述选择栅自对准并且平行于所述控制栅。如P31或As75的N型掺杂剂被注入P阱52中以形成所述位线扩散区50。
因此，在整个晶片上淀积一个如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)的玻璃材料60，然后刻蚀以形成用于位线接触46的开口，如图9E所示。最后，一个金属层被沉积在所述玻璃上面并且被构图以形成位线57和位线接触46。
图7和8实施例的操作基本上与图2-4实施例的操作原理相同。但是在本实施例中，选择栅45位于公用源扩散区51的上方，并且与前述实施例相比较，用于编程和读取操作的偏置是不同的。
在图10中，用于擦除(ERS)、编程(PGM)和读取(RD)操作的示意性偏置电压被表示在靠近所述阵列的终端处。在该示例中，存储单元C1n再次被选择。该存储元被置于所述控制栅CG1和位线BLn的交叉点上，并且为了方便定位，在所述图中被圈出。在所述阵列中的所有其它存储单元没有被选择。
在所述擦除操作期间，电子被迫从所述浮置栅隧穿进入其下的沟道区，给所述浮置栅留下正离子。当加在所述隧穿氧化物上的电场超过10mV/cm时，Fowler-Nordheim隧穿变得明显，并且具有足够能量的电子能够从所述浮置栅隧穿进入沟道区。
由于所述控制栅和所述选择栅围绕所述浮置栅或阴极电极，从所述控制栅和选择栅到所述浮置栅的高电压耦合被再次极大地加强，并且所述Fowler-Nordheim隧穿所需的电压明显地降低。所述被加强的耦合也能够使用较厚的隧穿氧化物而仍能够保持足够的电子隧穿。
可以使用两个不同的偏置条件进行擦除。在擦除模式1(ERS1)中，所述控制栅被偏置在-11到-18伏特量级的水平，所述选择栅被偏置在-6到-13伏特，并且所述位线、公用源极和P阱被偏置在0伏特。在擦除模式2(ERS2)中，所述控制栅被偏置在-6到-13伏特量级的水平，所述选择栅被偏置在-3到-8伏特，位线和公用源极被浮置，并且所述P阱被偏置在3到5伏特。
通过这些偏置条件，大部分施加在所述控制栅和所述选择栅之间的电压体现在所述浮置栅下的所述隧穿氧化物的两端。这触发了Fowler-Nordheim隧穿，电子从所述浮置栅隧穿进入到其下的沟道区。当所述浮置栅变得带更多正电荷时，所述存储单元的阈值电压(在本实施例中其优选为-2到-5伏特量级)变得更低。当所述控制栅被偏置在0伏特时，这会在所述浮置栅之下的沟道中产生一个反转层。因此，所述存储单元在擦除操作后进入导电状态(逻辑“1”)。
在未选择的存储单元中，所述控制栅和所述选择栅被偏置在0伏特，因此在擦除操作期间就没有Fowler-Nordheim隧穿。
在进行编程操作中，所述被选存储单元C1n的所述控制栅被偏置在9-11伏特的水平，对所述选择栅SG0和SG2-SG15施加7-10伏特，对选择栅SG16施加0伏特，对与被选存储元在相同位线方向上的其它存储单元(如C0n和C2n)的控制栅施加7-11伏特，所述位线和P阱维持在0伏特，并且给所述公用源极施加4-7伏特。通过给控制栅施加7-11伏特及给所述选择栅施加7-10伏特而接通所述存储元和选择晶体管。施加到正好在所述被选存储元之前的所述选择栅(在该例中SG1和C1n)的电压可以稍低，优选地为1-2伏特量级。
通过这些偏置条件，大部分在所述公用源极和所述位线之间的电压体现为跨过位于所述选择栅SG1和所述被选存储元C1n的浮置栅之间的中间沟道区，导致在该区域具有高电场。而且，由于从所述公用源极节点(即控制栅CG1和选择栅SG2)耦合高电压到所述浮置栅，建立一个跨过位于所述中间沟道区和所述浮置栅之间的氧化物的强垂直电场。当在编程操作中电子从所述位线流动到所述公用源极时，电子被跨过所述中间沟道区域的电场加速，并且其中的一些被加热。一些热电子被所述垂直场加速，这导致它们克服了所述氧化物的能量势垒(大约3.1电子伏特)并且注入所述浮置栅。
在所述编程操作结束后，所述浮置栅带负电，并且优选地为2-4伏特量级的所述存储单元的阈值电压变得更高。因此，当在读取操作期间所述控制栅被偏置在0伏特时，所述存储单元被关闭。在一个编程操作后，所述存储单元进入一个非导电状态(逻辑“0”)。
在与所述被选存储元C1n使用相同的控制栅的所述未选择存储单元C1(n-1)和C1(n+1)中，所述位线被偏置在3伏特，所述选择栅SG1被偏置在1-2伏特，并且所述控制栅为9-11伏特。因此，选择晶体管S1(n-1)和S1(n+1)截止，并且在存储元C1(n-1)和C1(n+1)中不会存在中间沟道热载流子注入。对于所述其它未选择的存储单元C0n和C2n，所述位线被偏置在0伏特，所述控制栅为7-11伏特，且正好在存储元C0n和C2n之前的所述选择栅为7-10伏特，这样最小化所述中间热载流子注入，并且所述浮置栅的电荷没有变化。
在所述读取模式中，所述被选存储单元C1n的控制栅被偏置在0-1.5伏特，所述公用源极被偏置在0伏特，给所述位线施加1-3伏特，并向所述选择栅SG0-SG15施加Vcc且对选择栅SG16施加0伏特。在所述位线方向上的所述未选择的存储单元例如C0n和C2n通过给它们的控制栅施加5-9伏特而被接通。当所述存储单元被擦除时，由于所述被选存储元的沟道被接通，所述读取表现为导电状态，并且在同一位线方向上的其它存储元和选择晶体管也被接通。因此，通过所述读出放大器，返回一个逻辑“1”状态。当所述存储单元被编程时，由于所述被选存储元的沟道被关闭，所述读取表现为一个非导电状态，并且因此所述读出放大器返回逻辑“0”。在所述未选择的存储单元C1(n-1)和C1(n+1)中，所述位线和公用源极节点都被偏置在0伏特，并且在所述位线和公用源极节点之间没有电流流动。
本发明具有多个重要的特征和优点。其提供一种与非闪速存储单元阵列，与以前提供的存储器结构相比，该阵列具有显著更小的存储元尺寸和更大的存储元密度。它也具有用于编程和擦除操作的增强高电压耦合，这意味着所述高电压可以被降低并且在浮置栅下面的所述隧穿氧化物可以较厚。所述阵列被偏置使得在其中的所有存储单元可以同时地被擦除，而编程是位可选择性的。
由前述的内容，很明显已经提供了一种新的和改进的与非闪速存储器和其制造方法。尽管仅对罗列的优选实施例进行了详细地描述，对本领域普通技术人员来说，很明显在不背离由所附权利要求书限定的本发明的范围内可以作出一定的变化和修改。
Claims (20)
1.一种与非闪速存储装置，包括：一具有有源区的衬底，在所述有源区中的位线扩散区和源区，且在所述位线扩散区和所述源区之间的有源区中没有其他扩散区，在所述位线扩散区和所述源区之间的所述有源区上方布置成排的、浮置栅和控制栅的多个叠层对，所述控制栅设置在所述浮置栅的上面，与各个所述叠层对对准并定位在各个所述叠层对的两侧的选择栅，所述控制栅和所述选择栅围绕所述浮置栅，在每排上方的位线，以及将所述位线和所述位线扩散区互连的位线接触。
2.如权利要求1所述存储装置，其中所述选择栅与浮置栅和控制栅的所述叠层对是自对准的。
3.如权利要求1所述存储装置，包括在所述浮置栅和所述衬底之间的隧穿氧化物，在所述浮置栅和所述选择栅之间的第一电介质，及在所述浮置栅和控制栅之间的第二电介质，第一电介质和第二电介质均厚于所述隧穿氧化物。
4.如权利要求1所述存储装置，其中擦除路径从所述浮置栅穿过所述浮置栅之下的隧穿氧化物延伸进入所述衬底中的沟道区，并且从所述控制栅和所述选择栅均耦合高电压到所述浮置栅。
5.如权利要求1所述存储装置，其中编程路径从在所述选择栅和所述浮置栅之间的偏离栅极沟道区延伸到所述浮置栅，并且从向着所述源区的位于所述叠层对的侧面的所述控制栅和所述选择栅均耦合高电压到所述浮置栅。
6.如权利要求1所述存储装置，其中编程路径从在所述选择栅和所述浮置栅之间的偏离栅极沟道区延伸到所述浮置栅，并且位于一被选存储元中所述叠层对的所述位线一侧的所述选择栅被偏置在比该排内的其它选择栅更低的电压，以控制在一编程操作期间用于有效热载流子注入的沟道电流。
7.如权利要求1所述存储装置，其中未被选择的存储元内的所述选择栅被偏置以接通在其下面的沟道，从而在所述位线扩散区和所述源扩散区之间形成一导电路径。
8.如权利要求1所述存储装置，其中用于包含一待编程的被选存储元的排的所述位线保持在0伏特，一正电压被施加在用于所述被选存储元的存储元选择栅上，比所述正电压高的多个正电压被分别施加到位于其中定位有所述被选存储元的所述排的所述第二端的源扩散区、所述被选存储元的所述控制栅上、未选择的存储元的所述选择栅上、和所述未选择的存储元的所述控制栅上。
9.如权利要求1所述存储装置，其中通过在所述控制栅上的第一负电压和在所述选择栅上的低于所述第一负电压的负电压，以及在所述位线扩散区、所述源区和其中形成有源区的P阱上为0伏特而形成一擦除路径。
10.如权利要求1所述存储装置，其中通过在所述控制栅上的第一负电压和在所述选择栅上的低于所述第一负电压的负电压，以及在其中形成有源区的P阱上为正电压且所述位线扩散区及所述源区浮置而形成一擦除路径。
11.如权利要求1所述存储装置，其中通过接通在未选择的存储元中的由所述选择栅极形成的晶体管和由控制栅和浮置栅的所述叠层对形成的晶体管，同时所述源区为0伏特，所述位线扩散区为1-3伏特，且在未选择的存储元中的该控制栅为高于所述位线扩散区的电压而形成一读取路径，并且被选存储元的控制栅被偏置在0-1.5伏特以形成在所述被选存储单元的所述浮置栅下面的用于擦除状态的导电沟道和用于编程状态的非导电沟道。
12.如权利要求1所述存储装置，包括能够同时擦除整个存储装置的擦除路径和可选择单个存储元的编程路径。
13.制造一种与非闪速存储装置的方法，包括以下步骤：在一硅衬底的有源区上形成一氧化物层，在所述氧化物层上形成第一硅层，在所述第一硅层上形成电介质膜，刻蚀掉所述电介质膜和所述第一硅层的一部分以形成具有暴露侧壁的选择栅的排，在所述选择栅的侧壁和顶表面上形成第一电介质层，在所述第一电介质层上形成第二硅层，在所述第二硅层上形成第二电介质层，在所述第二电介质层上形成第三硅层，刻蚀掉部分所述第三硅层以形成控制栅，刻蚀掉所述第二硅层和第二电介质层的一部分以形成由此与所述控制栅自对准的浮置栅，在位于所述选择栅之间的所述衬底的有源区中形成位线扩散区和源区，并且形成在所述排上的位线和将所述位线和所述位线扩散区互连的位线接触。
14.一种与非闪速存储装置，包括：一具有有源区的衬底，在所述有源区中的位线扩散区和源区，且在所述位线扩散区和所述源区之间的有源区中没有其他扩散区，在所述位线扩散区和所述源区之间的所述有源区上方布置成排的、浮置栅和控制栅的多个叠层对，并且所述控制栅设置在所述浮置栅的上面，与所述各叠层对对准并定位在浮置栅和控制栅的叠层对的每一个的两侧上的选择栅，所述控制栅和所述选择栅围绕所述浮置栅，在每排上面的位线，以及将所述每排上方的位线和所述位线扩散区互连的位线接触。
15.如权利要求14所述存储装置，其中所述选择栅与所述浮置栅和控制栅的所述叠层对是自对准的。
16.如权利要求14所述存储装置，包括在所述浮置栅和所述衬底之间的隧穿氧化物，一在所述浮置栅和所述选择栅之间的第一电介质，及在所述浮置栅和控制栅之间的第二电介质，第一电介质和第二电介质均厚于所述隧穿氧化物。
17.一种与非闪速存储装置，包括：一具有有源区的衬底，在所述有源区中交替间隔的位线扩散区和源区，且在所述位线扩散区和所述源区之间没有其他扩散区，布置在所述位线扩散区和所述源区之间的所述有源区上的成排的浮置栅和控制栅的多个叠层对，并且所述控制栅设置在所述浮置栅的上面，与各所述叠层对对准并位于浮置栅和控制栅的所述叠层对的两侧上的选择栅，所述控制栅和所述选择栅围绕所述浮置栅，在每排上面的位线，以及将所述位线和所述位线扩散区互连的位线接触。
18.如权利要求17所述存储装置，其中各个所述浮置栅和其上的所述控制栅为彼此相对自对准的。
19.如权利要求17所述存储装置，包括在所述浮置栅和所述衬底之间的隧穿氧化物，一在所述浮置栅和所述选择栅之间的第一电介质，及在所述浮置栅和控制栅之间的第二电介质，第一电介质和第二电介质均厚于所述隧穿氧化物。
20.制造一种与非闪速存储装置的方法，包括以下步骤：在一硅衬底的有源区上形成氧化物层，在所述氧化物层上形成第一硅层，刻蚀掉部分所述第一硅层以形成在所述有源区上方并沿排的方向延伸的硅条，在所述硅条上形成第一电介质膜，在所述第一电介质膜上形成第二硅层，在所述第二硅层上形成第二电介质膜，刻蚀掉所述第二硅层和第二电介质膜的一部分以形成具有暴露侧壁的控制栅的排，刻蚀掉所述硅条和所述第一电介质膜的一部分以形成堆叠在所述控制栅的下面并与之自对准的浮置栅，在所述衬底的有源区中形成靠近所述所述叠层对在所述排的一端处的源扩散区，在所述控制和浮置栅的侧壁上形成第三电介质膜，在所述第三电介质膜上淀积第三硅层，去掉部分所述第三硅层以在各个所述叠层对的两侧上形成选择栅，并且在所述排的一端的所述选择栅直接在所述源扩散区的上面，在所述衬底的有源区中形成靠近所述选择栅在所述排的另一端的位线扩散区，并且形成在所述排上的位线和将所述位线和所述位线扩散区互连的位线接触。
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Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888755B2 (en) * | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| JP2005302850A (ja) * | 2004-04-08 | 2005-10-27 | Renesas Technology Corp | 半導体記憶装置 |
| US7644239B2 (en) | 2004-05-03 | 2010-01-05 | Microsoft Corporation | Non-volatile memory cache performance improvement |
| TWI235462B (en) * | 2004-07-21 | 2005-07-01 | Powerchip Semiconductor Corp | Nonvolatile memory and manufacturing method thereof |
| US7490197B2 (en) | 2004-10-21 | 2009-02-10 | Microsoft Corporation | Using external memory devices to improve system performance |
| US20060108628A1 (en) * | 2004-11-25 | 2006-05-25 | Chih-Wei Hung | Multi-level split-gate flash memory |
| JP2006186073A (ja) * | 2004-12-27 | 2006-07-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8022489B2 (en) * | 2005-05-20 | 2011-09-20 | Macronix International Co., Ltd. | Air tunnel floating gate memory cell |
| US8914557B2 (en) | 2005-12-16 | 2014-12-16 | Microsoft Corporation | Optimizing write and wear performance for a memory |
| US7655970B2 (en) * | 2006-02-22 | 2010-02-02 | Macronix International Co., Ltd. | Single poly non-volatile memory device with inversion diffusion regions and methods for operating the same |
| US7951669B2 (en) * | 2006-04-13 | 2011-05-31 | Sandisk Corporation | Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element |
| US7759721B2 (en) * | 2006-05-17 | 2010-07-20 | Macronix International Co., Ltd. | Single poly non-volatile memory device with inversion diffusion regions and methods for operating the same |
| KR100762262B1 (ko) * | 2006-10-23 | 2007-10-01 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| KR100856701B1 (ko) * | 2006-12-04 | 2008-09-04 | 경북대학교 산학협력단 | 고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법 |
| KR100914684B1 (ko) | 2007-12-07 | 2009-08-28 | 경북대학교 산학협력단 | 플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법 |
| US8631203B2 (en) | 2007-12-10 | 2014-01-14 | Microsoft Corporation | Management of external memory functioning as virtual cache |
| KR100941619B1 (ko) * | 2008-02-04 | 2010-02-11 | 경북대학교 산학협력단 | 고성능 낸드 플래시 메모리 셀 스트링 및 셀 소자 및스위칭 소자 |
| US8032707B2 (en) | 2008-09-15 | 2011-10-04 | Microsoft Corporation | Managing cache data and metadata |
| US9032151B2 (en) | 2008-09-15 | 2015-05-12 | Microsoft Technology Licensing, Llc | Method and system for ensuring reliability of cache data and metadata subsequent to a reboot |
| US7953774B2 (en) | 2008-09-19 | 2011-05-31 | Microsoft Corporation | Aggregation of write traffic to a data store |
| KR20140142887A (ko) * | 2013-06-05 | 2014-12-15 | 에스케이하이닉스 주식회사 | 3차원 반도체 장치 및 그 제조방법 |
| CN104810369B (zh) * | 2014-01-23 | 2019-01-08 | 联华电子股份有限公司 | 存储器元件的半导体结构及布局结构 |
| CN104157306B (zh) * | 2014-08-26 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | Eeprom存储阵列及eeprom |
| KR20210091465A (ko) * | 2020-01-14 | 2021-07-22 | 에스케이하이닉스 주식회사 | 페이지 버퍼를 구비하는 반도체 메모리 장치 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1143253A (zh) * | 1994-09-13 | 1997-02-19 | 现代电子产业株式会社 | 制作非易失性存储器的方法 |
| CN1218294A (zh) * | 1997-10-09 | 1999-06-02 | 美商常忆科技股份有限公司 | 非易失p沟道金属氧化物半导体二晶体管存储单元和阵列 |
| US6400604B2 (en) * | 2000-02-09 | 2002-06-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a data reprogram mode |
| US20030117851A1 (en) * | 2001-12-24 | 2003-06-26 | Samsung Electronics Co., Ltd. | NAND-type flash memory device with multi-page program, multi-page read, multi-block erase operations |
| CN1495905A (zh) * | 2002-09-19 | 2004-05-12 | ǰѶϵͳ�ɷ�����˾ | 自对准分离栅极与非闪存及制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685770B2 (ja) * | 1987-12-28 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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| US6118161A (en) * | 1997-04-30 | 2000-09-12 | Texas Instruments Incorporated | Self-aligned trenched-channel lateral-current-flow transistor |
| TW475267B (en) * | 1999-07-13 | 2002-02-01 | Toshiba Corp | Semiconductor memory |
| TWI220316B (en) * | 2003-05-22 | 2004-08-11 | Powerchip Semiconductor Corp | Flash memory cell, flash memory cell array and manufacturing method thereof |
-
2004
- 2004-01-06 US US10/753,103 patent/US20050145923A1/en not_active Abandoned
- 2004-05-14 TW TW093113732A patent/TWI342616B/zh not_active IP Right Cessation
- 2004-05-21 CN CN2004100453756A patent/CN1637949B/zh not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1143253A (zh) * | 1994-09-13 | 1997-02-19 | 现代电子产业株式会社 | 制作非易失性存储器的方法 |
| CN1218294A (zh) * | 1997-10-09 | 1999-06-02 | 美商常忆科技股份有限公司 | 非易失p沟道金属氧化物半导体二晶体管存储单元和阵列 |
| US6400604B2 (en) * | 2000-02-09 | 2002-06-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having a data reprogram mode |
| US20030117851A1 (en) * | 2001-12-24 | 2003-06-26 | Samsung Electronics Co., Ltd. | NAND-type flash memory device with multi-page program, multi-page read, multi-block erase operations |
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