KR100771790B1 - Ｓｏｎｏｓ 플래쉬 메모리 소자 및 그의 제조방법 - Google Patents
Ｓｏｎｏｓ 플래쉬 메모리 소자 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100771790B1 KR100771790B1 KR1020060047686A KR20060047686A KR100771790B1 KR 100771790 B1 KR100771790 B1 KR 100771790B1 KR 1020060047686 A KR1020060047686 A KR 1020060047686A KR 20060047686 A KR20060047686 A KR 20060047686A KR 100771790 B1 KR100771790 B1 KR 100771790B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- memory device
- program
- flash memory
- gate lines
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 11
- -1 Silicon oxide nitride Chemical class 0.000 title abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 title abstract description 4
- 229910052710 silicon Inorganic materials 0.000 title abstract description 3
- 239000010703 silicon Substances 0.000 title abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title description 2
- 150000004767 nitrides Chemical class 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 description 11
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000001351 cycling effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 디스터번스(disturbance)를 방지하여 고온에서 리텐션(retention) 특성 및 사이클링(cycling) 후 특성을 향상시키기 위한 SONOS (Silicon Oxide Nitride Oxide Silicon) 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 이러한 목적을 달성하기 위한 SONOS 플래쉬 메모리 소자는 소자분리막에 의해 활성영역이 정해진 반도체 기판상에 일방향으로 배열되는 한 쌍의 프로그램 게이트 라인들과, 프로그램 게이트 라인들 및 이들 사이의 영역상에 형성되는 컨트롤 게이트 라인과, 프로그램 게이트 라인들과 컨트롤 게이트 라인간을 절연시키는 산화막과, 프로그램 게이트 라인들 하부의 활성영역상에 형성되는 트랩 질화막과, 반도체 기판과 상기 트랩 질화막간을 절연시키는 터널 산화막과, 트랩 질화막과 프로그램 게이트들간을 절연시키는 차단 산화막을 포함한다.
SONOS 플래쉬 메모리, 프로그램 게이트 라인, 컨트롤 게이트 라인
Description
도 1은 일반적인 싱글 타입 플래쉬 메모리 소자를 사용하여 표시되는 상태들을 도시한 도면
도 2 및 도 3은 일반적인 SONOS 플래쉬 메모리 소자를 사용하여 표시되는 상태들의 개략적인 소자 구성도 및 표시되는 상태들을 도시한 도면
도 4는 본 발명의 실시예에 따른 SONOS 플래쉬 메모리 소자의 평면도
도 5는 도 4를 A-A선에 따라 절취한 단면도
도 6은 도 4를 B-B선에 따라 절취한 단면도
도 7a 내지 도 7d는 본 발명의 실시예에 따른 SONOS 플래쉬 메모리 소자의 제조공정 단면도
도 8은 본 발명에 따른 SONOS 플래쉬 메모리 소자를 이용한 낸드 플래쉬 메모리 소자의 단위 스트링을 나타낸 회로도
<도면의 주요 부분에 대한 부호의 설명>
70 : 반도체 기판 71 : 터널 산화막
72 : 트랩 질화막 73 : 차단 산화막
74 : 프로그램 게이트 라인 75 : 산화막
76 : 컨트롤 게이트 라인
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 메모리 셀들간 디스터번스(disturbance)를 방지하여 고온에서 리텐션(retention) 특성 및 사이클링(cycling) 후 특성을 향상시키기 위한 SONOS(Silicon Oxide Nitride Oxide Silicon) 플래쉬 메모리 소자 및 그의 제조방법에 관한 것이다.
최근, 반도체 메모리 소자가 고용량화됨에 따라 비휘발성 메모리 소자의 중요성이 크게 대두되고 있다. 비휘발성 메모리 소자의 일예로 플래쉬 메모리 소자(flash memory device)를 들 수 있다.
종래의 플래쉬 메모리 소자는 하나의 셀 당 하나의 게이트를 갖는 싱글 타입(single type)으로 형성되며, 도 1에 도시된 바와 같이 상태 '1'과 상태'0'의 2가지 상태를 표시한다.
싱글 타입 플래쉬 메모리 소자는 그 자체로 우수하기는 하나, 최근의 고집적도 요구를 만족시키지 못한다. 이에 따라, 하나의 셀 당 적어도 둘 이상의 게이트 구조물을 갖는 멀티 비트 셀(multi bit cell)이 제안되었다. 또한, 이와 같은 멀티 비트 셀을 구현하기 위해서 SONOS(Silicon Oxide Nitride Oxide Silicon) 구조가 제안되었다.
SONOS 구조의 플래쉬 메모리 소자는 반도체 기판상에 터널 산화막, 트랩 질화막, 차단 산화막으로 구성되는 ONO(Oxide Nitride Oxide)막을 형성하고, 그 위에 실리콘 게이트가 형성되며 게이트 양측으로는 소오스 전극 및 드레인 전극이 형성된 구조를 갖는다. 이러한 SONOS 플래쉬 메모리 소자는 도 2에 도시된 바와 같이, 전자의 주입 위치가 어디냐에 따라서 트랜지스터의 턴온(turn on) 전류량을 조절할 수 있으며, 도 3에 도시된 바와 같이 상태'11', 상태'10', 상태'01' 및 상태'00'의 4가지 상태를 표시할 수 있는 바 최근의 고집적도 요구를 어느 정도 만족시킬 수 있다.
이와 같은 SONOS 플래쉬 메모리 소자는 다른 비휘발성 메모리 소자와 마찬가지로 프로그램(program), 독출(read) 및 소거(erase)의 세 가지 동작을 한다.
프로그램 동작의 경우, 게이트와 드레인에 임의의 프로그램 전압이 인가되면 핫 전자(hot electron)가 형성되고, 이러한 핫 전자는 터널링(tunneling)에 의해 드레인에 가까운 부근의 트랩 질화막에 포획되어 존재하게 되며, 이에 따라 소자의 문턱전압이 높아져 데이터 프로그램이 이루어진다. 독출 동작의 경우, 게이트에 독출 전압이 인가되면 소오스 및 드레인 사이에 흐르는 전류를 센싱(sensing) 회로를 이용하여 감지함으로써 데이터 독출이 이루어진다. 소거 동작의 경우, 게이트와 드레인 및 소오스를 오픈시킨 상태로 기판에 소거 전압이 인가됨에 따라 트랩 질화막에 포획되었던 핫 전자가 기판으로부터 밀어내지며, 이에 따라 문턱전압이 낮아져 데이터 소거가 이루어진다.
그러나, 종래의 SONOS 메모리 소자는 트랩 질화막이 부도체이기는 하나, 트랩 질화막내에서 전자의 이동을 완전히 막을 수 없는 바, 셀 오동작이 유발되는 문제점이 있다. 이것은 어느 한 쪽에 포획된 전자가 다른 한 쪽으로 이동됨에 따른 결과이다.
결국, 종래의 SONOS 메모리 소자는 트랩 질화막내에서의 전자 이동으로 인해 하나의 셀 안에 존재하는 2 비트간의 디스터번스(disturbance)가 발생되고, 고온에서 리텐션(retention) 특성 및 사이클링(cycling) 후 특성이 불량하여 소자의 특성 및 신뢰성을 확보할 수 없다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 메모리 셀들간 디스터번스(disturbance)를 방지하여 고온에서 리텐션(retention) 특성 및 사이클링(cycling) 후 특성을 향상시킬 수 있는 SONOS 플래쉬 메모리 소자 및 그의 제조방법을 제공하는데 있다.
본 발명의 일실시예에 따른 SONOS 플래쉬 메모리 소자는 소자분리막에 의해 활성영역이 정해진 반도체 기판상에 일방향으로 배열되는 한 쌍의 프로그램 게이트 라인들과, 상기 프로그램 게이트 라인들 및 이들 사이의 영역상에 형성되는 컨트롤 게이트 라인과, 상기 프로그램 게이트 라인들과 상기 컨트롤 게이트 라인간을 절연 시키는 산화막과, 상기 프로그램 게이트 라인들 하부의 상기 활성영역상에 형성되는 트랩 질화막과, 상기 반도체 기판과 상기 트랩 질화막간을 절연시키는 터널 산화막과, 상기 트랩 질화막과 상기 프로그램 게이트들간을 절연시키는 차단 산화막을 포함한다.
본 발명의 일실시예에 따른 SONOS 플래쉬 메모리 소자의 제조방법은 소자분리막에 의해 활성영역이 정해진 반도체 기판의 상기 활성영역상에 터널 산화막과 트랩 질화막을 적층 형성하는 단계와, 상기 트랩 질화막을 포함한 전면에 차단 산화막과 제 1 도전막을 순차 형성하는 단계와, 상기 제 1 도전막부터 상기 터널 산화막까지의 적층 구조물을 패터닝하여 상기 터널 산화막과 상기 트랩 질화막과 상기 차단 산화막 및 프로그램 게이트 라인으로 구성되는 한 쌍의 적층 구조물들을 형성하는 단계와, 상기 적층 구조물들을 포함한 전면에 산화막과 제 2 도전막을 순차 형성하는 단계와, 상기 제 2 도전막을 패터닝하여 상기 한 쌍의 적층 구조물들 및 이들 사이의 영역상에 컨트롤 게이트 라인 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 4는 본 발명의 실시예에 따른 SONOS 플래쉬 메모리 소자의 평면도이고, 도 5는 도 4를 A-A선에 따라 절취한 단면도이고, 도 6은 도 4를 B-B선에 따라 절취한 단면도이다.
도 4 내지 도 6을 참조하면, 본 발명에 따른 SONOS 플래쉬 메모리 소자는 소자분리막(70a)에 의해 활성영역이 정해진 반도체 기판(70)과, 반도체 기판(70)상에 활성영역을 가로지르며 일방향으로 배열되어 형성되어 활성영역을 가로지르는 한 쌍의 프로그램 게이트 라인(74)들과, 프로그램 게이트 라인(74)들과 나란하게 배열되며 쌍을 이루는 프로그램 게이트 라인(74)들 및 이들 사이의 영역상에 형성되는 컨트롤 게이트 라인(76)과, 프로그램 게이트 라인(74)들 하부의 활성영역상에는 형성되어 프로그램 동작시 핫 홀(hole)이 주입되는 트랩 질화막(72)을 구비한다.
반도체 기판(70)과 트랩 질화막(72)은 그들 사이에 형성되는 터널 산화막(71)에 의해 절연되고, 트랩 질화막(72)과 프로그램 게이트 라인(74)간은 차단 산화막(73)에 의해 절연되며, 프로그램 게이트 라인(74)과 컨트롤 게이트 라인(76)은 그들 사이에 형성되는 산화막(75)에 의해 절연되어 있다. 그리고, 컨트롤 게이트 라인(76)과 한 쌍의 프로그램 게이트 라인(74)들 양측의 활성영역에는 접합 영역(77)이 형성되어, 하나의 컨트롤 게이트 라인(76)을 공유하는 한 쌍의 메모리 셀을 구성하고 있다.
여기서, 터널 산화막(71), 차단 산화막(73) 및 트랩 질화막(72)은 25Å, 60Å, 65Å의 두께로 구성함이 바람직하며, 산화막(75)은 250Å 두께의 HTO(High Temperature Oxide)로 구성함이 바람직하다.
이와 같이 본 발명에서는 하나의 컨트롤 게이트 라인(76)을 공유하는 메모리 셀들의 트랩 질화막(72)을 분리하여 구성하여, 트랩 질화막(72)내에서의 전하 이동에 따른 메모리 셀들간 디스터번스(disturbance)를 방지할 수 있다. 또한, 컨트롤 게이트(76)에 의하여 메모리 셀들간에 간섭을 최소화할 수 있다.
본 발명의 실시예에 따른 SONOS 플래쉬 메모리 소자의 제조방법은 다음과 같다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 SONOS 플래쉬 메모리 소자의 제조공정 단면도이다.
도 7a를 참조하면, 얕은 트렌치 구조의 소자분리막(70a : 도 6참조)에 의해 활성영역이 정의된 반도체 기판(70)상에 터널 산화막(71), 트랩 질화막(72)을 순차 형성한다. 터널 산화막(71)은 15 내지 35Å의 두께 바람직하게는 25Å의 두께로 형성하고, 트랩 질화막(72)은 55 내지 75Å의 두께, 바람직하게는 65Å의 두께로 형성한다. 도면으로 제시한 실시예에서는 소자분리막(70a)을 얕은 트렌치 구조로 형성하였으나, LOCOS 구조로 형성할 수도 있다.
이어, 사진 식각 공정으로 소자분리막(70a)상에 형성된 트랩 질화막(72)과 터널 산화막(71)을 제거한다. 이때, 도시하지 않았지만 낸드 플래쉬 메모리 소자의 선택 트랜지스터가 형성될 부분의 트랩 질화막(72)과 터널 산화막(71)도 함께 제거하는 것이 좋다.
그리고, 트랩 질화막(72)을 포함한 전면에 차단 산화막(73)과 프로그램 게이트 라인용 제 1 도전막(74a)을 순차 형성한다. 차단 산화막은 50 내지 70Å의 두께, 더욱 바람직하게는 60Å의 두께로 형성하고, 제 1 도전막(74a)은 500Å 두께의 폴리실리콘막으로 형성한다.
도 7b를 참조하면, 사진 식각 공정으로 제 1 도전막(74a), 차단 산화막(73), 트랩 질화막(72) 및 터널 산화막(71)을 패터닝하여 터널 산화막(71), 트랩 질화막(72), 차단 산화막(73) 및 프로그램 게이트 라인(74)으로 이루어진 한 쌍의 적층 구조물을 형성한다.
도 7c를 참조하면, 적층 구조물을 포함한 전면에 산화막(75)을 형성하고, 산화막(75)상에 컨트롤 게이트 라인용 제 2 도전막(76a)을 형성한다. 산화막(75)은 150 내지 350Å의 두께, 바람직하게는 250Å 두께의HTO(High Temperature Oxide)막으로 형성하고, 제 2 도전막(76a)은 500Å 두께의 폴리실리콘막으로 형성한다.
도 7d를 참조하면, 사진 식각 공정으로 제 2 도전막(76a)과 산화막(75)을 패터닝하여 쌍을 이루는 프로그램 게이트 라인(74)들과 그들 사이의 영역 상부에 컨트롤 게이트 라인(76)을 형성한다. 이후, 컨트롤 게이트 라인(76) 및 프로그램 게이트 라인(74)들을 마스크로 불순물 이온을 예를 들어, 1E13ions/㎠의 농도를 갖는 인(P) 이온을 50KeV의 이온 에너지로 주입하여 컨트롤 게이트 라인(76)들 및 프로그램 게이트 라인(74) 양측의 활성영역에 접합 영역(77)을 형성한다.
이상으로 본 발명의 실시예에 따른 SONOS 플래쉬 메모리 소자 제조를 완료한다.
도 8은 본 발명에 따른 SONOS 플래쉬 메모리 소자를 이용한 낸드 플래쉬 메모리 소자의 단위 스트링을 나타낸 회로도이다.
도 8을 참조하면, 본 발명에 따른 낸드 플래쉬 메모리 소자의 단위 스트링은 비트 라인(BL)과 공통 소오스 라인(CSL) 사이에 직렬 연결되는 드레인 선택 라인(DSL), 다수의 메모리 셀들(MC0 내지 MC15) 및 소오스 선택 라인(SSL)으로 구성되며, 메모리 셀들은 터널 산화막, 트랩 질화막, 차단 산화막 및 프로그램 게이트 라인이 적층된 구조를 가지며, 각 메모리 셀들의 프로그램 게이트 라인에는 WL0 내지 WL15이 연결되어 있다. 그리고, 메모리 셀들은 2개씩 한 쌍을 이루며 쌍을 이루는 2개의 메모리 셀의 프로그렘 게이트 라인들 상부에는 단일 컨트롤 게이트(CG0,.. , CG8)이 형성되어 이웃하는 메모리 셀들간의 간섭을 방지하고 있다.
이와 같은 SONOS 낸드 플래쉬 메모리 소자의 프로그램은 동작은 밴드 대 밴드 핫 홀 주입(band to band hot hole injection)에 의해 트랩 질화막막에 핫 홀(hot hole)을 주입하는 방식을 이용한다.
컨트롤 게이트를 기준으로 드레인 선택 라인(DSL)쪽에 위치하는 메모리 셀 예를 들어, MC12를 프로그램할 때에는 비트라인(BL)에는 5V의 전압을 인가하여 핫 캐리어가 발생되도록 하고 드레인 선택 라인(DSL)에는 7V의 전압을 WL0, CG1, WL1, ..., CG6, WL11에는 10V의 전압을 인가하여 턴온시키고, WL12에는 -7V의 전압을 인가하고, CG7, WL13, ...., WL15 및 소오스 선택 라인(SSL) 및 p웰에는 0V의 전압을 인가한다. 따라서, 드레인 선택 라인(DSL)의 정션에서 발생되는 핫 캐리어가 턴 온 상태의 드레인 선택 라인(DSL) 및 MC1 내지 MC11을 거쳐 MC12의 정션으로 전달되며 MC12의 워드라인 WL12에 인가되는 -7V의 전압의 영향을 받아 핫 캐리어 중에 홀이 트랩 질화막(72)으로 주입되어 셀의 문턱전압을 낮춤으로써 프로그램이 수행된다.
한편, 컨트롤 게이트를 기준으로 소오스 선택 라인(SSL)쪽에 위치하는 메모리 셀 프로그램시 예를 들어, MC13을 프로그램하는 경우에는 비트라인(BL)에는 0V의 전압을 인가하고 드레인 선택 라인(DSL)에는 0V의 전압을 WL0, CG1, WL1, ..., WL12, CG7에는 0V의 전압을 인가하고, WL13에는 -7V의 전압을 인가하고, CG7, WL13, ...., WL15에는 10V의 전압을, 소오스 선택 라인(SSL)에는 7V의 전압을 p웰에는 0V의 전압을 인가한다. 따라서, 소오스 선택 라인(SSL)의 정션에서 핫 캐리어가 발생되고, 소오스 선택 라인(SSL) 및 MC15와 MC14가 턴온되어 핫 캐리어가 MC13의 정션으로 이동되며 MC13의 워드라인 WL13에 인가되는 -7V의 전압의 영향을 받아 정션에 존재하는 핫 캐리어 중 홀 성분이 트랩 질화막(72)으로 주입되어 셀의 문턱전압을 낮춤으로써 프로그램이 수행된다.
전술한 프로그램 동작시 쌍을 이루는 메모리 셀들 MC12 및 MC13 상부의 컨트롤 게이트 CG7에는 0V의 전압이 인가되므로 프로그램 동작시 MC12와 MC13간의 간섭을 막을 수 있다.
독출 동작은 밴드 대 밴드 전류 센싱(band to band current sensing)에 의해 전류를 센싱하므로써 데이터 독출을 수행한다. 그리고, 소거 동작은 FN 터널링에 의하여 반도체 기판의 전자를 트랩 질화막에 주입하여 프로그램 동작에 의해 낮아진 문턱전압을 높임으로써 데이터 소거가 이루어진다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 컨트롤 게이트 라인을 공유하며 쌍을 이루는 메모리 셀들의 트랩 질화막을 분리하여 구성하여 메모리 셀들간 디스터번스를 방지할 수 있으므로 소자의 특성 및 신뢰성을 확보할 수 있다.
둘째, 쌍을 이루는 메모리 셀들 상부에 컨트롤 게이트를 구성하여 메모리 셀들간 간섭을 방지할 수 있다.
Claims (6)
- 소자분리막에 의해 활성영역이 정해진 반도체 기판상에 일방향으로 배열되는 한 쌍의 프로그램 게이트 라인들;상기 프로그램 게이트 라인들 및 이들 사이의 영역상에 형성되는 컨트롤 게이트 라인;상기 프로그램 게이트 라인들과 상기 컨트롤 게이트 라인간을 절연시키는 제 1 산화막;상기 프로그램 게이트 라인들 하부의 상기 활성영역상에 형성되는 질화막;상기 반도체 기판과 상기 질화막간을 절연시키는 터널 산화막; 및상기 질화막과 상기 프로그램 게이트들간을 절연시키는 제 2 산화막을 포함하는 SONOS 플래쉬 메모리 소자.
- 제 1항에 있어서, 상기 컨트롤 게이트 라인 및 상기 한 쌍의 프로그램 게이트 라인들 양측의 상기 활성영역에 접합영역을 더 구비하는 SONOS 플래쉬 메모리 소자.
- 반도체 기판의 활성영역상에 터널 산화막, 질화막, 제 1 산화막 및 제1 도전막으로 이루어진 적층막을 형성하는 단계;상기 적층막을 패터닝하여 한 쌍의 적층구조물을 형성하는 단계;상기 적층구조물상에 제2 산화막 및 제2 도전막을 형성하는 단계; 및상기 제2 도전막을 패터닝하여 상기 한 쌍의 적층구조물 및 이들 사이의 영역에 컨트롤 게이트 라인을 형성하는 단계를 포함하는 SONOS 플래쉬 메모리 소자의 제조방법.
- 제 3항에 있어서,상기 컨트롤 게이트 라인을 형성한 후에 상기 컨트롤 게이트 라인 및 상기 적층구조물을 마스크로 이온 주입 공정을 실시하여 접합영역을 형성하는 단계를 더 포함하는 SONOS 플래쉬 메모리 소자의 제조방법.
- 제 3항에 있어서,상기 제 1 도전막 및 상기 제 2 도전막을 폴리실리콘막으로 형성하는 SONOS 플래쉬 메모리 소자의 제조방법.
- 제 3항에 있어서,상기 제 2 산화막을 HTO(Hot Temperature Oxide)막으로 형성하는 SONOS 플래쉬 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060047686A KR100771790B1 (ko) | 2006-05-26 | 2006-05-26 | Ｓｏｎｏｓ 플래쉬 메모리 소자 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060047686A KR100771790B1 (ko) | 2006-05-26 | 2006-05-26 | Ｓｏｎｏｓ 플래쉬 메모리 소자 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100771790B1 true KR100771790B1 (ko) | 2007-10-30 |
Family
ID=38816414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060047686A KR100771790B1 (ko) | 2006-05-26 | 2006-05-26 | Ｓｏｎｏｓ 플래쉬 메모리 소자 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100771790B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010103072A (ko) * | 2001-08-25 | 2001-11-23 | 최웅림 | 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법 |
| US6888194B2 (en) | 2002-02-27 | 2005-05-03 | Nec Electronics Corporation | Nonvolatile semiconductor memory device, manufacturing method thereof, and operating method thereof |
-
2006
- 2006-05-26 KR KR1020060047686A patent/KR100771790B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010103072A (ko) * | 2001-08-25 | 2001-11-23 | 최웅림 | 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법 |
| US6888194B2 (en) | 2002-02-27 | 2005-05-03 | Nec Electronics Corporation | Nonvolatile semiconductor memory device, manufacturing method thereof, and operating method thereof |
Non-Patent Citations (1)
| Title |
|---|
| 10-2001-103072 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100468745B1 (ko) | 실리콘-옥사이드-나이트라이드-옥사이드-실리콘 게이트구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법 | |
| US7317639B2 (en) | Two-bit charge trap nonvolatile memory device and methods of operating and fabricating the same | |
| JP3573691B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| CN100380667C (zh) | 自对准分离栅极与非闪存及制造方法 | |
| JP5367222B2 (ja) | 不揮発性メモリ素子の動作方法 | |
| US6977209B2 (en) | Method of manufacturing non-volatile semiconductor memory device and method for controlling same | |
| US9847343B2 (en) | Charge trapping nonvolatile memory devices, methods of fabricating the same, and methods of operating the same | |
| US8415721B2 (en) | Field side sub-bitline nor flash array and method of fabricating the same | |
| JP2006093695A (ja) | 不揮発性メモリ素子及びその形成方法 | |
| CN1637949B (zh) | 具有加强编程和擦除功能的与非闪速存储器及其制造方法 | |
| KR20030055871A (ko) | 비휘발성 메모리소자 및 그 제조방법 | |
| US20060261399A1 (en) | Split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing | |
| KR100932134B1 (ko) | 싱글 폴리형 이이피롬 및 그의 제조 방법 | |
| TW200908343A (en) | Non-volatile semiconductor memory device | |
| TWI390709B (zh) | 用於抹除記憶體裝置之方法以及多階程式化記憶體裝置 | |
| KR20140026148A (ko) | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 | |
| US7652320B2 (en) | Non-volatile memory device having improved band-to-band tunneling induced hot electron injection efficiency and manufacturing method thereof | |
| US20060261402A1 (en) | Air tunnel floating gate memory cell and method for making the same | |
| JP2005142354A (ja) | 不揮発性半導体記憶装置及びその駆動方法及びその製造方法 | |
| JP2005209931A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100771790B1 (ko) | Ｓｏｎｏｓ 플래쉬 메모리 소자 및 그의 제조방법 | |
| KR100706791B1 (ko) | 비휘발성 기억 장치, 그 형성 방법 및 동작 방법 | |
| JP2004158614A (ja) | 不揮発性半導体メモリ装置およびそのデータ書き込み方法 | |
| US20060226467A1 (en) | P-channel charge trapping memory device with sub-gate | |
| KR0183855B1 (ko) | 플래쉬 메모리 장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |