CN116634768A - 一种nor型存储组及其制备方法、存储芯片 - Google Patents

一种nor型存储组及其制备方法、存储芯片 Download PDF

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CN116634768A CN202310651702.5A CN202310651702A CN116634768A CN 116634768 A CN116634768 A CN 116634768A CN 202310651702 A CN202310651702 A CN 202310651702A CN 116634768 A CN116634768 A CN 116634768A
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Haibing Peng
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Abstract

本发明公开了一种NOR型存储组及其制备方法、存储芯片。NOR型存储组包括：衬底及位于衬底上的多个存储单元组；每个存储单元组包括两个存储单元，存储单元包括漏极、源极、导电沟道、侧栅极和存储结构；漏极与导电沟道远离衬底的一端连接，源极与导电沟道靠近衬底的一端连接；同一个存储单元组内的两个存储单元的侧栅极分别位于导电沟道的两侧；存储组中所有存储单元的导电沟道由一片半导体鳍提供；半导体鳍包括多个相连接的柱体，每一存储单元组对应至少一个柱体；在一个存储单元组中，至少一个柱体位于两个侧栅极之间；存储结构位于侧栅极与导电沟道之间，存储结构围绕半导体鳍设置。本发明提升了NOR型存储组的编程效率和擦除效率。

Description

一种NOR型存储组及其制备方法、存储芯片
技术领域
本发明涉及闪存技术领域，尤其涉及一种NOR型存储组及其制备方法、存储芯片。
背景技术
闪存是一种非易失性存储器，即断电数据也不会丢失，从而得到了广泛应用。
闪存包括NOR型闪存和NAND型闪存，NOR型闪存可以对其每一个存储单元进行独立的读写操作，提供了完全的随机存取功能，因此能用于可执行程序的非易失性存储。
然而，目前NAND型闪存能提供极高的单元密度，可以达到高存储密度，并且写入和擦除的速度也很快，而NOR型闪存的结构导致NOR型闪存的编程和擦除效率较低。
发明内容
本发明提供了一种NOR型存储组及其制备方法、存储芯片，以解决NOR型闪存的编程和擦除效率较低的问题。
根据本发明的一方面，提供了一种NOR型存储组，NOR型存储组包括：衬底及位于所述衬底上的多个存储单元组；
每个所述存储单元组包括两个存储单元，每个所述存储单元包括漏极、源极、导电沟道、侧栅极和存储结构；所述漏极与所述导电沟道远离所述衬底的一端连接，所述源极与所述导电沟道靠近所述衬底的一端连接；同一个存储单元组内的两个存储单元的侧栅极分别位于所述导电沟道的两侧；
所述存储组中所有存储单元的导电沟道由一片半导体鳍提供；
所述半导体鳍包括多个相连接的柱体，每一所述存储单元组对应至少一个所述柱体；在一个存储单元组中，至少一个所述柱体位于两个侧栅极之间；
所述存储结构位于所述侧栅极与所述导电沟道之间，所述存储结构围绕所述半导体鳍设置。
可选的，所述半导体鳍还包括多个连接体；
相邻所述柱体通过所述连接体连接；
在所述侧栅极与所述导电沟道的排列方向上，所述连接体的宽度小于所述柱体的宽度。
可选的，所述柱体为圆柱体、椭圆柱体、长方体或斜柱体。
可选的，多个存储单元组位于所述衬底的第一表面；
所述源极、所述导电沟道和所述漏极连接形成的直线，与所述第一表面之间的角度大于10度且小于或等于90度。
可选的，在所述侧栅极与所述导电沟道的排列方向上，所述源极的宽度大于或等于所述导电沟道的宽度。
可选的，每一所述存储单元组对应至少两个所述柱体；
在同一所述存储单元组中，至少两个所述柱体在所述衬底的投影相切。
可选的，所述存储结构包括：隧穿介质层、电荷存储层和阻断介质层；
所述隧穿介质层紧邻所述导电沟道且与所述导电沟道接触；
所述电荷存储层紧邻所述隧穿介质层且通过所述隧穿介质层与所述导电沟道的部分区段对应设置；
所述阻断介质层位于所述侧栅极与所述电荷存储层之间且与所述导电沟道的全部区段对应设置。
根据本发明的另一方面，提供了一种NOR型存储组的制备方法，该制备方法包括：
提供衬底；
在所述衬底上形成多个存储单元组；其中，每个存储单元组包括两个存储单元，每个所述存储单元包括漏极、源极、导电沟道、侧栅极和存储结构；所述漏极与所述导电沟道远离所述衬底的一端连接，所述源极与所述导电沟道靠近所述衬底的一端连接；同一个存储单元组内的两个存储单元的侧栅极分别位于所述导电沟道的两侧；
形成多个所述存储单元组包括：
在所述衬底上形成漏极和源极；其中，所述漏极与所述导电沟道远离所述衬底的一端连接，所述源极与所述导电沟道靠近所述衬底的一端连接；
形成一片半导体鳍；
形成所述存储单元的导电沟道；其中，所述存储组中所有存储单元的导电沟道由所述半导体鳍提供；所述半导体鳍包括多个相连接的柱体，每一所述存储单元组对应至少一个所述柱体；在一个存储单元组中，至少一个所述柱体位于两个侧栅极之间；
形成所述存储结构；其中，所述存储结构位于所述侧栅极与所述导电沟道之间，所述存储结构围绕所述半导体鳍设置；
形成所述侧栅极；其中，同一存储单元组内的两个存储单元的侧栅极分别位于所述半导体鳍的两侧。
可选的，所述源极、所述导电沟道与所述漏极连接形成的直线，与所述衬底之间的角度大于10度且小于90度时，所述形成一片半导体鳍包括：
采用各向异性的刻蚀方法，在所述衬底内部刻蚀出与所述衬底成预设角度的硅鳍；其中，所述预设角度大于10度且小于90度。
根据本发明的另一方面，提供了一种存储芯片，存储芯片包括本发明任一实施例所述的NOR型存储组。
本发明实施例的技术方案，所有存储单元的导电沟道由一片半导体鳍提供，半导体鳍包括多个柱体，每一存储单元组对应至少一个柱体，且存储结构围绕半导体鳍设置也形成柱体或者近似柱体，柱体形状的存储结构的侧面积较大，使得存储结构与侧栅极的接触面积较大，则存储结构中的电荷存储层与侧栅极之间的耦合电容Cc较大，从而增大闪存的耦合系数αC＝CC/CT(其中，CT为电荷存储层与侧栅极、源极、漏极之间的总电容)，便于通过导电沟道向存储结构写入电荷或从存储结构移除电荷，从而提升NOR存储组的编程效率和擦除效率。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种NOR型存储组的俯视图；
图2是图1沿a1-a2方向的剖视图；
图3是本发明实施例提供的又一种NOR型存储组的俯视图；
图4是本发明实施例提供的又一种NOR型存储组的剖视图；
图5是本发明实施例提供的又一种NOR型存储组的俯视图；
图6是本发明实施例提供的又一种NOR型存储组的俯视图；
图7-图13是本发明实施例提供的NOR型存储组的制备方法中各个步骤对应的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
NOR型存储组包括存储结构，存储结构可以存储电荷，实现掉电保存。通过向存储结构写入电荷，实现对存储组进行编程操作；通过将存储结构中的电荷移除，实现对存储组进行擦除操作。但是现有的NOR型存储组的单元密度较低，导致NOR型存储组的编程效率和擦除效率较低。并且，NOR型存储组和NAND型存储组执行擦除时块尺寸不同，进一步拉大了NOR型存储组和NAND型存储组之间的性能差距。示例性的，擦除NOR器件时一般是以64～128KB的块进行的，执行一个写入/擦除操作的时间为5s左右，而擦除NAND器件一般是以8～32KB的块进行的，执行相同的操作最多只需要4ms左右。因此，NOR型存储组的擦除和编程效率较低。
针对上述技术问题，本发明实施例提供了一种NOR型存储组。图1是本发明实施例提供的一种NOR型存储组的俯视图，图2是图1沿a1-a2方向的剖视图。如图1和图2所示，NOR型存储组包括：衬底10及位于衬底10上的多个存储单元组20；每个存储单元组20包括两个存储单元210，每个存储单元210包括漏极211、源极212、导电沟道213、侧栅极214和存储结构215；漏极211与导电沟道213远离衬底10的一端连接，源极212与导电沟道213靠近衬底10的一端连接；同一个存储单元组20内的两个存储单元210的侧栅极214分别位于导电沟道213的两侧；存储组中所有存储单元210的导电沟道213由一片半导体鳍提供；半导体鳍包括多个相连接的柱体A1，每一存储单元组20对应至少一个柱体A1；在一个存储单元组20中，至少一个柱体A1位于两个侧栅极214之间；存储结构215位于侧栅极214与导电沟道213之间，存储结构215围绕半导体鳍设置。
其中，衬底10具有支撑和保护作用。多个存储单元组20沿与衬底10表面平行的方向排列。漏极211(位线，Bit Line)和源极212(源线，Source Line)由导电的重掺杂硅组成(可选的，可进行表面金属化形成金属硅化物以增强导电性，如采用Ni，Co进行硅表面金属化)。在NOR型存储组中，所有的漏极211与导电沟道213远离衬底10的一端连接，所有的源极212与导电沟道213靠近衬底10的一端连接；在其他一些实施方式中，也可以所有的源极212与导电沟道213远离衬底10的一端连接，所有的漏极211与导电沟道213靠近衬底10的一端连接，从而实现形成从漏极211经过导电沟道213流向源极212的沟道电流，或形成从源极212经过导电沟道213流向漏极211的沟道电流，便于实现向存储结构215中写入电荷或从存储结构215移除电荷，即实现编程或擦除操作。
存储结构215例如为浮置栅极(floating gate)、电荷捕捉层(charge trappinglayer)或纳米晶体(nano-crystal)，可以存储电荷，掉电不丢失，实现非易失性存储。侧栅极214例如为选择栅极(字线，Word Line)，侧栅极214例如由重掺杂多晶硅，或者是重掺杂多晶硅与TaN或者钨组合制成。通过向侧栅极214写入选择电压，可以选中需要操作的存储单元210，便于对目标存储单元210进行编程或擦除操作。在存储单元组20的排列方向上，相邻两个侧栅极214之间还设置有绝缘层30，绝缘层30将相邻的存储单元组20进行绝缘。
具体的，半导体鳍包括多个相连接的柱体A1，由于柱体A1的侧面积较大，存储结构215围绕半导体鳍设置，即存储结构215与柱体A1的侧面接触，也形成柱体或近似柱体；侧栅极214也围绕并与存储结构215的侧面接触。柱体形状的存储结构215的侧面积较大，使得侧栅极214与存储结构215的接触面积较大，则存储结构215中的电荷存储层2152与侧栅极214之间的耦合电容Cc较大，从而增大闪存的耦合系数αC＝CC/CT(其中，CT为电荷存储层2152与侧栅极214、源极212、漏极211之间的总电容)，便于通过导电沟道213向电荷存储层2152写入电荷或从其中移除电荷，从而提升NOR存储组的编程效率和擦除效率。更具体而言，在编程或擦除操作时，因耦合系数αC较大，在侧栅极214与源极212、漏极211之间施加同等的电压，相比于其他耦合系数αC较小的存储结构(例如半导体鳍为均匀一体的长方体结构，使存储结构215也为长方体且仅其一个侧面与侧栅极214接触)，在电荷存储层2152产生的分电压较大，从而提升NOR存储组的编程速度和擦除速度，减小编程时间和擦除时间，提升编程效率和擦除效率。当每一存储单元组20对应至少两个柱体A1时，存储结构215也围绕其形成至少两个柱体，当相邻两个柱体在衬底10的投影相交或相切时，侧栅极214与至少含两个柱体的存储结构215的侧面接触，可以进一步增大接触面积及耦合电容Cc，进而进一步提升NOR存储组的编程效率和擦除效率。
综上，本实施例的技术方案，所有存储单元的导电沟道由一片半导体鳍提供，半导体鳍包括多个柱体，每一存储单元组对应至少一个柱体，且存储结构围绕半导体鳍设置也形成柱体或者近似柱体，所形成柱体的侧面积较大，使得存储结构与侧栅极的接触面积较大，则存储结构中的电荷存储层与侧栅极之间的耦合电容Cc较大，从而增大闪存的耦合系数αC＝CC/CT(其中，CT为电荷存储层与侧栅极、源极、漏极之间的总电容)，便于通过导电沟道向存储结构写入电荷或从存储结构移除电荷，从而提升NOR存储组的编程效率和擦除效率。
此外，在其他一些实施方式中，可选的，存储单元210还可以包括控制栅极和擦除栅极；通过向控制栅极写入不同的控制电压，使得存储单元210进入不同的状态，例如写入读取控制电压，存储单元210进入读取状态，可以对存储单元210进行读取操作；例如写入编程控制电压，存储单元210进入编程状态，可以对存储单元210进行编程操作。通过向擦除栅极写入擦除电压，可以对存储单元210进行擦除操作。
在上述技术方案的基础上，可选的，如图1所示，半导体鳍还包括多个连接体A2；相邻柱体A1通过连接体A2连接；在侧栅极214与导电沟道213的排列方向X1上，连接体A2的宽度小于柱体A1的宽度。
可选的，柱体A1例如为重掺杂半导体区段，连接体A2例如为轻掺杂半导体区段；或者，柱体A1例如为掺杂半导体区段(例如掺杂硅)，连接体A2例如为绝缘体区段(例如二氧化硅)。
具体的，多个连接体A2和多个柱体A1例如为一体式结构，即半导体鳍为一体成型。通过设置在侧栅极214与导电沟道213的排列方向X1上，连接体A2的宽度小于柱体A1的宽度，使得连接体A2挡住柱体A1的面积(连接体A2与柱体A1接触的面积)较小，从而使得柱体A1漏出更多的面积，进而增大存储结构215环绕柱体A1所形成的柱体表面积，从而进一步增大存储结构215与侧栅极214之间的耦合电容，进而进一步提升NOR存储组的编程效率和擦除效率。
在上述各技术方案的基础上，下面对导电沟道(半导体鳍)的结构进行进一步说明，但不作为对本申请的限定。
可选的，柱体A1为圆柱体、椭圆柱体、长方体或斜柱体。
在一些实施方式中，柱体A1为圆柱体，圆柱体制备方便，掩膜版的制备也较简单，可以提升制备效率。在一些实施方式中，如图1所示，柱体A1为椭圆柱体，椭圆柱体底面椭圆的长轴可以较长，从而使得椭圆柱的侧面积可以较大，有利于增加柱体A1与存储结构215的接触面积，进而增大侧栅极214与存储结构215的耦合电容。在一些实施方式中，图3是本发明实施例提供的又一种NOR型存储组的俯视图，如图3所示，柱体A1为长方体，长方体制备较为方便。在一些实施方式中，图4是本发明实施例提供的又一种NOR型存储组的剖视图，如图4所示，柱体A1为斜柱体，即柱体A1相对衬底10倾斜，从而增加柱体A1与存储结构215的接触面积，进而增大侧栅极214与存储结构215的耦合电容，有利于提升NOR型存储组的编程效率和擦除效率。
可选的，如图4所示，多个存储单元组20位于衬底10的第一表面B1；源极212、导电沟道213和漏极211连接形成的直线B2，与第一表面B1之间的角度大于10度且小于或等于90度。
具体的，在源极212、导电沟道213和漏极211连接形成的直线B2，与第一表面B1之间的角度为90度时，沟道电流垂直衬底10的第一表面B1，可以有效提升存储器件单位面积的电流导通能力。在源极212、导电沟道213和漏极211连接形成的直线B2，与第一表面B1之间的角度小于90度时，也就是说，源极212、导电沟道213和漏极211整体相对于衬底10倾斜，可以增加柱体A1与存储结构215的接触面积，进而增大侧栅极214与存储结构215的耦合电容，便于通过导电沟道213向存储结构215写入电荷或移除电荷，有利于提升NOR型存储组的编程效率和擦除效率。
优选的，源极212、导电沟道213和漏极211连接形成的直线B2，与第一表面B1之间的角度大于20度且小于或等于80度；更优选的，源极212、导电沟道213和漏极211连接形成的直线B2，与第一表面B1之间的角度大于或等于30度且小于或等于60度。进一步优选的，源极212、导电沟道213和漏极211连接形成的直线B2，与第一表面B1之间的角度为60度，如此，可以增大柱体A1与存储结构215的接触面积，同时不会使得导电沟道213的倾斜角度过大，进而提升了NOR型存储组的可靠性。
可选的，如图2和图4所示，在侧栅极与导电沟道的排列方向X1上，源极212的宽度大于或等于导电沟道213的宽度，漏极211的宽度小于或等于导电沟道213的宽度。
具体的，源极212靠近衬底10，漏极211远离衬底10，在制备时，若采用刻蚀方式制备一体式结构半导体鳍(从上至下包含漏极211、导电沟道213、源极212)，则一般情况下源极212的宽度(沿X1方向)大于或等于导电沟道213的宽度(沿X1方向)，而后者的宽度则大于或等于漏极211的宽度(沿X1方向)。
在其他一些实施方式中，为了满足NOR型存储组的功能需求，也可以通过特定制备方式来设置源极212在X1方向上的宽度小于导电沟道213在X1方向上的宽度，也可以设置漏极211在X1方向上的宽度大于导电沟道213在X1方向上的宽度。
在一些实施方式中，半导体鳍例如为一体结构。在其他一些实施方式中，半导体鳍例如由两片绝缘设置(分离)的半导体鳍组成，分别为两侧的存储单元提供导电沟道，使得同一存储单元组20中的两个存储单元210绝缘设置，减少两侧两个存储单元的耦合，实现更精细控制。
在一些实施方式中，图5是本发明实施例提供的又一种NOR型存储组的俯视图，图6是本发明实施例提供的又一种NOR型存储组的俯视图，可选的，参考图5和图6，每一存储单元组20对应至少两个柱体A1；在同一存储单元组20中，至少两个柱体A1在衬底10的投影相切。
具体的，至少两个柱体A1在衬底10的投影相切，则相邻柱体A1之间接触的面积较少，柱体A1外露的面积较大，使得柱体A1与存储结构215接触的面积增大，进而进一步增大存储结构215与侧栅极214之间的耦合电容，进而进一步提升NOR存储组的编程效率和擦除效率。
需要说明的是，图5中对每一存储单元组20对应两个柱体A1的情况进行了示意，图6中对每一存储单元组20对应三个柱体A1的情况进行了示意，但并不进行限定。
作为本实施例进一步的实施方式，在上述各技术方案的基础上，下面对存储结构的具体结构进行说明，但不作为对本申请的限定。
可选的，如图2和图4所示，存储结构215包括：隧穿介质层2151、电荷存储层2152和阻断介质层2153；隧穿介质层2151紧邻导电沟道213且与导电沟道213接触；电荷存储层2152紧邻隧穿介质层2151且通过隧穿介质层2151与导电沟道213的部分区段对应设置；阻断介质层2153位于侧栅极214与电荷存储层2152之间且与导电沟道213的全部区段对应设置。
其中，隧穿介质层2151例如为二氧化硅、Al2O3或HfO2，也可以为二氧化硅层、氮化硅层和二氧化硅层相间构成的复合材料；电荷存储层2152例如为氮化硅或多晶硅，阻断介质层2153例如为二氧化硅、Al2O3、HfO2、或者复合层，其中，复合层例如是由氧化层、氮化层和氧化层(Oxide-Nitride-Oxide，ONO)形成的层叠结构，该复合层可以为三层或多层，例如为二氧化硅层、氮化硅层和二氧化硅夹层结构。存储结构215不仅有电荷存储作用，还具有将侧栅极214与导电沟道213电性隔离的作用。
具体的，在对存储单元210进行读取操作时，向需要进行读取的目标存储单元的控制栅极写入读取电压，使得目标存储单元进入读取状态，而向存储组中的其他非目标存储单元的控制栅极写入关断电压，关断电压例如为0V。通过所述的设置电荷存储层2152仅与导电沟道213的部分区段对应，即使当非目标存储单元过擦时，虽然关断电压大于过擦的存储单元的阈值电压(这时导电沟道213中与电荷存储层2152对应的区段处于开通状态)，但是导电沟道213中不与电荷存储层2152对应的特殊区段仍处于关断状态，因而避免过擦的非目标存储单元出现漏电流，使对目标存储单元的读操作依然能够正常进行，不会受到处于过擦状态的非目标存储单元的负面影响，从而克服了NOR型闪存的过擦问题。
优选的，如图2和图4所示，阻断介质层2153的第一表面的高度低于源极212的中心；阻断介质层2153的第一表面为与侧栅极214接触且靠近衬底10的表面。
本实施例还提供了一种NOR型存储组的制备方法，用于制备上述任意实施方案提供的NOR型存储组，图7-图13是本发明实施例提供的NOR型存储组的制备方法中各个步骤对应的结构示意图，下面结合图7-图13对NOR型存储组的制备方法进行说明。NOR型存储组的制备方法包括：
步骤a1、提供衬底；
步骤a2、在衬底上形成多个存储单元组；其中，每个存储单元组包括两个存储单元，每个存储单元包括漏极、源极、导电沟道、侧栅极和存储结构；漏极与导电沟道远离衬底的一端连接，源极与导电沟道靠近衬底的一端连接；同一个存储单元组内的两个存储单元的侧栅极分别位于导电沟道的两侧。
其中，步骤a2、形成多个存储单元组包括：
步骤a21、在衬底上形成漏极和源极；其中，漏极与导电沟道远离衬底的一端连接，源极与导电沟道靠近衬底的一端连接。
具体的，如图7所示，衬底10例如由p掺杂硅晶片提供，通过离子注入和快速退火技术在衬底10(p掺杂硅晶片)内形成两层n+掺杂硅，从而形成源极212和漏极211，两层n+掺杂硅之间为p掺杂硅，便于形成导电沟道。在其他一些实施方式中，也可以在n掺杂硅晶片内形成两层p+掺杂硅，从而形成源极212和漏极211。在一些实施方式中，也可以在p掺杂硅晶片上外延生长n+硅/p硅/n+硅三层结构。三层结构中，n+硅层和p硅层的厚度从1nm到几微米均可，但是为了保证导电沟道213的长度，优选的，p硅层的厚度大于n+硅层的厚度。可选的，在形成漏极211和源极212后，可以在顶部的n+硅层(漏极211)制备一层保护层(例如硅层)，达到保护电极的效果。
步骤a22、形成一片半导体鳍；形成存储单元的导电沟道；其中，存储组中所有存储单元的导电沟道由半导体鳍提供；半导体鳍包括多个相连接的柱体，每一存储单元组对应至少一个柱体；在一个存储单元组中，至少一个柱体位于两个侧栅极之间。
具体的，如图8所示，例如通过刻蚀方法刻蚀出一系列沟槽31，从而界定出半导体硅鳍(导电沟道213)，并分隔相邻的存储组。沟槽31的底部低于下层的n+硅层(源极212)。如此制备后，得到多个NOR型存储组，实现在衬底10上一次制备多个存储组构成阵列。
可选的，在形成沟槽31后，在清除光刻胶之前，可以在沟槽31底部制备一层p+硅层或场氧化硅层，从而覆盖沟槽31的底部，从而更好的隔离相邻的存储组。
步骤a23、形成存储结构；其中，存储结构位于侧栅极与导电沟道之间，存储结构围绕半导体鳍设置。
具体的，存储结构215包括隧穿介质层2151、电荷存储层2152和阻挡介质层2153。如图9所示，例如通过热氧化或化学气相沉积技术制备覆盖半导体鳍的二氧化硅，以形成隧穿介质层2151。如图10和图11所示，例如通过化学气相沉积技术沉积氮化硅层，然后进行各向异性刻蚀，以形成氮化硅间隔层(电荷存储层2152)，使氮化硅间隔层(电荷存储层2152)与隧穿介质层2151的部分区段对应。如图12所示，例如通过化学气相沉积技术沉积二氧化硅，以形成阻挡介质层2153。
步骤a24、形成侧栅极；其中，同一存储单元组内的两个存储单元的侧栅极分别位于半导体鳍的两侧。
具体的，如图13所示，例如层状沉积栅极层(例如，LPCVD化学气相沉积制备的多晶硅)以填充沟槽31及覆盖半导体鳍顶部的阻挡介质层2153，之后通过诸如化学机械抛光(CMP)方法进行平整化；然后光刻选择性刻蚀部分栅极层，形成如图1所示的在垂直于X1方向上互相分隔的条带状侧栅极214(行字线)。然后沉积如图1所示的绝缘层30并CMP平整化，以对相邻的侧栅极214进行绝缘。在图13所示的NOR存储器组中，任一存储单元组的左侧栅极和右侧栅极连接在一起，也即，相当于图1所示的左右相对的条带状侧栅极214(行字线)连接在一起，所以半导体鳍左右侧两个存储单元合在一起作为一个存储单元用。
可选的，源极、导电沟道与漏极连接形成的直线，与衬底之间的角度大于10度且小于90度时，形成一片半导体鳍包括：
采用各向异性的刻蚀方法，在衬底内部刻蚀出与衬底成预设角度的硅鳍；其中，预设角度大于10度且小于90度。
具体的，在制备半导体鳍时，用以下步骤去替代图8中的制备过程：例如将衬底10倾斜预设角度，然后采用RIE反应离子刻蚀法对衬底10进行定向刻蚀(各向异性刻蚀)来刻蚀出一系列沟槽31，从而界定出倾斜的半导体硅鳍(导电沟道213)；因为RIE离子注入方向与衬底10的表面的倾斜夹角，使刻蚀沿RIE离子注入方向刻蚀出倾斜的沟槽31，因而形成倾斜的半导体硅鳍(导电沟道213)。之后再采用如制备图9和图10中结构所采用的化学气相沉积方法制备围绕倾斜的半导体硅鳍(导电沟道213)的存储结构215。如图11所示，在制备电荷存储层2152时，通过化学气相沉积技术沉积氮化硅层后，也将衬底10倾斜预设角度，再采用RIE反应离子刻蚀法进行定向刻蚀(各向异性刻蚀)，因为RIE离子注入方向与衬底10的表面的倾斜夹角，使刻蚀形成的氮化硅间隔层(电荷存储层2152)紧贴围绕半导体硅鳍且与衬底10的表面也形成所设计的斜交夹角(预设角度)，从而使得导电沟道213、源极212和漏极211连接形成的直线与衬底的第一表面形成预设角度(图11)，相比于垂直导电沟道的器件结构，增大了存储结构215与后续制备的侧栅极214的接触面积及耦合电容，提升编程效率和擦除效率。
根据本实施例提供的NOR型存储组的制作方法制得的NOR型存储组，存储结构与侧栅极的接触面积较大，使得存储结构与侧栅极的耦合电容较大，便于向存储结构写入电荷或从存储结构移除电荷，提升了NOR型存储组的编程效率和擦除效率。
本实施例的技术方案还提供了一种存储芯片，该存储芯片包括上述任意实施方案提供的NOR型存储组，因此具备与本发明任意实施方案提供的NOR型存储组相同的有益效果，此处不再赘述。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种NOR型存储组，其特征在于，包括：衬底及位于所述衬底上的多个存储单元组；
每个所述存储单元组包括两个存储单元，每个所述存储单元包括漏极、源极、导电沟道、侧栅极和存储结构；所述漏极与所述导电沟道远离所述衬底的一端连接，所述源极与所述导电沟道靠近所述衬底的一端连接；同一个存储单元组内的两个存储单元的侧栅极分别位于所述导电沟道的两侧；
所述存储组中所有存储单元的导电沟道由一片半导体鳍提供；
所述半导体鳍包括多个相连接的柱体，每一所述存储单元组对应至少一个所述柱体；在一个存储单元组中，至少一个所述柱体位于两个侧栅极之间；
所述存储结构位于所述侧栅极与所述导电沟道之间，所述存储结构围绕所述半导体鳍设置。
2.根据权利要求1所述的NOR型存储组，其特征在于，所述半导体鳍还包括多个连接体；
相邻所述柱体通过所述连接体连接；
在所述侧栅极与所述导电沟道的排列方向上，所述连接体的宽度小于所述柱体的宽度。
3.根据权利要求1所述的NOR型存储组，其特征在于，所述柱体为圆柱体、椭圆柱体、长方体或斜柱体。
4.根据权利要求1所述的NOR型存储组，其特征在于，多个存储单元组位于所述衬底的第一表面；
所述源极、所述导电沟道和所述漏极连接形成的直线，与所述第一表面之间的角度大于10度且小于或等于90度。
5.根据权利要求1所述的NOR型存储组，其特征在于，在所述侧栅极与所述导电沟道的排列方向上，所述源极的宽度大于或等于所述导电沟道的宽度。
6.根据权利要求1所述的NOR型存储组，其特征在于，每一所述存储单元组对应至少两个所述柱体；
在同一所述存储单元组中，至少两个所述柱体在所述衬底的投影相切。
7.根据权利要求1所述的NOR型存储组，其特征在于，所述存储结构包括：隧穿介质层、电荷存储层和阻断介质层；
所述隧穿介质层紧邻所述导电沟道且与所述导电沟道接触；
所述电荷存储层紧邻所述隧穿介质层且通过所述隧穿介质层与所述导电沟道的部分区段对应设置；
所述阻断介质层位于所述侧栅极与所述电荷存储层之间且与所述导电沟道的全部区段对应设置。
8.一种NOR型存储组的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成多个存储单元组；其中，每个存储单元组包括两个存储单元，每个所述存储单元包括漏极、源极、导电沟道、侧栅极和存储结构；所述漏极与所述导电沟道远离所述衬底的一端连接，所述源极与所述导电沟道靠近所述衬底的一端连接；同一个存储单元组内的两个存储单元的侧栅极分别位于所述导电沟道的两侧；
形成多个所述存储单元组包括：
在所述衬底上形成漏极和源极；其中，所述漏极与所述导电沟道远离所述衬底的一端连接，所述源极与所述导电沟道靠近所述衬底的一端连接；
形成一片半导体鳍；
形成所述存储单元的导电沟道；其中，所述存储组中所有存储单元的导电沟道由所述半导体鳍提供；所述半导体鳍包括多个相连接的柱体，每一所述存储单元组对应至少一个所述柱体；在一个存储单元组中，至少一个所述柱体位于两个侧栅极之间；
形成所述存储结构；其中，所述存储结构位于所述侧栅极与所述导电沟道之间，所述存储结构围绕所述半导体鳍设置；
形成所述侧栅极；其中，同一存储单元组内的两个存储单元的侧栅极分别位于所述半导体鳍的两侧。
9.根据权利要求8所述的制备方法，其特征在于，所述源极、所述导电沟道与所述漏极连接形成的直线，与所述衬底之间的角度大于10度且小于90度时，所述形成一片半导体鳍包括：
采用各向异性的刻蚀方法，在所述衬底内部刻蚀出与所述衬底成预设角度的硅鳍；其中，所述预设角度大于10度且小于90度。
10.一种存储芯片，其特征在于，包括权利要求1-7任一项所述的NOR型存储组。
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