KR20120010955A - 불휘발성 반도체 메모리 트랜지스터, 및 불휘발성 반도체 메모리의 제조 방법 - Google Patents

불휘발성 반도체 메모리 트랜지스터, 및 불휘발성 반도체 메모리의 제조 방법 Download PDF

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Abstract

(과제) 부유 게이트와 제어 게이트 사이의 용량을 크게 할 수 있는, 섬 형상 반도체를 사용한 구조를 갖는 불휘발성 반도체 메모리 트랜지스터, 및 불휘발성 반도체 메모리의 제조 방법을 제공한다.
(해결 수단) 불휘발성 반도체 메모리 트랜지스터는, 실리콘 기판측으로부터 소스 영역 (303), 채널 영역 (304) 및 드레인 영역 (302) 이 이 순서로 형성된 섬 형상 반도체 (301) 와, 채널 영역의 외주를 둘러싸도록, 터널 절연막 (305) 을 사이에 개재시켜 배치된 부유 게이트 (306) 와, 부유 게이트의 외주를 둘러싸도록, 인터폴리 절연막 (307) 을 사이에 개재시켜 배치된 제어 게이트 (308a) 와, 제어 게이트에 전기적으로 접속되고, 소정 방향으로 연장되는 제어 게이트선 (308) 을 구비하고 있다. 부유 게이트 (306) 와 제어 게이트 (308a) 의 하면 및 내측면 사이, 및 부유 게이트 (306) 와 제어 게이트선 (308) 의 하면 사이에는, 각각 인터폴리 절연막 (307) 이 개재 배치되어 있다.

Description

불휘발성 반도체 메모리 트랜지스터, 및 불휘발성 반도체 메모리의 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY TRANSISTOR AND METHOD FOR MANUFACTURING NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은, 불휘발성 반도체 메모리 트랜지스터, 및 불휘발성 반도체 메모리의 제조 방법에 관한 것이다.
제어 게이트와 전하 축적층을 갖고, 핫 일렉트론이나 Fowler-Nordheim 전류 등을 이용하여 전하 축적층으로의 전하의 주입을 실시하는 플래시 메모리가 알려져 있다. 이 메모리 셀은, 전하 축적층의 전하 축적 상태에 따라 임계치 전압이 상이한 것을 이용하여, "1" 또는 "0" 의 단위 데이터를 기록한다.
전하 축적층으로의 전자의 주입과 전하 축적층으로부터의 전자의 방출, 즉 단위 데이터의 기록과 소거를 효율적으로 실시하기 위해서, 부유 게이트와 제어 게이트 사이의 용량 결합의 관계가 중요하다. 부유 게이트와 제어 게이트 사이의 용량이 클수록, 제어 게이트의 전위를 효과적으로 부유 게이트에 전달할 수 있고, 이로써, 기록, 소거가 용이해진다.
부유 게이트와 제어 게이트 사이의 용량을 크게 하기 위해서, 도 46 에 나타내는 Tri-Control Gate Surrounding Gate Transistor (TCG-SGT) Flash Memory Cell 이 제안되었다 (예를 들어, 비특허문헌 1 을 참조). 이 TCG-SGT 플래시 메모리 셀의 제어 게이트는, 부유 게이트의 측면에 추가하여, 부유 게이트의 상면, 하면을 덮는 구조를 갖기 때문에, 부유 게이트와 제어 게이트 사이의 용량을 크게 할 수 있어, 기록, 소거가 용이해진다.
Takuya Ohba, Hiroki Nakamura, Hiroshi Sakuraba, Fujio Masuoka, "A novel tri-control gate surrounding gate transistor (TCG-SGT) nonvolatile memory cell for flash memory", Solid-State Electronics, Vol.50, No.6, pp.924-928, June 2006
그러나, 도 46 에 나타내는 TCG-SGT 플래시 메모리 셀에서 부유 게이트와 제어 게이트 사이의 용량을 크게 하기 위해서는, 부유 게이트를 두껍게 할 필요가 있다. 부유 게이트 막두께가 얇아지면, 부유 게이트와 제어 게이트 사이의 용량을 크게 하는 것이 어려워진다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로서, 부유 게이트와 제어 게이트 사이의 용량을 크게 할 수 있는, 섬 형상 반도체를 사용한 구조를 갖는 불휘발성 반도체 메모리 트랜지스터, 및 불휘발성 반도체 메모리의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 제 1 관점의 불휘발성 반도체 메모리 트랜지스터는,
기판측으로부터 소스 영역, 채널 영역 및 드레인 영역이 이 순서로 형성된 섬 형상 반도체와,
상기 채널 영역의 외주를 둘러싸도록, 터널 절연막을 사이에 개재시켜 배치된 부유 게이트와,
상기 부유 게이트의 외주를 둘러싸도록, 인터폴리 절연막을 사이에 개재시켜 배치된 제어 게이트와,
상기 제어 게이트에 전기적으로 접속되고, 소정 방향으로 연장되는 제어 게이트선을 구비하고,
상기 부유 게이트와, 상기 제어 게이트의 하면 및 내측면 사이, 및 상기 부유 게이트와, 상기 제어 게이트선의 하면 사이에는, 각각 인터폴리 절연막이 개재 배치되어 있는 것을 특징으로 한다.
상기 부유 게이트의 하방에 위치하도록 상기 기판 상에 배치되며, 또한 상기 터널 절연막 및 인터폴리 절연막의 적어도 일방보다 두께가 두꺼운 제 1 절연막을 추가로 구비하고 있는 것이 바람직하다.
또한, 상기 목적을 달성하기 위해서, 본 발명의 제 2 관점의 불휘발성 반도체 메모리의 제조 방법은,
섬 형상 반도체의 외주를 둘러싸도록, 터널 절연막을 사이에 개재시켜 배치된 부유 게이트와, 상기 부유 게이트의 외주를 둘러싸도록, 인터폴리 절연막을 사이에 개재시켜 배치된 제어 게이트와, 상기 제어 게이트에 전기적으로 접속되고, 소정 방향으로 연장되는 제어 게이트선을 구비하고,
기판의 소정 위치에 형성된 소스선 상에 복수의 상기 섬 형상 반도체를 형성하는 공정과,
인접하는 상기 섬 형상 반도체 사이와 상기 소스선 상에 절연막을 형성하는 공정과,
상기 절연막 상에 도전성 재료를 퇴적함으로써, 부유 게이트막을 형성하는 공정과,
상기 부유 게이트막 상에, 상기 제어 게이트선이 연장되는 소정 방향에 대하여 직교하는 방향으로 연장되는 홈을 갖는 레지스트를 형성하는 공정과,
상기 레지스트를 사용하고, 상기 부유 게이트막을 상기 홈의 하방 영역 또한 상기 절연막의 상방에서 에칭에 의해 분리하여, 상기 섬 형상 반도체마다 부유 게이트를 형성하는 공정과,
인접하는 상기 섬 형상 반도체의 2 개의 상기 부유 게이트의 상방에, 상기 섬 형상 반도체의 외주를 둘러싸도록, 상기 섬 형상 반도체마다 제어 게이트를 형성하는 공정과,
인접하는 상기 섬 형상 반도체의 상기 제어 게이트끼리를 연결하는 상기 제어 게이트선을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 부유 게이트와 제어 게이트 사이의 용량을 크게 할 수 있는, 섬 형상 반도체를 사용한 구조를 갖는 불휘발성 반도체 메모리 트랜지스터, 및 불휘발성 반도체 메모리의 제조 방법을 제공할 수 있다.
도 1 은 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리 트랜지스터의 주요부를 나타내는 단면도.
도 2 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 3 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 4 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 5 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 6 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 7 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 8 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 9 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 10 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 11 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 12 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 13 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 14 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 15 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 16 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 17 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 18 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 19 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 20 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 21 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 22 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 23 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 24 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 25 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 26 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 27 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 28 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 29 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 30 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 31 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 32 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 33 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 34 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 35 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 36 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 37 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 38 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 39 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 40 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 41 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 42 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 43 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 44 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 45 의 (a) 는 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리의 제조 방법을 설명하기 위한 평면도이고, (b) 는 (a) 의 X-X' 선에서의 단면도이고, (c) 는 (a) 의 Y-Y' 선에서의 단면도.
도 46 은 종래예의 SGT 플래시 메모리의 단면도.
이하, 본 발명의 실시형태를 도면을 참조하면서 설명한다. 한편, 본 발명은, 이하에 나타내는 실시형태에 의해 한정되는 것은 아니다.
도 1 에, 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리 트랜지스터의 단면도를 나타낸다.
도 1 에 나타내는 바와 같이, 이 불휘발성 반도체 메모리 트랜지스터는, 소스 영역 (303), 채널 영역 (304) 및 드레인 영역 (302) 이, 기판측으로부터 이 순서로 형성됨과 함께, 원기둥 형상의 섬 형상 반도체 (301) 를 구성하고 있다. 또한, 불휘발성 반도체 메모리 트랜지스터는, 채널 영역 (304) 의 외주를 둘러싸도록, 터널 절연막 (305) 을 사이에 개재시켜 배치된 부유 게이트 (306) 와, 부유 게이트 (306) 의 외주를 둘러싸도록, 인터폴리 절연막 (307) 을 사이에 개재시켜 배치된 제어 게이트 (308a) 와, 제어 게이트 (308a) 에 전기적으로 접속되고, 소정 방향 (도 1 의 우방향) 으로 연장되는 제어 게이트선 (308) 을 구비하고 있다.
부유 게이트 (306) 와 제어 게이트 (308a) 의 하면 및 내측면 사이, 및 부유 게이트 (306) 와 제어 게이트선 (308) 의 하면 사이에는, 각각 인터폴리 절연막 (307) 이 개재 배치되어 있다.
도 1 에 나타내는 바와 같이, 부유 게이트 (306) 는, 제어 게이트 (308a) 의 하면과 대향하는 제 1 부유 게이트부 (306b) 와, 제어 게이트선 (308) 의 하면과 대향하는 제 2 부유 게이트부 (306c) 를 구비하고 있다. 이 제 1 부유 게이트부 (306b) 및 제 2 부유 게이트부 (306c) 에 의해, 부유 게이트 (306) 와 제어 게이트 (308a) 및 제어 게이트선 (308) 사이의 용량 (정전 용량) 을 크게 할 수 있다.
도 2(a), 도 2(b), 도 2(c) 에, 각각 본 실시형태에 관련된 불휘발성 반도체 메모리의 평면도, 도 2(a) 의 X-X＇단면도, 도 2(a) 의 Y-Y＇단면도를 나타낸다.
도 2(a) 및 도 2(b) 에 나타내는 바와 같이, 이 불휘발성 반도체 메모리는, 도 1 에 나타낸 구조를 갖는 불휘발성 반도체 메모리 트랜지스터 (201, 202, 203) 가 복수 개 (동(同) 도면에서는 3 개), 실리콘 기판 (101) 상의 행렬 방향에 있어서의 복수의 행 방향으로, 각각 일직선 형상, 또한 대략 등각도 간격으로 정렬 배치되어 이루어지는 것이다.
도 2(a) ? 도 2(c) 에 나타내는 불휘발성 반도체 메모리에 있어서, 실리콘 기판 (101) 상의 행렬 방향에 있어서의 열 방향의 1 열째에는, 불휘발성 반도체 메모리 트랜지스터 (201) 가 배치되어 있다.
도 2(a), 도 2(b), 도 2(c) 에 나타내는 바와 같이, 이 불휘발성 반도체 메모리 트랜지스터 (201) 에서는, 소스 영역 (121), 채널 영역 (124) 및 드레인 영역 (156) 이, 실리콘 기판 (101) 측으로부터 이 순서로 형성됨과 함께, 섬 형상 반도체 (113) 를 구성하고 있다.
불휘발성 반도체 메모리 트랜지스터 (201) 는, 채널 영역 (124) 의 외주를 둘러싸도록, 또한 당해 채널 영역 (124) 과의 사이에 터널 절연막 (132) 을 개재시켜 배치된 부유 게이트 (139) 와, 부유 게이트 (139) 의 외주를 둘러싸도록, 또한 당해 부유 게이트 (139) 와의 사이에 인터폴리 절연막 (142) 을 개재시킨 상태로 배치된 제어 게이트 (153a) 를 구비하고 있다. 그리고, 제어 게이트 (153a) 에는, 불휘발성 반도체 메모리 트랜지스터 (201, 202) 사이에서 소정 방향 (도 2(b) 의 좌우 방향) 으로 연장되는 제어 게이트선 (153) 이 전기적으로 접속되어 있다 (도 2(b) 에서는, 제어 게이트 (153a) 와 제어 게이트선 (153) 을 일체적으로 나타낸다).
도 2(b) 에 나타내는 바와 같이, 부유 게이트 (139) 는, 제어 게이트 (153a) 의 하면과 대향하는 부분 (도 1 의 제 1 부유 게이트부 (306b) 에 상당) 과, 제어 게이트선 (153) 의 하면과 대향하는 부분 (도 1 의 제 2 부유 게이트부 (306c) 에 상당) 을 구비하고 있다.
불휘발성 반도체 메모리 트랜지스터 (201) 에 있어서, 부유 게이트 (139) 의 하면에는, 터널 절연막 (132) 및 인터폴리 절연막 (142) 의 두께보다 두꺼운 산화막 (제 1 절연막) (128) 이 배치되어 있다. 여기서는, 산화막 (128) 의 두께는, 터널 절연막 (132) 및 인터폴리 절연막 (142) 의 어느 두께보다 두껍다. 그러나 이것에 한정되지 않고, 산화막 (128) 은, 터널 절연막 (132) 및 인터폴리 절연막 (142) 의 적어도 일방의 두께보다 두꺼워도 상관없다.
도 2(a) ? 도 2(c) 에 나타내는 불휘발성 반도체 메모리에 있어서, 실리콘 기판 (101) 상의 행렬 방향에 있어서의 열 방향의 2 열째에는, 불휘발성 반도체 메모리 트랜지스터 (202) 가 배치되어 있다.
도 2(a), 도 2(b), 도 2(c) 에 나타내는 바와 같이, 이 불휘발성 반도체 메모리 트랜지스터 (202) 에서는, 소스 영역 (122), 채널 영역 (125) 및 드레인 영역 (157) 이, 실리콘 기판 (101) 측으로부터 이 순서로 형성됨과 함께, 섬 형상 반도체 (114) 를 구성하고 있다.
불휘발성 반도체 메모리 트랜지스터 (202) 는, 채널 영역 (125) 의 외주를 둘러싸도록, 또한 당해 채널 영역 (125) 과의 사이에 터널 절연막 (133) 을 개재시켜 배치된 부유 게이트 (140) 와, 부유 게이트 (140) 의 외주를 둘러싸도록, 또한 당해 부유 게이트 (140) 와의 사이에 인터폴리 절연막 (142) 을 개재시킨 상태로 배치된 제어 게이트 (153b) 를 구비하고 있다. 그리고, 제어 게이트 (153a) 에는, 불휘발성 반도체 메모리 트랜지스터 (202, 203) 사이에서 소정 방향 (도 2(b) 의 좌우 방향) 으로 연장되는 제어 게이트선 (153) 이 전기적으로 접속되어 있다 (도 1 에서는, 제어 게이트 (153b) 와 제어 게이트선 (153) 을 일체적으로 나타낸다).
도 2(b) 에 나타내는 바와 같이, 부유 게이트 (140) 는, 제어 게이트 (153b) 의 하면과 대향하는 부분 (도 1 의 제 1 부유 게이트부 (306b) 에 상당) 과, 제어 게이트선 (153) 의 하면과 대향하는 부분 (도 1 의 제 2 부유 게이트부 (306c) 에 상당) 을 구비하고 있다.
불휘발성 반도체 메모리 트랜지스터 (202) 에 있어서, 부유 게이트 (140) 의 하면에는, 터널 절연막 (133) 및 인터폴리 절연막 (142) 의 두께보다 두꺼운 산화막 (제 1 절연막) (128) 이 배치되어 있다. 여기서는, 산화막 (128) 의 두께는, 터널 절연막 (133) 및 인터폴리 절연막 (142) 의 어느 두께보다 두껍다. 그러나 이것에 한정되지 않고, 산화막 (128) 은, 터널 절연막 (133) 및 인터폴리 절연막 (142) 의 적어도 일방의 두께보다 두꺼워도 상관없다.
도 2(a) ? 도 2(c) 에 나타내는 불휘발성 반도체 메모리에 있어서, 실리콘 기판 (101) 상의 행렬 방향에 있어서의 열 방향의 3 열째에는, 불휘발성 반도체 메모리 트랜지스터 (203) 가 배치되어 있다.
도 2(a), 도 2(b), 도 2(c) 에 나타내는 바와 같이, 이 불휘발성 반도체 메모리 트랜지스터 (203) 에서는, 소스 영역 (123), 채널 영역 (126) 및 드레인 영역 (158) 이, 실리콘 기판 (101) 측으로부터 이 순서로 형성됨과 함께, 섬 형상 반도체 (115) 를 구성하고 있다.
불휘발성 반도체 메모리 트랜지스터 (203) 는, 채널 영역 (126) 의 외주를 둘러싸도록, 또한 당해 채널 영역 (126) 과의 사이에 터널 절연막 (134) 을 개재시켜 배치된 부유 게이트 (141) 와, 부유 게이트 (141) 의 외주를 둘러싸도록, 또한 당해 부유 게이트 (141) 와의 사이에 인터폴리 절연막 (142) 을 개재시킨 상태로 배치된 제어 게이트 (153c) 를 구비하고 있다. 그리고, 제어 게이트 (153a) 에는, 소정 방향 (도 2(b) 의 좌우 방향) 으로 연장되는 제어 게이트선 (153) 이 전기적으로 접속되어 있다 (도 1 에서는, 제어 게이트 (153c) 와 제어 게이트선 (153) 을 일체적으로 나타낸다).
도 2(b) 에 나타내는 바와 같이, 부유 게이트 (141) 는, 제어 게이트 (153c) 의 하면과 대향하는 부분 (도 1 의 제 1 부유 게이트부 (306b) 에 상당) 과, 제어 게이트선 (153) 의 하면과 대향하는 부분 (도 1 의 제 2 부유 게이트부 (306c) 에 상당) 을 구비하고 있다.
불휘발성 반도체 메모리 트랜지스터 (203) 에 있어서, 부유 게이트 (141) 의 하면에는, 터널 절연막 (134) 및 인터폴리 절연막 (142) 의 두께보다 두꺼운 산화막 (제 1 절연막) (128) 이 배치되어 있다. 여기서는, 산화막 (128) 의 두께는, 터널 절연막 (134) 및 인터폴리 절연막 (142) 의 어느 두께보다 두껍다. 그러나 이것에 한정되지 않고, 산화막 (128) 은, 터널 절연막 (134) 및 인터폴리 절연막 (142) 의 적어도 일방의 두께보다 두꺼워도 상관없다.
도 2(a) ? 도 2(c) 에 나타내는 불휘발성 반도체 메모리에 있어서, 불휘발성 반도체 메모리 트랜지스터 (201, 202, 203) 의 소스 영역 (121, 122, 123) 은, 각각 불휘발성 반도체 메모리 트랜지스터 (201, 202, 203) 의 섬 형상 반도체 (113, 114, 115) 의 하방 부위에 형성됨과 함께, 실리콘 기판 (101) 상의 소스선 (120) 에 전기적으로 접속되어 있다. 또한, 불휘발성 반도체 메모리 트랜지스터 (201, 202, 203) 의 드레인 영역 (156, 157, 158) 은, 컨택트 (176, 177, 178) 를 개재하여 비트선 (183, 184, 185) 에 접속되어 있다.
도 2(a) ? 도 2(c) 에 나타내는 바와 같이, 제어 게이트선 (153) 은, 인접하는 섬 형상 반도체 (113, 114, 115) 의 제어 게이트 (153a, 153b, 153c) 끼리를 연결하도록 소정 방향으로 연장되어 있다.
이하에, 본 발명의 실시형태에 관련된 불휘발성 반도체 메모리가 구비하는 메모리 셀 어레이의 구조를 형성하기 위한 제조 공정의 일례를, 도 3 ? 도 45 를 참조하여 설명한다.
도 3(a) ? 도 3(c) 를 참조하여, 실리콘 기판 (101) 상에 산화막 (102) 을 성막한다. 그 후, 산화막 (102) 상으로부터 질화막 (103) 을 퇴적한다.
계속해서, 도 4(a) ? 도 4(c) 를 참조하여, 질화막 (103) 상의 소정 위치에, 섬 형상 반도체 (113, 114, 115) (도 2(a) ? 도 2(c) 를 참조) 를 형성하기 위한 레지스트 (104, 105, 106) 를 형성한다.
계속해서, 도 5(a) ? 도 5(c) 를 참조하여, 반응성 이온 에칭 (RIE) 에 의해, 레지스트 (104, 105, 106) 를 마스크로 하여 질화막 (103), 산화막 (102) 을 에칭한다. 이로써, 실리콘 기판 (101) 상에, 질화막 (107) 및 산화막 (110) 으로 이루어지는 하드 마스크, 질화막 (108) 및 산화막 (111) 으로 이루어지는 하드 마스크, 질화막 (109) 및 산화막 (112) 으로 이루어지는 하드 마스크를 각각 형성한다.
계속해서, 도 6(a) ? 도 6(c) 를 참조하여, 또한 반응성 이온 에칭에 의해, 레지스트 (104, 105, 106) 를 마스크로 하여 실리콘 기판 (101) 을 에칭하여, 섬 형상 반도체 (113, 114, 115) 를 형성한다.
계속해서, 도 7(a) ? 도 7(c) 를 참조하여, 레지스트 (104, 105, 106) 를 박리한다.
계속해서, 도 8(a) ? 도 8(c) 를 참조하여, 섬 형상 반도체 (113, 114, 115) 의 외주 벽면 및 섬 형상 반도체 (113, 114, 115) 사이의 저면에, 산화막 (116) 을 퇴적한다.
계속해서, 도 9(a) ? 도 9(c) 를 참조하여, 산화막 (116) 을 에칭하여, 섬 형상 반도체 (113, 114, 115) 의 외주 벽면에 산화막 사이드 월 (117, 118, 119) 을 형성한다.
계속해서, 도 10(a) ? 도 10(c) 를 참조하여, 실리콘 기판 (101) 에 비소 (화살표 As 참조) 를 주입하여, 실리콘 기판 (101) 표면에 n 형 (제 2 도전형) 반도체인 소스선 (120) 을 형성함과 함께, 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조) 의 하방 부위에, 소스선 (120) 과 모두 전기적으로 접속되도록, 소스 영역 (121, 122, 123) 을 형성한다. 이 때, 채널 영역 (124, 125, 126) 이, 각각 소스 영역 (121, 122, 123) 과, 질화막 (107) 및 산화막 (110), 질화막 (108) 및 산화막 (111), 질화막 (109) 및 산화막 (112) 사이에 형성된다.
계속해서, 도 11(a) ? 도 11(c) 를 참조하여, 산화막 사이드 월 (117, 118, 119) 을 에칭에 의해 제거한다.
계속해서, 도 12(a) ? 도 12(c) 를 참조하여, 소스선 (120) 상, 및 질화막 (107, 108, 109) 상에는 두께가 두꺼워지도록, 또한 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조) 의 외주 벽면에는 두께가 얇아지도록, 산화막 (127) 을 퇴적한다.
계속해서, 도 13(a) ? 도 13(c) 를 참조하여, 등방성 에칭에 의해, 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조) 의 외주 벽면에 퇴적한 산화막 (127) 을 에칭한다. 이로써, 섬 형상 반도체 (113, 114, 115) 의 외주 벽면의 산화막 (127) 을 에칭에 의해 제거한 후에도, 인접하는 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조) 사이와 소스선 (120) 상에 절연막인 산화막 (128) 이 잔존한다. 그리고, 질화막 (107, 108, 109) 상에, 각각 산화막 (129, 130, 131) 이 원반 형상으로 잔존한다. 이와 같이 산화막 (127) 이 산화막 (129, 130, 131) 으로서 잔존하는 것은, 도 12(a) ? 도 12(c) 를 참조하여, 소스선 (120) 상, 및 질화막 (107, 108, 109) 상에는 두께가 두꺼워지도록 산화막 (127) 을 퇴적함과 함께, 섬 형상 반도체 (113, 114, 115) 의 외주 벽면에는 두께가 얇아지도록 산화막 (127) 을 퇴적함과 함께, 이 산화막 (127) 을 어느 방향으로도 동일한 속도로 에칭이 진행되는 등방성 에칭을 사용하였기 때문이다. 그리고, 이 소스선 (120) 상에 남은 산화막 (128) 은, 얻어지는 불휘발성 반도체 메모리 트랜지스터 (201, 202, 203) 에 있어서, 각각 제 1 절연막 (128) (도 2(b) ? 도 2(c) 참조) 이 되어, 부유 게이트 (139, 140, 141) 와 소스선 (120) 사이의 용량의 저감에 기여하게 된다.
계속해서, 도 14(a) ? 도 14(c) 를 참조하여, 게이트 산화를 실시하고, 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조) 의 외주 벽면에 터널 절연막 (132, 133, 134) 을 형성한다.
계속해서, 도 15(a) ? 도 15(c) 를 참조하여, 부유 게이트가 되는 폴리실리콘 (135) 을 폴리실리콘 등의 도전성 재료를 사용하여 퇴적한다.
계속해서, 도 16(a) ? 도 16(c) 를 참조하여, 서로 인접하는 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조) 를 각각 덮도록, 레지스트 (136, 137, 138) 를 형성한다. 레지스트 (136, 137, 138) 는, 각각 레지스트 (136, 137, 138) 사이에 배치됨과 함께, 제어 게이트선 (153) 이 연장되는 소정 방향 (도 16(b) 의 좌우 방향) 에 대하여 직교하는 방향으로 연장되는 홈을 구비하고 있다. 제어 게이트선 (153) 은, 인접하는 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조) 의 제어 게이트 (153a, 153b, 153c) 끼리를 연결하도록 소정 방향으로 연장되어 있다 (도 2(a) ? 도 2(c) 를 참조).
계속해서, 도 17(a) ? 도 17(c) 를 참조하여, 레지스트 (136, 137, 138) 를 마스크로서 사용하여, 폴리실리콘 (135) 을 에칭에 의해 상기 홈의 하방 영역으로서 산화막 (128) 상에서 분리하여, 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조) 마다 부유 게이트 (139, 140, 141) 를 형성한다.
계속해서, 도 18(a) ? 도 18(c) 를 참조하여, 레지스트 (136, 137, 138) 를 박리한다.
계속해서, 도 19(a) ? 도 19(c) 를 참조하여, 소스선 (120) 상의 산화막 (128), 부유 게이트 (139, 140, 141), 및 산화막 (129, 130, 131) 상으로부터, 인터폴리 절연막 (142) 을 형성한다. 그 후, 인터폴리 절연막 (142) 상에 폴리실리콘 (143) 을 퇴적하고, CMP (Chemical Mechanical Polishing；화학 기계 연마) 에 의해 평탄화를 실시하여, 산화막 (129, 130, 131) 의 선단부를 노출시킨다. 여기서, 인터폴리 절연막 (142) 은, 산화막, 산화막, 질화막, 산화막의 적층 구조, 고유전체막의 어느 것으로 형성되어 있어도 된다.
계속해서, 도 20(a) ? 도 20(c) 를 참조하여, 산화막 (129, 130, 131) 을 에칭에 의해 제거한다.
계속해서, 도 21(a) ? 도 21(c) 를 참조하여, 폴리실리콘 (143) 을 에칭하고 소정 깊이까지 에치백한다.
계속해서, 도 22(a) ? 도 22(c) 를 참조하여, 인터폴리 절연막 (142) 의 노출되어 있는 부분을 에칭에 의해 제거한다.
계속해서, 도 23(a) ? 도 23(c) 를 참조하여, 부유 게이트 (139, 140, 141) 의 노출되어 있는 부분과, 폴리실리콘 (143) 의 일부를 에칭에 의해 제거한다. 이 에칭에 의해, 얻어지는 불휘발성 반도체 메모리 트랜지스터 (201, 202, 203) 의 게이트 길이가 결정된다.
계속해서, 도 24(a) ? 도 24(c) 를 참조하여, 산화막 (144) 을 퇴적한다. 그 후, 산화막 (144) 상으로부터 질화막 (145) 을 퇴적한다.
계속해서, 도 25(a) ? 도 25(c) 를 참조하여, 이방성 에칭에 의해 질화막 (145), 산화막 (144) 을 에칭한다. 그리고, 질화막 (145) 및 산화막 (144) (도 24(a) ? 도 24(c) 를 참조) 을, 섬 형상 반도체 (113, 114, 115), 터널 절연막 (132, 133, 134), 그리고, 질화막 (107) 및 산화막 (110), 질화막 (108) 및 산화막 (111), 질화막 (109) 및 산화막 (112) 의 외주 벽면에, 사이드 월 형상으로 잔존시킨다. 이로써, 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조) 마다, 각각 질화막 (146) 및 산화막 (149) 으로 이루어지는 절연막 사이드 월 (501), 질화막 (147) 및 산화막 (150) 으로 이루어지는 절연막 사이드 월 (502), 질화막 (148) 및 산화막 (151) 으로 이루어지는 절연막 사이드 월 (503) 이 형성된다.
계속해서, 도 26(a) ? 도 26(c) 를 참조하여, 절연막 사이드 월 (501, 502, 503), 및 질화막 (107, 108, 109) 을 덮도록, 도 26(a), 도 26(b) 의 좌우 방향으로 연장되도록, 제어 게이트선 (153) 을 형성하기 위한 레지스트 (152) 를 형성한다.
계속해서, 도 27(a) ? 도 27(c) 를 참조하여, 절연막 사이드 월 (501, 502, 503), 레지스트 (152) 를 마스크로서 사용하여, 폴리실리콘 (143), 인터폴리 절연막 (142), 부유 게이트 (139, 140, 141) 를 에칭함으로써, 제어 게이트 (153a, 153b, 153c) 및 제어 게이트선 (153) 을 형성한다. 그러면, 얻어지는 불휘발성 반도체 메모리 트랜지스터 (201, 202, 203) 에 있어서, 부유 게이트 (139, 140, 141) 가, 제어 게이트 (153a, 153b, 153c) 의 하면과 대향하는 부분과, 제어 게이트선 (153) 의 하면과 대향하는 부분을 구비하는 구조가 형성된다.
계속해서, 도 28(a) ? 도 28(c) 를 참조하여, 산화막 (128) 의 노출 부분을 에칭하고, 제 1 절연막 (128) 을 형성한다.
계속해서, 도 29(a) ? 도 29(c) 를 참조하여, 레지스트 (152) 를 박리하고, 제어 게이트선 (153), 부유 게이트 (139, 140, 141), 소스선 (120) 의 각 표층부의 산화를 실시하여, 제어 게이트 (153), 부유 게이트 (139, 140, 141) 상에 산화막 (154) 을, 소스선 (120) 상에 산화막 (155) 을 형성한다.
계속해서, 도 30(a) ? 도 30(c) 를 참조하여, 질화막 (107, 108, 109), 질화막 (146, 147, 148) 을 박리한다.
계속해서, 도 31(a) ? 도 32(c) 를 참조하여, 산화막 (110, 111, 112), 산화막 (149, 150, 151), 산화막 (154, 155), 터널 절연막 (132, 133, 134) 을 박리하여, 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조) 의 채널 영역 (124, 125, 126) 을 노출시킨다.
계속해서, 도 32(a) ? 도 32(c) 를 참조하여, 섬 형상 반도체 (113, 114, 115) 의 채널 영역 (124, 125, 126) 의 상층부에 비소 (화살표 As 참조) 를 주입하여, n 형 반도체인 드레인 영역 (156, 157, 158) 을 형성한다.
계속해서, 도 33(a) ? 도 33(c) 를 참조하여, 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조), 및 소스선 (120) 을 덮도록, 질화막 (159) 을 퇴적한다.
계속해서, 도 34(a) ? 도 34(c) 를 참조하여, 질화막 (159) 을 에칭하고, 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조) 의 측벽과 제어 게이트선 (153) 의 측벽에 사이드 월 형상으로 잔존시켜, 질화막 사이드 월 (160, 161, 162, 163) 을 형성한다.
계속해서, 도 35(a) ? 도 35(c) 를 참조하여, 저저항화를 위해서, 금속 재료를 사용하여 섬 형상 반도체 (113, 114, 115), 제어 게이트선 (153), 소스선 (120) 에 실리사이드 공정을 실시하여, 금속 반도체 화합물 (164, 165, 166, 167, 168, 169) 을 형성한다.
계속해서, 도 36(a) ? 도 36(c) 를 참조하여, 섬 형상 반도체 (113, 114, 115) 및 질화막 사이드 월 (160, 161, 162, 163) 을 덮도록, 절연성 재료를 사용하여 컨택트 스토퍼 (170) 를 퇴적함과 함께, 또한 그 상층에 층간막 (171) 을 퇴적한 후, CMP 에 의해 평탄화한다.
계속해서, 도 37(a) ? 도 37(c) 를 참조하여, 층간막 (171) 상의 소정 위치에, 컨택트 구멍 (173, 174, 175) (도 38(a) ? 도 38(c) 참조) 의 형성을 위한 레지스트 (172) 를 형성한다.
계속해서, 도 38(a) ? 도 38(c) 를 참조하여, 레지스트 (172) 를 마스크로 하여 층간막 (171) 을 에칭하여, 컨택트 구멍 (173, 174, 175) 을 형성하고, 컨택트 스토퍼 (170) 의 표면을 노출시킨다.
계속해서, 도 39(a) ? 도 39(c) 를 참조하여, 레지스트 (172) 를 박리한다.
계속해서, 도 40(a) ? 도 40(c) 를 참조하여, 컨택트 구멍 (173, 174, 175) 의 저부에 위치하는 컨택트 스토퍼 (170) 를 에칭에 의해 제거한다.
계속해서, 도 41(a) ? 도 41(c) 를 참조하여, 컨택트 구멍 (173, 174, 175) 내에, 도전성 물질을 사용하여 컨택트 (176, 177, 178) 를 형성하고, 섬 형상 반도체 (113, 114, 115) (도 9(a) ? 도 9(c) 를 참조) 의 드레인 영역 (156, 157, 158) 과 전기적으로 접속한다.
계속해서, 도 42(a) ? 도 42(c) 를 참조하여, 금속 재료를 사용하여 층간막 (171), 및 컨택트 (176, 177, 178) 상에 메탈 (179) 을 퇴적한다.
계속해서, 도 43(a) ? 도 43(c) 를 참조하여, 메탈 (179) 상에, 얻어지는 불휘발성 반도체 메모리 트랜지스터 (201, 202, 203) 의 비트선 (183, 184, 185) 의 형성을 위한 레지스트 (180, 181, 182) 를 형성한다.
계속해서, 도 44(a) ? 도 44(c) 를 참조하여, 레지스트 (180, 182, 183) 를 마스크로서 사용하여 메탈 (179) 을 에칭하고, 비트선 (183, 184, 185) 을 형성한다.
계속해서, 도 45(a) ? 도 45(c) 를 참조하여, 레지스트 (180, 181, 182) 를 박리한다. 이로써, 도 2(a) ? 도 2(c) 에 나타내는 불휘발성 반도체 메모리가 완성된다.
한편, 본 발명은, 본 발명의 광의의 정신과 범위를 일탈하지 않고, 여러 가지 실시형태 및 변형이 가능해지는 것이다. 또한, 상기 서술한 실시형태는, 본 발명의 일 실시예를 설명하기 위한 것으로, 본 발명의 범위를 한정하는 것은 아니다.
101. 실리콘 기판
102. 산화막
103. 질화막
104. 레지스트
105. 레지스트
106. 레지스트
107. 질화막
108. 질화막
109. 질화막
110. 산화막
111. 산화막
112. 산화막
113. 섬 형상 반도체
114. 섬 형상 반도체
115. 섬 형상 반도체
116. 산화막
117. 산화막 사이드 월
118. 산화막 사이드 월
119. 산화막 사이드 월
120. 소스선
121. 소스 영역
122. 소스 영역
123. 소스 영역
124. 채널 영역
125. 채널 영역
126. 채널 영역
127. 산화막
128. 제 1 절연막, 산화막
129. 산화막
130. 산화막
131. 산화막
132. 터널 절연막
133. 터널 절연막
134. 터널 절연막
135. 폴리실리콘
136. 레지스트
137. 레지스트
138. 레지스트
139. 부유 게이트
140. 부유 게이트
141. 부유 게이트
142. 인터폴리 절연막
143. 폴리실리콘
144. 산화막
145. 질화막
146. 질화막
147. 질화막
148. 질화막
149. 산화막
150. 산화막
151. 산화막
152. 레지스트
153. 제어 게이트선
153a. 제어 게이트
153b. 제어 게이트
153c. 제어 게이트
154. 산화막
155. 산화막
156. 드레인 영역
157. 드레인 영역
158. 드레인 영역
159. 질화막
160. 질화막 사이드 월
161. 질화막 사이드 월
162. 질화막 사이드 월
163. 질화막 사이드 월
164. 금속 반도체 화합물
165. 금속 반도체 화합물
166. 금속 반도체 화합물
167. 금속 반도체 화합물
168. 금속 반도체 화합물
169. 금속 반도체 화합물
170. 컨택트 스토퍼
171. 층간막
172. 레지스트
173. 컨택트 구멍
174. 컨택트 구멍
175. 컨택트 구멍
176. 컨택트
177. 컨택트
178. 컨택트
179. 메탈
180. 레지스트
181. 레지스트
182. 레지스트
183. 비트선
184. 비트선
185. 비트선
201. 불휘발성 반도체 메모리 트랜지스터
202. 불휘발성 반도체 메모리 트랜지스터
203. 불휘발성 반도체 메모리 트랜지스터
301. 섬 형상 반도체
302. 드레인 영역
303. 소스 영역
304. 채널 영역
305. 터널 절연막
306. 부유 게이트
306b. 제 1 부유 게이트부
306c. 제 2 부유 게이트부
307. 인터폴리 절연막
308. 제어 게이트선
308a. 제어 게이트
501. 절연막 사이드 월
502. 절연막 사이드 월
503. 절연막 사이드 월

Claims (3)

  1. 기판측으로부터 소스 영역, 채널 영역 및 드레인 영역이 이 순서로 형성된 섬 형상 반도체와,
    상기 채널 영역의 외주를 둘러싸도록, 터널 절연막을 사이에 개재시켜 배치된 부유 게이트와,
    상기 부유 게이트의 외주를 둘러싸도록, 인터폴리 절연막을 사이에 개재시켜 배치된 제어 게이트와,
    상기 제어 게이트에 전기적으로 접속되고, 소정 방향으로 연장되는 제어 게이트선을 구비하고,
    상기 부유 게이트와, 상기 제어 게이트의 하면 및 내측면 사이, 및 상기 부유 게이트와, 상기 제어 게이트선의 하면 사이에는, 각각 인터폴리 절연막이 개재 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  2. 제 1 항에 있어서,
    상기 부유 게이트의 하방에 위치하도록 상기 기판 상에 배치되며, 또한 상기 터널 절연막 및 인터폴리 절연막의 적어도 일방보다 두께가 두꺼운 제 1 절연막을 추가로 구비하고 있는 것을 특징으로 하는 불휘발성 반도체 메모리 트랜지스터.
  3. 섬 형상 반도체의 외주를 둘러싸도록, 터널 절연막을 사이에 개재시켜 배치된 부유 게이트와, 상기 부유 게이트의 외주를 둘러싸도록, 인터폴리 절연막을 사이에 개재시켜 배치된 제어 게이트와, 상기 제어 게이트에 전기적으로 접속되고, 소정 방향으로 연장되는 제어 게이트선을 구비하는 불휘발성 반도체 메모리의 제조 방법으로서,
    기판의 소정 위치에 형성된 소스선 상에 복수의 상기 섬 형상 반도체를 형성하는 공정과,
    인접하는 상기 섬 형상 반도체 사이와 상기 소스선 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 도전성 재료를 퇴적함으로써, 부유 게이트막을 형성하는 공정과,
    상기 부유 게이트막 상에, 상기 제어 게이트선이 연장되는 소정 방향에 대하여 직교하는 방향으로 연장되는 홈을 갖는 레지스트를 형성하는 공정과,
    상기 레지스트를 사용하고, 상기 부유 게이트막을 상기 홈의 하방 영역 또한 상기 절연막의 상방에서 에칭에 의해 분리하여, 상기 섬 형상 반도체마다 부유 게이트를 형성하는 공정과,
    인접하는 상기 섬 형상 반도체의 2 개의 상기 부유 게이트의 상방에, 상기 섬 형상 반도체의 외주를 둘러싸도록, 상기 섬 형상 반도체마다 제어 게이트를 형성하는 공정과,
    인접하는 상기 섬 형상 반도체의 상기 제어 게이트끼리를 연결하는 상기 제어 게이트선을 형성하는 공정을 포함하는, 불휘발성 반도체 메모리의 제조 방법.
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