JPH1126616A - スプリットゲート型フラッシュメモリセルおよびその製造方法 - Google Patents
スプリットゲート型フラッシュメモリセルおよびその製造方法Info
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- JPH1126616A JPH1126616A JP9181231A JP18123197A JPH1126616A JP H1126616 A JPH1126616 A JP H1126616A JP 9181231 A JP9181231 A JP 9181231A JP 18123197 A JP18123197 A JP 18123197A JP H1126616 A JPH1126616 A JP H1126616A
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Abstract
(57)【要約】
【課題】 本発明は、制御ゲート部のしきい値電圧変動
やデータの過剰消去等を生ずることなく、浮遊ゲート電
極から制御ゲート電極への蓄積電子流出を抑制すること
で、データ書き込み特性や、データ保持特性を向上する
ことを目的とする。 【解決手段】 半導体基板１の素子領域上に浮遊ゲート
用絶縁膜４と、ポリシリコン膜３で形成された浮遊ゲー
ト電極と、浮遊ゲート電極上に設けられた層間絶縁膜
（４、５、６）と、浮遊ゲート電極の側面を覆う側壁シ
リコン酸化膜１３と、この層間絶縁膜と側壁シリコン酸
化膜によって浮遊ゲート電極から絶縁された制御ゲート
電極１５が設けられたスプリットゲート型フラッシュメ
モリセルにおいて、浮遊ゲート電極上面のポリシリコン
の少なくとも側面近傍部分は、側面に向かって次第に厚
くなる酸化膜１２によって置き換えられていることを特
徴とする。
やデータの過剰消去等を生ずることなく、浮遊ゲート電
極から制御ゲート電極への蓄積電子流出を抑制すること
で、データ書き込み特性や、データ保持特性を向上する
ことを目的とする。 【解決手段】 半導体基板１の素子領域上に浮遊ゲート
用絶縁膜４と、ポリシリコン膜３で形成された浮遊ゲー
ト電極と、浮遊ゲート電極上に設けられた層間絶縁膜
（４、５、６）と、浮遊ゲート電極の側面を覆う側壁シ
リコン酸化膜１３と、この層間絶縁膜と側壁シリコン酸
化膜によって浮遊ゲート電極から絶縁された制御ゲート
電極１５が設けられたスプリットゲート型フラッシュメ
モリセルにおいて、浮遊ゲート電極上面のポリシリコン
の少なくとも側面近傍部分は、側面に向かって次第に厚
くなる酸化膜１２によって置き換えられていることを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特にスプリットゲート構造のフラッシュメモリ
セルの製造方法に関する。
憶装置、特にスプリットゲート構造のフラッシュメモリ
セルの製造方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置として、情報の
消去および書き込みが可能なＥＰＲＯＭ、フラッシュメ
モリ等が知られているが、これら不揮発性半導体記憶装
置は、従来、シリコン基板表面にゲート酸化膜、電荷蓄
積を目的とした浮遊ゲート電極層、電極間絶縁膜、各メ
モリセルのワード線となる制御ゲート電極層を形成し、
積層構造のゲート電極に加工した後、ソース・ドレイン
拡散層およびチャネル領域を形成し、その後、各電極へ
の金属配線を形成していた。
消去および書き込みが可能なＥＰＲＯＭ、フラッシュメ
モリ等が知られているが、これら不揮発性半導体記憶装
置は、従来、シリコン基板表面にゲート酸化膜、電荷蓄
積を目的とした浮遊ゲート電極層、電極間絶縁膜、各メ
モリセルのワード線となる制御ゲート電極層を形成し、
積層構造のゲート電極に加工した後、ソース・ドレイン
拡散層およびチャネル領域を形成し、その後、各電極へ
の金属配線を形成していた。
【０００３】しかしながら、1994 IEDM Tech. Diges
t pp.847-850に示されているように、このような浮遊
ゲートと制御ゲートを積層するタイプの積層ゲートを有
するフラッシュメモリセルではデータの消去時に過剰消
去の問題がある。フラッシュメモリではデータの消去
は、一般的に数千個以上のメモリセルで同時に浮遊ゲー
ト中の電子を引き抜く動作により行う。そのため、浮遊
ゲートから引き抜かれる電子の量が各メモリセルでばら
つき、その結果、メモリセルのしきい値電圧が１Ｖ前後
の幅でばらついてしまう。メモリセルのデータ消去は一
般的にしきい値電圧が低くなるように実施するので、こ
のしきい値電圧がばらつくとしきい値電圧が０Ｖ以下、
すなわちデプレーション型トランジスタ特性を示すメモ
リセルも発生する。デプレーション型のトランジスタ特
性を示すメモリセルが存在すると、そのメモリセルを読
み出さない場合でも、このメモリセルが接続しているビ
ット線には常に電流が流れる状態になり、このビット線
に接続されている他のメモリセルのデータの読み出しが
できなくなる。
t pp.847-850に示されているように、このような浮遊
ゲートと制御ゲートを積層するタイプの積層ゲートを有
するフラッシュメモリセルではデータの消去時に過剰消
去の問題がある。フラッシュメモリではデータの消去
は、一般的に数千個以上のメモリセルで同時に浮遊ゲー
ト中の電子を引き抜く動作により行う。そのため、浮遊
ゲートから引き抜かれる電子の量が各メモリセルでばら
つき、その結果、メモリセルのしきい値電圧が１Ｖ前後
の幅でばらついてしまう。メモリセルのデータ消去は一
般的にしきい値電圧が低くなるように実施するので、こ
のしきい値電圧がばらつくとしきい値電圧が０Ｖ以下、
すなわちデプレーション型トランジスタ特性を示すメモ
リセルも発生する。デプレーション型のトランジスタ特
性を示すメモリセルが存在すると、そのメモリセルを読
み出さない場合でも、このメモリセルが接続しているビ
ット線には常に電流が流れる状態になり、このビット線
に接続されている他のメモリセルのデータの読み出しが
できなくなる。
【０００４】このような状況を解決するための一方法と
してスプリット型メモリセルが提案されている。スプリ
ット型メモリセルは一般の積層ゲート電極構造を持った
メモリセルとは異なり、浮遊ゲート電極がチャネル領域
の一部のみを覆い、チャネル領域のその他の部分を制御
ゲート電極が覆っている構造を有している。スプリット
型メモリセルではデータ消去後に、浮遊ゲート電極中の
電子が引き抜かれすぎて浮遊ゲート電極直下のしきい値
電圧が０Ｖ以下になったとしても、制御ゲート電極直下
のしきい値電圧は設計者が設計したしきい値電圧から変
動しないので、両者を足し合わせたスプリット型メモリ
セルの特性がデプレーション型になることはない。
してスプリット型メモリセルが提案されている。スプリ
ット型メモリセルは一般の積層ゲート電極構造を持った
メモリセルとは異なり、浮遊ゲート電極がチャネル領域
の一部のみを覆い、チャネル領域のその他の部分を制御
ゲート電極が覆っている構造を有している。スプリット
型メモリセルではデータ消去後に、浮遊ゲート電極中の
電子が引き抜かれすぎて浮遊ゲート電極直下のしきい値
電圧が０Ｖ以下になったとしても、制御ゲート電極直下
のしきい値電圧は設計者が設計したしきい値電圧から変
動しないので、両者を足し合わせたスプリット型メモリ
セルの特性がデプレーション型になることはない。
【０００５】このスプリット型メモリセルの製造方法と
しては、一般的に制御ゲート電極と浮遊ゲート電極を絶
縁分離する層間絶縁膜としてシリコン酸化膜の単層膜を
用いている。これに対し、近年のフラッシュメモリセル
においては制御ゲートと浮遊ゲートの容量結合をより高
くするための薄膜層間絶縁膜の実現のために、シリコン
酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）
からなる積層膜を用いる方法が主流である。
しては、一般的に制御ゲート電極と浮遊ゲート電極を絶
縁分離する層間絶縁膜としてシリコン酸化膜の単層膜を
用いている。これに対し、近年のフラッシュメモリセル
においては制御ゲートと浮遊ゲートの容量結合をより高
くするための薄膜層間絶縁膜の実現のために、シリコン
酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）
からなる積層膜を用いる方法が主流である。
【０００６】このＯＮＯ膜をスプリットゲート型メモリ
セルに用いた場合、メモリセル試作プロセスとしては図
３に示すような以下の方法が考えられる。まず、素子分
離用の絶縁膜を形成したシリコン基板３１上に、フォト
リソグラフィー技術と不純物注入技術を用い、ソース・
ドレイン拡散層３７を形成する。次に浮遊ゲート用絶縁
膜３２（膜厚１００Å）を熱酸化法で形成し、この上に
浮遊ゲート電極用のポリシリコン薄膜３３（膜厚１５０
０Å）とシリコン酸化膜３４／シリコン窒化膜３５／シ
リコン酸化膜３６からなる層間絶縁膜（ＯＮＯ膜、シリ
コン酸化膜換算膜厚１２０Å）をＣＶＤ法を用いて順次
形成し、これを、フォトリソグラフィー技術とポリシリ
コンのドライエッチング技術を用い、浮遊ゲート電極用
ポリシリコンをストライプパターン状に加工する（図３
（ａ））。
セルに用いた場合、メモリセル試作プロセスとしては図
３に示すような以下の方法が考えられる。まず、素子分
離用の絶縁膜を形成したシリコン基板３１上に、フォト
リソグラフィー技術と不純物注入技術を用い、ソース・
ドレイン拡散層３７を形成する。次に浮遊ゲート用絶縁
膜３２（膜厚１００Å）を熱酸化法で形成し、この上に
浮遊ゲート電極用のポリシリコン薄膜３３（膜厚１５０
０Å）とシリコン酸化膜３４／シリコン窒化膜３５／シ
リコン酸化膜３６からなる層間絶縁膜（ＯＮＯ膜、シリ
コン酸化膜換算膜厚１２０Å）をＣＶＤ法を用いて順次
形成し、これを、フォトリソグラフィー技術とポリシリ
コンのドライエッチング技術を用い、浮遊ゲート電極用
ポリシリコンをストライプパターン状に加工する（図３
（ａ））。
【０００７】この後、図３（ｂ）に示すように、浮遊ゲ
ート電極のポリシリコン側壁に側壁酸化膜３８と制御ゲ
ート部の制御ゲート絶縁膜３９を、熱酸化により膜厚１
００Åに形成する。
ート電極のポリシリコン側壁に側壁酸化膜３８と制御ゲ
ート部の制御ゲート絶縁膜３９を、熱酸化により膜厚１
００Åに形成する。
【０００８】その後、制御ゲート電極用ポリシリコン膜
４０（膜厚１５００Å）を図３（ｃ）のように成膜堆積
した後、ワード線方向にストライプ状に制御ゲート電極
用ポリシリコン膜４０、ＯＮＯ膜、浮遊ゲート電極用の
ポリシリコン薄膜３３をフォトリソグラフィー技術とド
ライエッチング技術を用い加工する。次にこれらのパタ
ーンを覆うように絶縁膜を基板３１の全面に形成し、メ
モリセルの各電極へのコンタクトホールを形成する。
４０（膜厚１５００Å）を図３（ｃ）のように成膜堆積
した後、ワード線方向にストライプ状に制御ゲート電極
用ポリシリコン膜４０、ＯＮＯ膜、浮遊ゲート電極用の
ポリシリコン薄膜３３をフォトリソグラフィー技術とド
ライエッチング技術を用い加工する。次にこれらのパタ
ーンを覆うように絶縁膜を基板３１の全面に形成し、メ
モリセルの各電極へのコンタクトホールを形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、第３図
（ｃ）に示すように、浮遊ゲート電極側面の側壁酸化膜
３８はＯＮＯ膜との接触部分４１において、熱酸化が抑
制され、その膜厚が薄くなる。そして、メモリセルへの
データ書き込みの際に制御ゲートに正電圧を印加したと
き、浮遊ゲート電極の凸部すなわち接触部分４１に電界
が集中するために、浮遊ゲート電極から制御ゲート電極
へ蓄積電子が流出し、データ書き込み特性や、データ保
持特性の劣化が生じる。
（ｃ）に示すように、浮遊ゲート電極側面の側壁酸化膜
３８はＯＮＯ膜との接触部分４１において、熱酸化が抑
制され、その膜厚が薄くなる。そして、メモリセルへの
データ書き込みの際に制御ゲートに正電圧を印加したと
き、浮遊ゲート電極の凸部すなわち接触部分４１に電界
が集中するために、浮遊ゲート電極から制御ゲート電極
へ蓄積電子が流出し、データ書き込み特性や、データ保
持特性の劣化が生じる。
【００１０】この問題を回避する方法として、特開昭６
３−２９１４７４公報に、凸部の部分のみが露出するよ
うにフォトレジストパターンを形成した後、凸部領域に
のみ不純物を注入し、この不純物による増速酸化により
浮遊ゲートポリシリコンパターンの凸部における酸化膜
を厚くする方法が報告されている。しかしながら、この
方法を用いた場合、制御ゲート部のチャネル表面に不純
物が注入され、その結果制御ゲート部のしきい値電圧が
変動する問題、浮遊ゲートポリシリコンパターン内に高
濃度の不純物が注入されてしまい、この高濃度不純物の
存在により、データの過剰消去が生じてしまう問題等が
生じる。
３−２９１４７４公報に、凸部の部分のみが露出するよ
うにフォトレジストパターンを形成した後、凸部領域に
のみ不純物を注入し、この不純物による増速酸化により
浮遊ゲートポリシリコンパターンの凸部における酸化膜
を厚くする方法が報告されている。しかしながら、この
方法を用いた場合、制御ゲート部のチャネル表面に不純
物が注入され、その結果制御ゲート部のしきい値電圧が
変動する問題、浮遊ゲートポリシリコンパターン内に高
濃度の不純物が注入されてしまい、この高濃度不純物の
存在により、データの過剰消去が生じてしまう問題等が
生じる。
【００１１】本発明は、このような問題に鑑みてなされ
たものであり、制御ゲート部のしきい値電圧変動やデー
タの過剰消去等を生ずることなく、浮遊ゲート電極から
制御ゲート電極への蓄積電子流出を抑制することで、デ
ータ書き込み特性や、データ保持特性を向上することを
目的とする。
たものであり、制御ゲート部のしきい値電圧変動やデー
タの過剰消去等を生ずることなく、浮遊ゲート電極から
制御ゲート電極への蓄積電子流出を抑制することで、デ
ータ書き込み特性や、データ保持特性を向上することを
目的とする。
【００１２】
【課題を解決する手段】本発明は、半導体基板の素子領
域上に浮遊ゲート用絶縁膜と、ポリシリコン膜で形成さ
れた浮遊ゲート電極と、浮遊ゲート電極上に設けられた
層間絶縁膜と、浮遊ゲート電極の側面を覆う側壁シリコ
ン酸化膜と、この層間絶縁膜と側壁シリコン酸化膜によ
って浮遊ゲート電極から絶縁された制御ゲート電極が設
けられたスプリットゲート型フラッシュメモリセルにお
いて、浮遊ゲート電極上面のポリシリコンの少なくとも
側面近傍部分は、側面に向かって次第に厚くなる酸化膜
によって置き換えられていることを特徴とするスプリッ
トゲート型フラッシュメモリセルに関する。
域上に浮遊ゲート用絶縁膜と、ポリシリコン膜で形成さ
れた浮遊ゲート電極と、浮遊ゲート電極上に設けられた
層間絶縁膜と、浮遊ゲート電極の側面を覆う側壁シリコ
ン酸化膜と、この層間絶縁膜と側壁シリコン酸化膜によ
って浮遊ゲート電極から絶縁された制御ゲート電極が設
けられたスプリットゲート型フラッシュメモリセルにお
いて、浮遊ゲート電極上面のポリシリコンの少なくとも
側面近傍部分は、側面に向かって次第に厚くなる酸化膜
によって置き換えられていることを特徴とするスプリッ
トゲート型フラッシュメモリセルに関する。
【００１３】本発明では、このように浮遊ゲート電極側
面の層間絶縁膜近傍において、厚い絶縁膜が存在すると
ことになる。従って、メモリセルへのデータ書き込み時
に、図３（ｃ）で示した接触部分４１での電界集中を緩
和することが可能となり、浮遊ゲート電極から制御ゲー
ト電極への蓄積電子流出を抑制するので、データ書き込
み特性や、データ保持特性を向上できる。
面の層間絶縁膜近傍において、厚い絶縁膜が存在すると
ことになる。従って、メモリセルへのデータ書き込み時
に、図３（ｃ）で示した接触部分４１での電界集中を緩
和することが可能となり、浮遊ゲート電極から制御ゲー
ト電極への蓄積電子流出を抑制するので、データ書き込
み特性や、データ保持特性を向上できる。
【００１４】前記側壁シリコン酸化膜は、浮遊ゲート電
極材料であるポリシリコンを熱酸化した熱酸化膜で形成
することができる。
極材料であるポリシリコンを熱酸化した熱酸化膜で形成
することができる。
【００１５】この場合、半導体基板の素子領域上に浮遊
ゲート用絶縁膜を成膜する工程と、浮遊ゲート用絶縁膜
上に浮遊ゲート電極用ポリシリコン膜を成膜する工程
と、このポリシリコン膜上に層間絶縁膜を成膜する工程
と、層間絶縁膜上にマスク用シリコン窒化膜を形成する
工程と、このマスク用シリコン窒化膜と層間絶縁膜とを
所定電極パターン状に加工する工程と、所定電極パター
ン状に加工されたマスク用シリコン窒化膜をマスクにし
て前記浮遊ゲート電極用ポリシリコン膜をＬＯＣＯＳ酸
化する工程と、続いて前記マスク用シリコン窒化膜をマ
スクにしてエッチングを行って、ＬＯＣＯＳ酸化膜と浮
遊ゲート電極用ポリシリコン膜を電極形状に成形する工
程と、電極形状に成形された浮遊ゲート電極用ポリシリ
コン膜の側壁に熱酸化膜を形成する工程と、続いてマス
ク用シリコン窒化膜を除去する工程と、制御ゲート電極
用ポリシリコン薄膜を堆積し、これをフォトリソグラフ
ィーとドライエッチングにより制御ゲート電極形状に成
形する工程とを含む製造方法によってスプリットゲート
型フラッシュメモリセルを製造することができる。
ゲート用絶縁膜を成膜する工程と、浮遊ゲート用絶縁膜
上に浮遊ゲート電極用ポリシリコン膜を成膜する工程
と、このポリシリコン膜上に層間絶縁膜を成膜する工程
と、層間絶縁膜上にマスク用シリコン窒化膜を形成する
工程と、このマスク用シリコン窒化膜と層間絶縁膜とを
所定電極パターン状に加工する工程と、所定電極パター
ン状に加工されたマスク用シリコン窒化膜をマスクにし
て前記浮遊ゲート電極用ポリシリコン膜をＬＯＣＯＳ酸
化する工程と、続いて前記マスク用シリコン窒化膜をマ
スクにしてエッチングを行って、ＬＯＣＯＳ酸化膜と浮
遊ゲート電極用ポリシリコン膜を電極形状に成形する工
程と、電極形状に成形された浮遊ゲート電極用ポリシリ
コン膜の側壁に熱酸化膜を形成する工程と、続いてマス
ク用シリコン窒化膜を除去する工程と、制御ゲート電極
用ポリシリコン薄膜を堆積し、これをフォトリソグラフ
ィーとドライエッチングにより制御ゲート電極形状に成
形する工程とを含む製造方法によってスプリットゲート
型フラッシュメモリセルを製造することができる。
【００１６】また、側壁シリコン酸化膜は、ＣＶＤシリ
コン酸化膜で形成することも可能である。
コン酸化膜で形成することも可能である。
【００１７】この場合、半導体基板の素子領域上に浮遊
ゲート用絶縁膜を成膜する工程と、浮遊ゲート用絶縁膜
上に浮遊ゲート電極用ポリシリコン膜を成膜する工程
と、このポリシリコン膜上に層間絶縁膜を成膜する工程
と、層間絶縁膜上にマスク用シリコン窒化膜を形成する
工程と、このマスク用シリコン窒化膜と層間絶縁膜とを
所定電極パターン状に加工する工程と、所定電極パター
ン状に加工されたマスク用シリコン窒化膜をマスクにし
て前記浮遊ゲート電極用ポリシリコン膜をＬＯＣＯＳ酸
化する工程と、続いて前記マスク用シリコン窒化膜をマ
スクにしてエッチングを行って、ＬＯＣＯＳ酸化膜と浮
遊ゲート電極用ポリシリコン膜を電極形状に成形する工
程と、このように成形された電極構造の全面にＣＶＤシ
リコン酸化膜を成膜した後、異方性エッチングによりシ
リコン酸化膜をエッチバックして、浮遊ゲート電極の側
壁にシリコン酸化膜を形成する工程と、続いてマスク用
シリコン窒化膜を除去する工程と、制御ゲート電極用ポ
リシリコン薄膜を堆積し、これをフォトリソグラフィー
とドライエッチングにより制御ゲート電極形状に成形す
る工程とを含む製造方法によりスプリットゲート型フラ
ッシュメモリセルを製造することができる。
ゲート用絶縁膜を成膜する工程と、浮遊ゲート用絶縁膜
上に浮遊ゲート電極用ポリシリコン膜を成膜する工程
と、このポリシリコン膜上に層間絶縁膜を成膜する工程
と、層間絶縁膜上にマスク用シリコン窒化膜を形成する
工程と、このマスク用シリコン窒化膜と層間絶縁膜とを
所定電極パターン状に加工する工程と、所定電極パター
ン状に加工されたマスク用シリコン窒化膜をマスクにし
て前記浮遊ゲート電極用ポリシリコン膜をＬＯＣＯＳ酸
化する工程と、続いて前記マスク用シリコン窒化膜をマ
スクにしてエッチングを行って、ＬＯＣＯＳ酸化膜と浮
遊ゲート電極用ポリシリコン膜を電極形状に成形する工
程と、このように成形された電極構造の全面にＣＶＤシ
リコン酸化膜を成膜した後、異方性エッチングによりシ
リコン酸化膜をエッチバックして、浮遊ゲート電極の側
壁にシリコン酸化膜を形成する工程と、続いてマスク用
シリコン窒化膜を除去する工程と、制御ゲート電極用ポ
リシリコン薄膜を堆積し、これをフォトリソグラフィー
とドライエッチングにより制御ゲート電極形状に成形す
る工程とを含む製造方法によりスプリットゲート型フラ
ッシュメモリセルを製造することができる。
【００１８】このような製造方法においては、ポリシリ
コン膜をＬＯＣＯＳ酸化するときに、マスクとなってい
る層間絶縁膜下のポリシリコン膜にもＬＯＣＯＳ酸化が
進んでＬＯＣＯＳ膜がバーズビーク状（鳥のくちばし
状）に進入してくるため、浮遊ゲート電極の上面のポリ
シリコンの側面近傍部分に、側面に向かって次第に厚く
なる酸化膜を容易に形成することができる。
コン膜をＬＯＣＯＳ酸化するときに、マスクとなってい
る層間絶縁膜下のポリシリコン膜にもＬＯＣＯＳ酸化が
進んでＬＯＣＯＳ膜がバーズビーク状（鳥のくちばし
状）に進入してくるため、浮遊ゲート電極の上面のポリ
シリコンの側面近傍部分に、側面に向かって次第に厚く
なる酸化膜を容易に形成することができる。
【００１９】また、前記層間絶縁膜は、制御ゲートと浮
遊ゲートとの容量結合ができるだけ大きくなるように薄
膜化することが好ましく、このような薄膜化は、シリコ
ン酸化膜、シリコン窒化膜およびシリコン酸化膜の３層
からなる積層膜によって達成できる。
遊ゲートとの容量結合ができるだけ大きくなるように薄
膜化することが好ましく、このような薄膜化は、シリコ
ン酸化膜、シリコン窒化膜およびシリコン酸化膜の３層
からなる積層膜によって達成できる。
【００２０】また、このようなシリコン窒化膜を含む層
間絶縁膜を用いる場合には、上記の製造方法の中でも、
ＣＶＤシリコン酸化膜を用いて浮遊ゲート電極の側壁に
シリコン酸化膜を設ける方法を用いて、この側壁シリコ
ン酸化膜が層間絶縁膜中のシリコン窒化膜の側面をも覆
うように形成することが特に好ましい。
間絶縁膜を用いる場合には、上記の製造方法の中でも、
ＣＶＤシリコン酸化膜を用いて浮遊ゲート電極の側壁に
シリコン酸化膜を設ける方法を用いて、この側壁シリコ
ン酸化膜が層間絶縁膜中のシリコン窒化膜の側面をも覆
うように形成することが特に好ましい。
【００２１】また、このようなスプリットゲート型フラ
ッシュメモリセルを複数個使用してフラッシュメモリと
することができる。
ッシュメモリセルを複数個使用してフラッシュメモリと
することができる。
【００２２】
【発明の実施形態】以下、本発明の実施形態について図
面を用いて説明する。実施形態において用いたメモリセ
ルでは、半導体基板としてシリコン基板、ゲート絶縁膜
として酸化膜を用いたものである。
面を用いて説明する。実施形態において用いたメモリセ
ルでは、半導体基板としてシリコン基板、ゲート絶縁膜
として酸化膜を用いたものである。
【００２３】［実施形態１］図１（ａ）〜（ｅ）は本発
明のメモリセル形成工程の一実施形態を示した図であ
る。まず、ＬＯＣＯＳ分離法で素子分離領域を形成した
シリコン基板１上の素子領域に埋め込み拡散層（ソース
・ドレイン拡散層）７を形成した後、図１（ａ）に示す
ように、浮遊ゲート用絶縁膜２として熱酸化法により膜
厚１００Åのシリコン熱酸化膜を形成する。
明のメモリセル形成工程の一実施形態を示した図であ
る。まず、ＬＯＣＯＳ分離法で素子分離領域を形成した
シリコン基板１上の素子領域に埋め込み拡散層（ソース
・ドレイン拡散層）７を形成した後、図１（ａ）に示す
ように、浮遊ゲート用絶縁膜２として熱酸化法により膜
厚１００Åのシリコン熱酸化膜を形成する。
【００２４】その後、浮遊ゲート電極用の膜厚２０００
Åのポリシリコン膜３をＣＶＤ法で形成する。この上に
制御ゲート電極と浮遊ゲート電極を絶縁する層間絶緑用
のＯＮＯ膜（シリコン酸化膜換算膜厚１２０Å）とし
て、シリコン酸化膜４（膜厚４０Å）／シリコン窒化膜
５（膜厚８０Å）／シリコン酸化膜６（膜厚４０Å）を
形成する。さらに、この基板上にマスク用シリコン窒化
膜１０（膜厚１４００Å）を形成する。次に、前記マス
ク用シリコン窒化膜１０とＯＮＯ膜をフォトリソグラフ
ィーとシリコン酸化膜とシリコン窒化膜のドライエッチ
ングによりストライプ状に加工し、浮遊ゲート電極用ポ
リシリコン膜３を一部露出させる。
Åのポリシリコン膜３をＣＶＤ法で形成する。この上に
制御ゲート電極と浮遊ゲート電極を絶縁する層間絶緑用
のＯＮＯ膜（シリコン酸化膜換算膜厚１２０Å）とし
て、シリコン酸化膜４（膜厚４０Å）／シリコン窒化膜
５（膜厚８０Å）／シリコン酸化膜６（膜厚４０Å）を
形成する。さらに、この基板上にマスク用シリコン窒化
膜１０（膜厚１４００Å）を形成する。次に、前記マス
ク用シリコン窒化膜１０とＯＮＯ膜をフォトリソグラフ
ィーとシリコン酸化膜とシリコン窒化膜のドライエッチ
ングによりストライプ状に加工し、浮遊ゲート電極用ポ
リシリコン膜３を一部露出させる。
【００２５】その後、図１（ｂ）に示すように、前記浮
遊ゲート電極用ポリシリコン膜３をＬＯＣＯＳ酸化し、
前記マスク用シリコン窒化膜１０が覆っていない部分に
膜厚１０００ÅのＬＯＣＯＳ酸化膜１１を形成する。こ
の工程において、ＬＯＣＯＳ酸化膜１１の一部はバーズ
ビーク状に、ＯＮＯ膜直下に一部進入した形状となる。
遊ゲート電極用ポリシリコン膜３をＬＯＣＯＳ酸化し、
前記マスク用シリコン窒化膜１０が覆っていない部分に
膜厚１０００ÅのＬＯＣＯＳ酸化膜１１を形成する。こ
の工程において、ＬＯＣＯＳ酸化膜１１の一部はバーズ
ビーク状に、ＯＮＯ膜直下に一部進入した形状となる。
【００２６】続けて、前記マスク用シリコン窒化膜１０
をマスクにしてＬＯＣＯＳ酸化膜１１と浮遊ゲート電極
用ポリシリコン膜３および浮遊ゲート用絶縁膜２のエッ
チングを行うことで浮遊ゲート電極の加工を行う。その
結果、浮遊ゲート電極用ポリシリコン膜３の側面におい
てＯＮＯ膜に接している部分には、バーズビーク状酸化
膜１２が残る（図１（ｃ））。
をマスクにしてＬＯＣＯＳ酸化膜１１と浮遊ゲート電極
用ポリシリコン膜３および浮遊ゲート用絶縁膜２のエッ
チングを行うことで浮遊ゲート電極の加工を行う。その
結果、浮遊ゲート電極用ポリシリコン膜３の側面におい
てＯＮＯ膜に接している部分には、バーズビーク状酸化
膜１２が残る（図１（ｃ））。
【００２７】その後、９００℃で熱酸化を行い、図１
（ｄ）に示すように、電極形状に加工された浮遊ゲート
電極用ポリシリコン膜３の側壁に側壁酸化膜１３を形成
し、同時に制御ゲート絶縁膜用酸化膜１４（膜厚２００
Å）を形成する。このとき、側壁酸化膜１３の膜厚は、
ポリシリコン膜３の不純物含有量等に大きく依存する
が、大まかに言って、ＯＮＯ近接部で１００Å程度と薄
く、浮遊ゲート絶縁膜２の近傍で３００Å程度と厚くな
る。
（ｄ）に示すように、電極形状に加工された浮遊ゲート
電極用ポリシリコン膜３の側壁に側壁酸化膜１３を形成
し、同時に制御ゲート絶縁膜用酸化膜１４（膜厚２００
Å）を形成する。このとき、側壁酸化膜１３の膜厚は、
ポリシリコン膜３の不純物含有量等に大きく依存する
が、大まかに言って、ＯＮＯ近接部で１００Å程度と薄
く、浮遊ゲート絶縁膜２の近傍で３００Å程度と厚くな
る。
【００２８】次に、マスク用シリコン窒化膜１０をリン
酸を用いたウェットエッチングで除去し、続けて制御ゲ
ート電極用ポリシリコン膜１５（膜厚１５００Å）を推
積し、これをフォトリソグラフィーとポリシリコンのド
ライエッチングにより制御ゲート電極状に加工する（図
１（ｅ））。
酸を用いたウェットエッチングで除去し、続けて制御ゲ
ート電極用ポリシリコン膜１５（膜厚１５００Å）を推
積し、これをフォトリソグラフィーとポリシリコンのド
ライエッチングにより制御ゲート電極状に加工する（図
１（ｅ））。
【００２９】最後に、これらのパターンを覆うように絶
縁膜（図示なし）を基板１の全面に形成し、メモリセル
の各電極へのコンタクトホールを形成する。本発明の効
果はデータ書き込み特性や、データ保持特性を向上でき
る点である。この実施形態によれば、浮遊ゲートポリシ
リコン膜のＯＮＯ膜との接触部分にバーズビーク状酸化
膜１２が存在するので、この部分の浮遊ゲートポリシリ
コン膜の側面の酸化膜厚が厚くなる。その結果、メモリ
セルへのデータ書き込み時の接触部分での電界集中が緩
和され、制御ゲート電極から制御ゲート電極への蓄積電
子流出を抑制される。この結果、データ書き込み特性
や、データ保持特性を向上できる。
縁膜（図示なし）を基板１の全面に形成し、メモリセル
の各電極へのコンタクトホールを形成する。本発明の効
果はデータ書き込み特性や、データ保持特性を向上でき
る点である。この実施形態によれば、浮遊ゲートポリシ
リコン膜のＯＮＯ膜との接触部分にバーズビーク状酸化
膜１２が存在するので、この部分の浮遊ゲートポリシリ
コン膜の側面の酸化膜厚が厚くなる。その結果、メモリ
セルへのデータ書き込み時の接触部分での電界集中が緩
和され、制御ゲート電極から制御ゲート電極への蓄積電
子流出を抑制される。この結果、データ書き込み特性
や、データ保持特性を向上できる。
【００３０】［実施形態２］この実施形態では、図１
（ｃ）に示す浮遊ゲート電極の加工までを実施形態１と
同様に行う。浮遊ゲート電極用ポリシリコン膜３側壁の
ＯＮＯ膜に接している部分１２に、バーズビーク状に熱
酸化膜が残っている。
（ｃ）に示す浮遊ゲート電極の加工までを実施形態１と
同様に行う。浮遊ゲート電極用ポリシリコン膜３側壁の
ＯＮＯ膜に接している部分１２に、バーズビーク状に熱
酸化膜が残っている。
【００３１】その後、図２（ａ）に示すように、シリコ
ン基板１の全面にＣＶＤ酸化膜２１（膜厚２００Å）を
成膜する。このＣＶＤ酸化膜２１のポリシリコン膜３の
側面における膜厚は、ポリシリコン膜３の不純物含有量
等に依存せず、ＯＮＯ膜近傍の側面でもトンネルゲート
酸化膜２の近傍の側面でも同じ膜厚になる。
ン基板１の全面にＣＶＤ酸化膜２１（膜厚２００Å）を
成膜する。このＣＶＤ酸化膜２１のポリシリコン膜３の
側面における膜厚は、ポリシリコン膜３の不純物含有量
等に依存せず、ＯＮＯ膜近傍の側面でもトンネルゲート
酸化膜２の近傍の側面でも同じ膜厚になる。
【００３２】次に、図２（ｂ）のように、ＣＶＤシリコ
ン酸化膜を垂直方向の異方性エッチングにより全面エッ
チバックを行い、マスク用シリコン窒化膜１０の上面お
よび基板表面を露出させる。このときポリシリコン膜３
の側面には側壁酸化膜２２が残る。
ン酸化膜を垂直方向の異方性エッチングにより全面エッ
チバックを行い、マスク用シリコン窒化膜１０の上面お
よび基板表面を露出させる。このときポリシリコン膜３
の側面には側壁酸化膜２２が残る。
【００３３】次に、マスク用シリコン窒化膜１０をリン
酸を用いたウェットエッチングで除去する。このとき、
ＯＮＯ膜を構成するシリコン窒化膜５の側面もシリコン
酸化膜２１で被覆するようにすることで、リン酸を用い
たウェットエッチングで側面の一部が除去されることが
ない。
酸を用いたウェットエッチングで除去する。このとき、
ＯＮＯ膜を構成するシリコン窒化膜５の側面もシリコン
酸化膜２１で被覆するようにすることで、リン酸を用い
たウェットエッチングで側面の一部が除去されることが
ない。
【００３４】次に、制御ゲート絶縁膜用酸化膜２４（膜
厚１００Å）を９００℃の熱酸化により形成し、続けて
制御ゲート電極用ポリシリコン薄膜２３（膜厚１５００
Å）を堆積し、これをフォトリソグラフィー技術とポリ
シリコンのドライエッチング技術により制御ゲート電極
状に加工する（図２（ｃ））。
厚１００Å）を９００℃の熱酸化により形成し、続けて
制御ゲート電極用ポリシリコン薄膜２３（膜厚１５００
Å）を堆積し、これをフォトリソグラフィー技術とポリ
シリコンのドライエッチング技術により制御ゲート電極
状に加工する（図２（ｃ））。
【００３５】最後に、これらのパターンを覆うように絶
縁膜（図示なし）を基板１の全面に形成し、メモリセル
の各電極へのコンタクトホールを形成する。
縁膜（図示なし）を基板１の全面に形成し、メモリセル
の各電極へのコンタクトホールを形成する。
【００３６】この実施形態においても、浮遊ゲートポリ
シリコン膜のＯＮＯ膜との接触部分にバーズビーク状酸
化膜１２が存在するので、この部分の浮遊ゲートポリシ
リコン膜の側面の酸化膜厚が厚くなり、実施形態１と同
様の効果を奏することができる。
シリコン膜のＯＮＯ膜との接触部分にバーズビーク状酸
化膜１２が存在するので、この部分の浮遊ゲートポリシ
リコン膜の側面の酸化膜厚が厚くなり、実施形態１と同
様の効果を奏することができる。
【００３７】さらにこの実施形態においては、側壁酸化
膜にＣＶＤ酸化膜を用いることにより、実施形態１の効
果に加え、側壁酸化膜厚を均一な膜厚に設定することが
可能であり、また、層間絶縁膜を構成するシリコン窒化
膜はマスク用シリコン窒化膜除去時のウェットエッチン
グ時に浸食されないので、この層間絶縁膜の絶縁性を良
好に保つことが可能であり、さらに側壁酸化膜厚と制御
ゲート部のゲート酸化膜厚を独立に設定し、それぞれ最
適な膜厚のシリコン酸化膜を用いることができる。
膜にＣＶＤ酸化膜を用いることにより、実施形態１の効
果に加え、側壁酸化膜厚を均一な膜厚に設定することが
可能であり、また、層間絶縁膜を構成するシリコン窒化
膜はマスク用シリコン窒化膜除去時のウェットエッチン
グ時に浸食されないので、この層間絶縁膜の絶縁性を良
好に保つことが可能であり、さらに側壁酸化膜厚と制御
ゲート部のゲート酸化膜厚を独立に設定し、それぞれ最
適な膜厚のシリコン酸化膜を用いることができる。
【００３８】
【発明の効果】本発明によれば、浮遊ゲート電極ポリシ
リコン膜と層間絶縁膜との接触部分にバーズビーク状の
酸化膜が存在するので、この部分の浮遊ゲートポリシリ
コン膜の側面の酸化膜厚が厚くなる。その結果、メモリ
セルへのデータ書き込み時の接触部分での電界集中が緩
和され、制御ゲート電極から制御ゲート電極への蓄積電
子流出を抑制される。この結果、データ書き込み特性
や、データ保持特性を向上できる。
リコン膜と層間絶縁膜との接触部分にバーズビーク状の
酸化膜が存在するので、この部分の浮遊ゲートポリシリ
コン膜の側面の酸化膜厚が厚くなる。その結果、メモリ
セルへのデータ書き込み時の接触部分での電界集中が緩
和され、制御ゲート電極から制御ゲート電極への蓄積電
子流出を抑制される。この結果、データ書き込み特性
や、データ保持特性を向上できる。
【００３９】さらに、側壁酸化膜にＣＶＤ酸化膜を用い
ることにより、側壁酸化膜厚を均一な膜厚に設定するこ
とが可能であり、また、層間絶縁膜を構成するシリコン
窒化膜はマスク用シリコン窒化膜除去時のウェットエッ
チング時に浸食されないので、この層間絶縁膜の絶縁性
を良好に保つことが可能であり、さらに側壁酸化膜厚と
制御ゲート部のゲート酸化膜厚を独立に設定し、それぞ
れ最適な膜厚のシリコン酸化膜を用いることができるの
で、さらにデータ書き込み特性や、データ保持特性を向
上することができる。
ることにより、側壁酸化膜厚を均一な膜厚に設定するこ
とが可能であり、また、層間絶縁膜を構成するシリコン
窒化膜はマスク用シリコン窒化膜除去時のウェットエッ
チング時に浸食されないので、この層間絶縁膜の絶縁性
を良好に保つことが可能であり、さらに側壁酸化膜厚と
制御ゲート部のゲート酸化膜厚を独立に設定し、それぞ
れ最適な膜厚のシリコン酸化膜を用いることができるの
で、さらにデータ書き込み特性や、データ保持特性を向
上することができる。
【図１】本発明の製造方法の一例を示す断面模式図であ
る。
る。
【図２】本発明の製造方法の一例を示す断面模式図であ
る。
る。
【図３】従来の製造方法を示す断面模式図である。
１、３１ シリコン基板 ２、３２ 浮遊ゲート酸化膜 ３、３３ 浮遊ゲート電極用ポリシリコン膜 ４、６、３４、３６ シリコン酸化膜 ５、３５ シリコン窒化膜 ７、３７ 埋め込み拡散層（ソース・ドレイン拡散層） １０ マスク用シリコン窒化膜 １１ ＬＯＣＯＳ酸化膜 １２ バーズビーク状酸化膜 １３、２２、３８ 側壁酸化膜 １４、２４，３９ 制御ゲート絶縁膜用酸化膜 １５、２３、４０ 制御ゲート用ポリシリコン膜 ２１ ＣＶＤシリコン酸化膜
Claims (10)
- 【請求項１】 半導体基板の素子領域上に浮遊ゲート用
絶縁膜と、ポリシリコン膜で形成された浮遊ゲート電極
と、浮遊ゲート電極上に設けられた層間絶縁膜と、浮遊
ゲート電極の側面を覆う側壁シリコン酸化膜と、この層
間絶縁膜と側壁シリコン酸化膜によって浮遊ゲート電極
から絶縁された制御ゲート電極が設けられたスプリット
ゲート型フラッシュメモリセルにおいて、 浮遊ゲート電極上面のポリシリコンの少なくとも側面近
傍部分は、側面に向かって次第に厚くなる酸化膜によっ
て置き換えられていることを特徴とするスプリットゲー
ト型フラッシュメモリセル。 - 【請求項２】 前記側壁シリコン酸化膜は、ポリシリコ
ンの熱酸化膜である請求項１記載のスプリットゲート型
フラッシュメモリセル。 - 【請求項３】 前記側壁シリコン酸化膜は、ＣＶＤシリ
コン酸化膜である請求項１記載のスプリットゲート型フ
ラッシュメモリセル。 - 【請求項４】 前記層間絶縁膜は、シリコン酸化膜、シ
リコン窒化膜およびシリコン酸化膜の３層からなる積層
膜である請求項１〜３のいずれかに記載のスプリットゲ
ート型フラッシュメモリセル。 - 【請求項５】 前記層間絶縁膜が、シリコン酸化膜、シ
リコン窒化膜およびシリコン酸化膜の３層からなる積層
膜であり、前記側壁シリコン酸化膜がこの層間絶縁膜中
のシリコン窒化膜の側面をも覆うように設けられたＣＶ
Ｄシリコン酸化膜である請求項３記載のスプリットゲー
ト型フラッシュメモリセル。 - 【請求項６】 半導体基板の素子領域上に浮遊ゲート用
絶縁膜を成膜する工程と、 浮遊ゲート用絶縁膜上に浮遊ゲート電極用ポリシリコン
膜を成膜する工程と、 このポリシリコン膜上に層間絶縁膜を成膜する工程と、 層間絶縁膜上にマスク用シリコン窒化膜を形成する工程
と、 このマスク用シリコン窒化膜と層間絶縁膜とを所定電極
パターン状に加工する工程と、 所定電極パターン状に加工されたマスク用シリコン窒化
膜をマスクにして前記浮遊ゲート電極用ポリシリコン膜
をＬＯＣＯＳ酸化する工程と、 続いて前記マスク用シリコン窒化膜をマスクにしてエッ
チングを行って、ＬＯＣＯＳ酸化膜と浮遊ゲート電極用
ポリシリコン膜を電極形状に成形する工程と、 電極形状に成形された浮遊ゲート電極用ポリシリコン膜
の側壁に熱酸化膜を形成する工程と、 続いてマスク用シリコン窒化膜を除去する工程と、 制御ゲート電極用ポリシリコン薄膜を堆積し、これをフ
ォトリソグラフィーとドライエッチングにより制御ゲー
ト電極形状に成形する工程とを含むスプリットゲート型
フラッシュメモリセルの製造方法。 - 【請求項７】 半導体基板の素子領域上に浮遊ゲート用
絶縁膜を成膜する工程と、 浮遊ゲート用絶縁膜上に浮遊ゲート電極用ポリシリコン
膜を成膜する工程と、 このポリシリコン膜上に層間絶縁膜を成膜する工程と、 層間絶縁膜上にマスク用シリコン窒化膜を形成する工程
と、 このマスク用シリコン窒化膜と層間絶縁膜とを所定電極
パターン状に加工する工程と、 所定電極パターン状に加工されたマスク用シリコン窒化
膜をマスクにして前記浮遊ゲート電極用ポリシリコン膜
をＬＯＣＯＳ酸化する工程と、 続いて前記マスク用シリコン窒化膜をマスクにしてエッ
チングを行って、ＬＯＣＯＳ酸化膜と浮遊ゲート電極用
ポリシリコン膜を電極形状に成形する工程と、 このように成形された電極構造の全面にＣＶＤシリコン
酸化膜を成膜した後、異方性エッチングによりシリコン
酸化膜をエッチバックして、浮遊ゲート電極の側壁にシ
リコン酸化膜を形成する工程と、 続いてマスク用シリコン窒化膜を除去する工程と、 制御ゲート電極用ポリシリコン薄膜を堆積し、これをフ
ォトリソグラフィーとドライエッチングにより制御ゲー
ト電極形状に成形する工程とを含むスプリットゲート型
フラッシュメモリセルの製造方法。 - 【請求項８】 前記層間絶縁膜が、シリコン酸化膜、シ
リコン窒化膜およびシリコン酸化膜の３層からなる積層
膜である請求項６または７に記載のスプリットゲート型
フラッシュメモリセルの製造方法。 - 【請求項９】 前記層間絶縁膜が、シリコン酸化膜、シ
リコン窒化膜およびシリコン酸化膜の３層からなる積層
膜であり、前記のＣＶＤにより形成された浮遊ゲートの
側壁のシリコン酸化膜が、層間絶縁膜中のシリコン窒化
膜の側面をも覆うように形成された請求項７記載のスプ
リットゲート型フラッシュメモリセルの製造方法。 - 【請求項１０】 請求項１〜５のいずれかに記載のスプ
リットゲート型フラッシュメモリセルを複数個備えたフ
ラッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09181231A JP3097607B2 (ja) | 1997-07-07 | 1997-07-07 | スプリットゲート型フラッシュメモリセルおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09181231A JP3097607B2 (ja) | 1997-07-07 | 1997-07-07 | スプリットゲート型フラッシュメモリセルおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126616A true JPH1126616A (ja) | 1999-01-29 |
| JP3097607B2 JP3097607B2 (ja) | 2000-10-10 |
Family
ID=16097104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09181231A Expired - Fee Related JP3097607B2 (ja) | 1997-07-07 | 1997-07-07 | スプリットゲート型フラッシュメモリセルおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097607B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004266279A (ja) * | 2003-02-28 | 2004-09-24 | Samsung Electronics Co Ltd | フローティングゲートの形成方法及びこれを利用した不揮発性メモリ装置の製造方法 |
-
1997
- 1997-07-07 JP JP09181231A patent/JP3097607B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004266279A (ja) * | 2003-02-28 | 2004-09-24 | Samsung Electronics Co Ltd | フローティングゲートの形成方法及びこれを利用した不揮発性メモリ装置の製造方法 |
| US7118969B2 (en) | 2003-02-28 | 2006-10-10 | Samsung Electronics Co., Ltd. | Method of manufacturing a floating gate and method of manufacturing a non-volatile semiconductor memory device comprising the same |
| JP4660102B2 (ja) * | 2003-02-28 | 2011-03-30 | 三星電子株式会社 | 不揮発性メモリ装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3097607B2 (ja) | 2000-10-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |