JP3914603B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置およびその製造方法に関し、詳しくは、浮遊ゲートと制御ゲート多結晶シリコン膜の間の層間絶縁膜の容量が大きく、プログラム電圧が低い不揮発性半導体装置およびこのような不揮発性半導体装置を容易に製造することができる不揮発性半導体装置の製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の代表であるフラッシュメモリは、携帯性および耐衝撃性が優れ、オンボードで電気的に一括消去することが可能であるため、将来の小型携帯情報機器のファイルメモリとして注目を集めている。
【０００３】
フラッシュメモリは、通常、ソースおよびドレイン拡散層を有するシリコン（Ｓｉ）基板、このシリコン基板上に形成された主に多結晶シリコン膜からなる浮遊ゲートおよび制御ゲート、この浮遊ゲートおよび制御ゲートを互いに分離する層間絶縁膜、および浮遊ゲートとシリコン基板を互いに分離するトンネル絶縁膜からなるＭＯＳ型電界効果トランジスタを１つの記憶単位とするメモリセルを、複数個行列状に配置して構成される。
【０００４】
基板に対して正の外部電圧を上記制御ゲートに印加することによって電子を浮遊ゲートに注入し、そのしきい値電圧の違いから情報の“０”“１”が判別される。
【０００５】
フラッシュメモリを小型携帯情報機器のファイルとして使用するためには、上記外部電圧を低くする必要があり、そのためには、書込み／消去時の動作電圧、いわゆるプログラム電圧を低減することが重要である。
【０００６】
書換え動作時に浮遊ゲートに印加される電圧Ｖfgは、
Ｖfg＝Ｃ2Ｖcg／(Ｃ1＋Ｃ2) （１）
で与えられる。ここで、Ｖcgは制御ゲート印加電圧、Ｃ1はトンネル膜の容量、Ｃ2は制御ゲートと浮遊ゲートを互いに分離する層間絶縁膜の容量であり、Ｃ2／(Ｃ1+Ｃ2)はカップリング比と呼ばれる。
【０００７】
制御ゲートに印加された電圧を、効率良く浮遊ゲートに伝達してプログラム電圧を低減させるためには、多結晶シリコン膜からなる浮遊ゲートと制御ゲートを互いに分離する層間絶縁膜の容量Ｃ2を大きくして、カップリング比を大きくすることが有効である。そのため、浮遊ゲートを２層の多結晶シリコン膜で形成し、上層である多結晶シリコン膜の面積を下層の多結晶シリコン膜に比べ大きくとることによって、浮遊ゲートの表面積を増大し、上記層間絶縁膜の容量Ｃ2を増加する技術が、例えば、１９９２年インターナショナル・エレクトロン・デバイシズ・ミーテイング・テクニカル・ダイジェスト、９９１頁から９９３頁（International Electron Devices Meetinｇ Technical Diｇest,1992 pp.991-993）に記載されている。
【０００８】
【発明が解決しようとする課題】
フラッシュメモリの高集積化の要求にともない、１９９４年インターナショナル・エレクトロン・デバイシズ・ミーテイング・テクニカル・ダイジェスト、９２１頁から９２３頁（International Electron Devices Meetinｇ Technical Diｇest,1994 pp.921-923）に記載されているように、例えばデータ線に垂直な断面における浮遊ゲート間のピッチを、最小加工寸法の４倍から３倍へと縮小すると、上記従来技術によって形成された多結晶シリコン膜からなる上層の浮遊ゲートのデータ線に垂直な断面における寸法が最小加工寸法の３倍から２倍の長さへと２／３に縮小されてしまう。そのため浮遊ゲートの表面積が相対的に減少し、上記層間絶縁膜の容量Ｃ2が低下してカップリング比が減少するという問題があった。そのためプログラム電圧が上昇するという問題が生じた。
【０００９】
本発明の目的は、従来の不揮発性半導体記憶装置の有する上記問題を解決し、浮遊ゲートの表面積が十分大きく、浮遊ゲート間のピッチが減少してもカップリング比の減少を抑制することができ、プログラム電圧を低減できる不揮発性半導体記憶装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性半導体記憶装置は、第１導電型を有する半導体基板と、当該半導体基板の表面領域に形成された上記第１導電型とは逆の導電型を有するソースおよびドレインと、上記半導体基板上にゲート絶縁膜を介して形成された浮遊ゲート電極と、当該浮遊ゲート電極上部に絶縁膜を介して形成された制御ゲート電極を具備したＭＯＳ型電界効果トランジスタを一つのメモリセルとし、上記浮遊ゲート電極は２層の多結晶シリコン膜から構成され、該２層の多結晶シリコン膜の上層の多結晶シリコン膜が屈曲して形成された凹部が、上記２層の多結晶シリコン膜の下層の多結晶シリコン膜の直上のみに形成されていることを特徴とする。
【００１１】
すなわち、浮遊ゲートを２層の多結晶シリコン膜から構成し、上層の多結晶シリコン膜で凹部を形成することにより、浮遊ゲートの表面積は増加してカップリング比が大きくなり、プログラム電圧が低減される。
【００１２】
上記上層の多結晶シリコン膜は、上記下層の多結晶シリコン膜上から、上記浮遊ゲート電極の側部上に形成された側壁絶縁膜の上に延在していると、さらに好ましい。
【００１３】
この場合、上記凹部の幅Ｗ、高さＨ、下層の多結晶シリコン膜の厚さｄ1、上層の多結晶シリコン膜の厚さｄ2、側壁絶縁膜の高さｈおよびゲート長Ｌgの間に
Ｗ＝Ｌg−２ｄ2 （２）
Ｈ＝ｈ−ｄ1 （３）
なる関係があると、極めて好ましい。
【００１４】
さらに上記ｈ、ｄ1およびｄ2の間に、
ｈ＞ｄ1＋ｄ2 （４）
なる関係が存在すれば、浮遊ゲート多結晶シリコン膜の表面積がより一層増大し、カップリング比がさらに増大して、プログラム電圧をさらに低減できる。
【００１５】
上記側壁絶縁膜としては酸化シリコン膜若しくは窒化シリコン膜を用いることができ、上記絶縁膜としては、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の３層膜、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜および窒化シリコン膜の４層膜、単層の酸化シリコン膜、若しくは酸化シリコン膜と窒化シリコン膜の２層膜を用いることができる。
【００１６】
複数の上記メモリセルが行列状に配置されてメモリセルアレイが構成される。
【００１７】
本発明の半導体記憶装置は、シリコン基板上に第１の酸化シリコン膜（ゲート絶縁膜）、第１の多結晶シリコン膜、第２の酸化シリコン膜および第１の窒化シリコン膜を順次積層して積層膜を形成した後、同一のマスクを用いて上記積層膜をエッチングして所定の形状に加工する工程と、絶縁膜を全面に形成する工程と、当該絶縁膜を異方性エッチングして上記積層膜の側壁部上のみに残し、他の部分は除去して側壁絶縁膜を形成するする工程と、上記第１の窒化シリコン膜および第２の酸化シリコン膜を除去して上記第１の多結晶シリコン膜の表面を露出させ、上記側壁絶縁膜の内面を側面とし、上記第１の多結晶シリコン膜を底部とする凹部を形成する工程と、上記第１の多結晶シリコン膜上から上記側壁絶縁膜の表面の所望部分上へ延在する第２の多結晶シリコン膜を形成し、上記第１および第２の多結晶シリコン膜からなる浮遊ゲート電極を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法によって製造することができる。
【００１８】
上記側壁絶縁膜としては窒化シリコンや酸化シリコンなどの絶縁物を使用することができ、また、上記第１の窒化シリコン膜の除去は熱リン酸水溶液を用いて行われることができる。
【００１９】
この製造方法では、第１の窒化シリコン膜と第２の酸化シリコン膜を除去することによって、側壁絶縁膜の内面を側面とし、上記第１の多結晶シリコン膜を底部とする凹部が形成される。さらに、この凹部に沿って第２の多結晶シリコン膜を形成すると、上記第１および第２の多結晶シリコン膜からなり、上面に凹部を有する浮遊ゲート電極が形成される。
【００２０】
なお、第１の多結晶シリコン膜の上に第２の酸化シリコン膜を形成した後に、第１の窒化シリコン膜が形成されているので、第１の窒化シリコン膜をエッチングして除去する際に、第２の酸化シリコン膜がエッチングストッパ膜として働くため、第１の多結晶シリコン膜がエッチされる恐れはない。
【００２１】
また、本発明の半導体記憶装置は、シリコン基板上に第１の酸化シリコン膜（ゲート絶縁膜）、第１の多結晶シリコン膜、および第２の酸化シリコン膜、第２の多結晶シリコン膜を順次積層して形成して積層膜を形成する工程と、上記積層膜を同一マスクを用いてエッチングして所定の形状に加工する工程と、絶縁膜を全面に形成する工程と、当該絶縁膜を異方性エッチングし上記積層膜の側壁部上のみに残し他の部分は除去して側壁絶縁膜を形成する工程と、上記第２の多結晶シリコン膜および第２の酸化シリコン膜を除去して第１の多結晶シリコン膜の表面を露出させ、上記側壁絶縁膜の内面を側面とし上記第１の多結晶シリコン膜を底部とする凹部を形成する工程と、上記第１の多結晶シリコン膜上から上記側壁絶縁膜の所望部分上に延在する第３の多結晶シリコン膜を形成して、上記第１および第３の多結晶シリコン膜からなる浮遊ゲート電極を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法によっても製造できる。
【００２２】
この製造方法においては、上記製造方法において使用された第１の窒化シリコン膜に代えて第２の多結晶シリコン膜を使用した。この場合は、第２の多結晶シリコン膜をエッチングして除去しているので、第１の多結晶シリコン膜がこの工程でエッチングされるのを防止するため、両者の間に第２の酸化シリコン膜を介在させた。この場合、上記第２の多結晶シリコン膜の除去は、等方性ドライエッチングによって行うことにより支障なく行なうことができる。
【００２３】
この場合は、上記第２の多結晶シリコン膜と第２の酸化シリコン膜を除去することによって、上記側壁絶縁膜の内面を側面とし上記第１の多結晶シリコン膜を底部とする凹部が形成され、この凹部に沿って第３の多結晶シリコン膜が形成される。そにより、第１および第３の多結晶シリコン膜の積層膜からなり、上面に凹部を有する浮遊ゲート電極が形成される。
【００２４】
上記第２の多結晶シリコン膜の除去は、等方性ドライエッチングによって行うことにより、好ましい結果が得られる。
【００２５】
【発明の実施の形態】
本発明の不揮発性半導体記憶装置においては、浮遊ゲート電極が第１および第２の多結晶シリコン膜の２層膜からなり、上層である第２の多結晶シリコン膜による凹部が形成されている。このような凹部を有する浮遊ゲート電極上に、絶縁膜および制御ゲート電極が積層して形成されて不揮発性半導体記憶装置が構成される。
【００２６】
上記浮遊ゲート電極および制御ゲート電極としては、例えばリンなどの不純物が高濃度にドープされた低抵抗の多結晶シリコン膜が好ましい。上記浮遊ゲート電極と制御ゲート電極を互いに分離するための絶縁膜としては、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなる３層膜、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜／窒化シリコン膜からなる４層膜、窒化シリコン膜／酸化シリコン膜からなる２層膜または単層の酸化シリコン膜などを使用できる。浮遊ゲート電極の側壁上には側壁絶縁膜を形成するのが好ましく、この側壁絶縁膜としては酸化シリコンや窒化シリコンを使用できる。
【００２７】
本発明はＡＮＤ型に代表されるコンタクトレスアレイ型のメモリセル、ＮＯＲ型、ＮＡＮＤ型、ＤｉＮＯＲ型、スプリットゲート型など、他のメモリセルに適用できる。また、上記メモリセルが複数個行列状に配置されたメモリセルアレイから構成された半導体記憶装置にも適用できる。
【００２８】
【実施例】
〈実施例１〉
本実施例は、窒化シリコン膜をスペーサとして用いて、多結晶シリコン膜からなる浮遊ゲートに凹部を形成し、多結晶シリコン膜からなる制御ゲートと浮遊ゲートの間の層間膜の容量を増大して、メモリセルのカップリング比を増大した例である。
【００２９】
図１〜図３を用いて本実施例の製造方法を説明する。図１〜図３はワード線に平行でデータ線に垂直なメモリセルの断面構造を示す。
【００３０】
まず、図１（ａ）に示したように、面方位（１００）のｐ型シリコン基板１０１の主表面に、周知の熱酸化法を用いてゲート酸化膜１０２を形成した。次に、第１の多結晶シリコン膜１０３、第１の酸化シリコン膜１０４、第１の窒化シリコン膜１０５、第２の酸化シリコン膜１０６および第２の窒化シリコン膜１０７を、周知のＬＰＣＶＤ法を用いて順次形成した後、レジストマスクを用いた周知のリソグラフィとドライエッチング技術によって不要部分をエッチして、所定の形状を有する積層膜を形成した。
【００３１】
次に、ＬＰＣＶＤ法により第３の窒化シリコン膜１０８を形成した後、全面異方性ドライエッチングを行って、図１(ｂ)に示したように、上記積層膜の側壁部上のみに残し、他の部分は除去した。
【００３２】
次に、周知のウエット酸化法によって、上記シリコン基板１０１の露出された部分を酸化して、図１(ｃ)に示したように、素子間分離用の酸化シリコン膜１０９を形成してメモリセル間の分離を行なった後、図１(ｄ)に示したように、熱リン酸水溶液を用いたウエットエッチングによって第２および第３の窒化シリコン膜１０７、１０８を除去した。
【００３３】
周知のイオン打込み技術を用いて、ボロンイオンをシリコン基板１０１に打込んで、図２（ａ）に示したように、パンチスルーストッパ領域１１０を形成した後、ヒ素イオンをシリコン基板１０１に打込んで、ドレイン領域１１１およびソース領域１１２を形成した。
【００３４】
次に、周知のＬＰＣＶＤ法を用いて第３の酸化シリコン膜１１３を形成した後、上記第１の窒化シリコン膜１０５の表面が露出するまで全面異方性ドライエッチングを行って、図２(ｂ)に示したように、第３の酸化シリコン膜１１３を上記積層膜の側壁上のみに残し他の部分は除去した。
【００３５】
熱リン酸水溶液を用いたウエットエッチングによって第１の窒化シリコン膜１０５を除去した。この際、第１の窒化シリコン膜１０５の直下に存在する第１の酸化シリコン膜１０４が、エッチングのストッパとして作用するので、その下の第１の多結晶シリコン膜１０３がエッチングされることはない。
【００３６】
次に、上記第１の酸化シリコン膜１０４をウェットエッチングにより除去して、図２(ｃ)に示したように、第３の酸化シリコン膜１１３によって包囲された凹部を、第１の多結晶シリコン膜１０３の上に形成した。
【００３７】
図２(ｄ)に示したように、リンがドーピングされた第２の多結晶シリコン膜１１４を形成した後、周知のリソグラフィとドライエッチング技術を用いて、図３(ａ)に示したように、上記第３の酸化シリコン膜１１３の上に端部が存在するように、第２の多結晶シリコン膜１１４を所定の形状にパターニングした。
【００３８】
本実施例のメモリセルでは、２層の多結晶シリコン膜１０３、１１４によって浮遊ゲートが構成される。そのため、上層である第２の多結晶シリコン膜１１４の端部が第３の酸化シリコン膜１１３の内側になると、第２の多結晶シリコン膜１１４をパターニングする際に、下層である第１の多結晶シリコン膜１０３もエッチングされてしまって、ゲート酸化膜１０２が損傷を受ける。そのため、第２の多結晶シリコン膜１１４の端部が、側壁部分に形成されたの第３の酸化シリコン膜１１３上になるようにパターニングを行なって、ゲート酸化膜１０２の損傷を防止した。
【００３９】
次に、周知のＣＶＤ技術を用いて、図３(ｂ)に示したように、一般にＯＮＯ膜と呼ばれる酸化シリコン膜／窒化シリコン膜／酸化シリコン膜という構造の積層膜からなる層間絶縁膜１１５を形成した後、図３(ｃ)に示したように、リンをドーピングした第３の多結晶シリコン膜１１６を形成し、周知のリソグラフィとドライエッチング技術により、所定の形状にパターニングして制御ゲートを形成した。図３(ｃ)から明らかなように、浮遊ゲートである第２の多結晶シリコン膜１１４と制御ゲートである第３の多結晶シリコン膜１１６は、上記層間絶縁膜１１５によって互いに分離されている。
【００４０】
図３（ｄ）に示したように、酸化シリコンからなる層間絶縁膜１１７を形成し、ソース領域１１２およびドレイン領域１１１に達するコンタクト孔（図示せず）を形成した後、周知の配線工程によって、金属膜１１８からなる電極、配線を形成し、最後に水素雰囲気中で熱処理を行なってメモリセルを完成した。
【００４１】
本実施例で得られた不揮発性半導体記憶装置の、浮遊ゲート周辺部分を拡大して示した図４において、ｄ1およびｄ2は、それぞれ下層である第１の多結晶シリコン膜１０３および上層である第２の多結晶シリコン膜１１４の膜厚、ｈは側壁部に形成された第３の酸化シリコン膜１１３の高さ、ＷおよびＨは本実施例において形成された浮遊ゲートの凹部の幅および高さである。図４から明らかなように、本実施例によって形成された各部分の寸法は、概ね
Ｗ＝Ｌg−２ｄ2 （２）
Ｈ＝ｈ−ｄ1 （３）
なる関係を有しており、凹部が形成されるためには
Ｌg＞２ｄ2 （５）
ｈ＞ｄ1 （６）
となる必要がある。本実施例ではＬg＝０.３ｕｍ、ｄ2＝５０ｎｍ、ｈ＝２５０ｎｍ、ｄ1＝１００ｎｍとした。また、ｄ1とｄ2の和がｈよりも大になると、凹部の高さおよび幅が減少して、本発明の効果が小さくなってしまうので、
ｈ＞ｄ1＋ｄ2 （４）
とすればさらに効果的である。
【００４２】
比較のため、上記従来技術によって形成された不揮発性半導体記憶装置の断面構造を図５に示した。図５から明らかなように、この従来技術においては、第１層の多結晶シリコン膜１０３´およびその上に形成された上記多結晶シリコン膜１０３´より大きな第２層の多結晶シリコン膜１１４´によって、浮遊ゲートが構成されている。この従来技術は平坦化には有利であるが、大きな表面積を得るのが困難であるという問題があった。
【００４３】
本実施例の不揮発性半導体記憶装置は、上記従来技術の不揮発性半導体記憶装置に比べて、多結晶シリコン膜からなる浮遊ゲート電極の表面積が３０％大きく、層間絶縁膜１１５の容量が３０％増大した。その結果、カップリング比が向上して、書込み／消去時のプログラム電圧が低減された。
【００４４】
また、上記凹部を形成する際に新たなホトマスク工程を追加する必要はなく、従来とほぼ同一の工程数で、多結晶シリコン膜間の層間絶縁膜容量を増大することができた。
【００４５】
本実施例によれば、浮遊ゲートを２層の多結晶シリコン膜１０３、１１４により形成し、窒化シリコン膜をスペーサに用い、上記２層の多結晶シリコン膜のうち、下層である第１の多結晶シリコン膜１０３の直上部分に、上層である第２の多結晶シリコン膜１１４による凹部が形成される。そのため、従来とほぼ同一の工程数で、不揮発性半導体記憶装置における制御ゲート電極と浮遊ゲート電極の間の層間絶縁膜の容量を増大し、カップリング比を向上して、プログラム電圧を低減できた。
【００４６】
〈実施例２〉
本実施例は、実施例１において使用された窒化シリコン膜に代えて、多結晶シリコン膜をスペーサとして用い、浮遊ゲートである多結晶シリコン膜に凹部を形成して、浮遊ゲート電極と制御ゲート電極の間の膜容量を増大して、メモリセルのカップリングを増大した例である。
【００４７】
本実施例におけるメモリセルの製造方法を図６〜８に示した。図６〜図８はワード線に平行でデータ線に垂直なメモリセルの断面構造を示している。
【００４８】
まず、図６(ａ)に示したように、面方位（１００）のｐ型シリコン基板１０１に、酸化シリコンからなるゲート酸化膜１０２を周知の熱酸化法を用いて形成した。 次に、周知のＬＰＣＶＤ法を用いて、第１の多結晶シリコン膜１０３、第１の酸化シリコン膜１０４、第２の多結晶膜Ｓｉ膜１１９、第２の酸化シリコン膜１０６および第１の窒化シリコン膜１０７を順次積層して積層膜を形成した後、レジストマスク（図示せず）を用いた周知のリソグラフィとドライエッチング技術によって、上記積層膜の露出された部分を順次エッチして所定の形状とした。
【００４９】
次に、周知のＬＰＣＶＤ法を用いて第２の窒化シリコン膜１０８を全面に形成した後、異方性ドライエッチングを行って、図６(ｂ)に示したように、上記第２の窒化シリコン膜１０８を、上記積層膜の側壁上のみに残し、他の部分は除去した。
【００５０】
図６(ｃ)に示したように、上記Ｓｉ基板１０１の露出された表面を、周知のウエット酸化法によって酸化して素子分離用の熱酸化膜１０９を形成し、メモリセル間の分離を行なった。
【００５１】
図６(ｄ)に示したように、上記第１および第２の窒化シリコン膜１０７、１０８を、熱リン酸水溶液を用いた周知のウエットエッチングを用いて除去した。
【００５２】
次に、周知のイオン打込み技術を用いて、ボロンイオンをシリコン基板１０１にイオン打込みして、図７（ａ）に示したように、パンチスルーストッパ領域１１０を形成した後、ヒ素イオンをシリコン基板１０１にイオン打込みしてドレイン領域１１１およびソース領域１１２を形成した。
【００５３】
次に、周知のＬＰＣＶＤ法を用いて第３の酸化シリコン膜１１３を全面に形成した後、第２の多結晶シリコン膜１１９の表面が露出するまで異方性エッチングを行って、図７(ｂ)に示したように、上記第３の酸化シリコン膜１１３のうち、上記積層膜の側壁上に形成された部分のみを残し、他の部分は除去した。
【００５４】
次に、図７(ｃ)に示したように、第２の多結晶シリコン膜１１９を等方性ドライエッチングによって除去した。この際、第２の多結晶シリコン膜１１９の直下には第１の酸化シリコン膜１０４が存在するので、この第１の酸化シリコン膜１０４が上記ドライエッチングのストッパとなり、第１の多結晶シリコン膜１０３がエッチングされることはない。その後、上記第１の酸化シリコン膜１０４をウェットエッチングにより除去した。これにより、第３の酸化シリコン膜１１３を側面とし、第１の多結晶シリコン膜１０３膜を底部とする凹部が形成された。
【００５５】
図７(ｄ)に示したように、リンがドープされた多結晶シリコン膜１１４を全面に形成した後、図８(ａ)に示したように、周知のリソグラフィとドライエッチング技術を用いて、端部が上記第３の酸化シリコン膜１１３上にくるようにパターニングした。
【００５６】
本実施例においても、上記実施例１と同様に２層の多結晶シリコン膜１０３、１１４によって浮遊ゲートが構成される。上層である第３の多結晶シリコン膜１１４の端部が、第３の酸化シリコン膜１１３の内側、すなわち下層である第１の多結晶シリコン膜１０３上にくると、第１の多結晶シリコン膜１０３がエッチングされてしまい、ゲート酸化膜１０２が損傷を受けてしまう。従って、第３の多結晶シリコン膜１１４の端部が第３の絶縁膜１１３上にくるように、第３の多結晶シリコン膜１１４をパターニングした。
【００５７】
次に、図８(ｂ)に示したように、酸化シリコン／窒化シリコン／酸化シリコンの積層膜、いわゆるＯＮＯ膜１１５を周知の技術を用いて形成した後、図８（ｃ）に示したように、リンがドープされた第４の多結晶シリコン膜１１６を形成し、これを周知のリソグラフィとドライエッチング技術を用いて所定の形状にパターニングして制御ゲート電極を形成した。図８（ｃ）から明らかなように、第４の多結晶シリコン膜１１６からなる制御ゲート電極と第３の多結晶シリコン膜１１４を含む浮遊ゲート電極は、上記ＯＮＯ膜１１５によって、互いに絶縁分離される。
【００５８】
その後、層間絶縁膜１１７、ソース／ドレイン領域に至るコンタクト孔（図示せず）、および金属膜１１８からなる電極、配線を周知の方法を用いて形成した後、最後に水素雰囲気中で熱処理を行なって、図８(ｄ)に示すメモリセルを完成した。
【００５９】
なお、実施例１と同様、本実施例においても、ゲート長Ｌg＝０.３ｕｍ、多結晶シリコン膜１０３および１１４の膜厚はそれぞれｄ1＝１００ｎｍ、ｄ2＝５０ｎｍ、第３の酸化シリコン膜１１３の高さｈ＝２５０ｎｍとした。
【００６０】
本実施例において形成された不揮発性半導体記憶装置は、従来技術に比べ浮遊ゲート電極の表面積が４０％増大し、浮遊ゲート電極と制御ゲート電極の間の層間絶縁膜１１５の容量は４０％増大した。これにより、カップリング比が向上して、書込み／消去時のプログラム電圧が低減された。
【００６１】
また、浮遊ゲート電極に凹部を形成する際、新たなホトマスク工程を追加する必要がないので、従来とほぼ同一の工程数で浮遊ゲート電極と制御ゲート電極の間の層間絶縁膜容量を増大することが可能であった。
【００６２】
本実施例によれば、浮遊ゲートが２層の多結晶シリコン膜１０３、１１４によって形成され、他の多結晶シリコン膜１１３がスペーサとして用いられ、上記２層の多結晶シリコン膜１０３、１１４のうち、下層の多結晶シリコン膜１０３の直上に、上層の多結晶シリコン膜１１４による凹部が形成される。それにより、従来とほぼ同一の工程数で、不揮発性半導体記憶装置の浮遊ゲート電極と制御ゲート電極の間の層間絶縁膜容量を増大するとともに、カップリング比が向上して、プログラム電圧が低減した。
【００６３】
なお、実施例１および２においては浮遊ゲート側壁上の絶縁膜としては酸化シリコン膜１１３を用いたが、窒化シリコン膜など他の種類の絶縁膜で、不揮発性半導体記憶装置の動作や信頼性に悪影響をおよぼさないものであれば使用してもよい。また、実施例１および２においては浮遊ゲート電極と制御ゲート電極の間の層間絶縁膜１１５としてＯＮＯ膜を用いたが、ＯＮＯ膜に代えて単層の酸化シリコン膜や酸化シリコン膜と窒化シリコン膜の積層膜あるいは酸化シリコン膜、窒化シリコン膜、酸化シリコン膜および窒化シリコ膜からなる４層の積層膜を用いても同様の効果が得られる。
【００６４】
また、上記実施例１および２においては、ＡＮＤ型に代表されるコンタクトレスアレイ型のメモリセルの作成を例にとって説明したが、ＮＯＲ型やＮＡＮＤ型、ＤｉＮＯＲ型、スプリットゲート型など、他のメモリセルに適用しても同様の効果が得られた。
【００６５】
【発明の効果】
本発明によれば、従来とほぼ同一の工程数で不揮発性半導体記憶装置の浮遊ゲート電極と制御ゲート電極の間の層間絶縁膜の容量を増大し、カップリング比を向上してプログラム電圧を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す工程図、
【図２】本発明の第１の実施例を示す工程図、
【図３】本発明の第１の実施例を示す工程図、
【図４】本発明の浮遊ゲート近傍の寸法を示す断面図
【図５】従来技術を示す断面概略図
【図６】本発明の第２の実施例を示す工程図、
【図７】本発明の第２の実施例を示す工程図、
【図８】本発明の第２の実施例を示す工程図。
【符号の説明】
１０１…シリコン基板、１０２…ゲート酸化膜、１０３…多結晶シリコン膜、１０４…酸化シリコン膜、１０５…窒化シリコン膜、１０６…酸化シリコン膜、１０７、１０８…窒化シリコン膜、１０９…熱酸化膜、１１０…パンチスルーストッパ領域、１１１…ドレイン領域、１１２…ソース領域、１１３…酸化シリコン膜、１１４…多結晶シリコン膜、１１５…層間絶縁膜、１１６…多結晶シリコン膜、１１７…層間絶縁膜、１１８…金属膜、１１９…多結晶シリコン膜。
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置およびその製造方法に関し、詳しくは、浮遊ゲートと制御ゲート多結晶シリコン膜の間の層間絶縁膜の容量が大きく、プログラム電圧が低い不揮発性半導体装置およびこのような不揮発性半導体装置を容易に製造することができる不揮発性半導体装置の製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の代表であるフラッシュメモリは、携帯性および耐衝撃性が優れ、オンボードで電気的に一括消去することが可能であるため、将来の小型携帯情報機器のファイルメモリとして注目を集めている。
【０００３】
フラッシュメモリは、通常、ソースおよびドレイン拡散層を有するシリコン（Ｓｉ）基板、このシリコン基板上に形成された主に多結晶シリコン膜からなる浮遊ゲートおよび制御ゲート、この浮遊ゲートおよび制御ゲートを互いに分離する層間絶縁膜、および浮遊ゲートとシリコン基板を互いに分離するトンネル絶縁膜からなるＭＯＳ型電界効果トランジスタを１つの記憶単位とするメモリセルを、複数個行列状に配置して構成される。
【０００４】
基板に対して正の外部電圧を上記制御ゲートに印加することによって電子を浮遊ゲートに注入し、そのしきい値電圧の違いから情報の“０”“１”が判別される。
【０００５】
フラッシュメモリを小型携帯情報機器のファイルとして使用するためには、上記外部電圧を低くする必要があり、そのためには、書込み／消去時の動作電圧、いわゆるプログラム電圧を低減することが重要である。
【０００６】
書換え動作時に浮遊ゲートに印加される電圧Ｖfgは、
Ｖfg＝Ｃ2Ｖcg／(Ｃ1＋Ｃ2) （１）
で与えられる。ここで、Ｖcgは制御ゲート印加電圧、Ｃ1はトンネル膜の容量、Ｃ2は制御ゲートと浮遊ゲートを互いに分離する層間絶縁膜の容量であり、Ｃ2／(Ｃ1+Ｃ2)はカップリング比と呼ばれる。
【０００７】
制御ゲートに印加された電圧を、効率良く浮遊ゲートに伝達してプログラム電圧を低減させるためには、多結晶シリコン膜からなる浮遊ゲートと制御ゲートを互いに分離する層間絶縁膜の容量Ｃ2を大きくして、カップリング比を大きくすることが有効である。そのため、浮遊ゲートを２層の多結晶シリコン膜で形成し、上層である多結晶シリコン膜の面積を下層の多結晶シリコン膜に比べ大きくとることによって、浮遊ゲートの表面積を増大し、上記層間絶縁膜の容量Ｃ2を増加する技術が、例えば、１９９２年インターナショナル・エレクトロン・デバイシズ・ミーテイング・テクニカル・ダイジェスト、９９１頁から９９３頁（International Electron Devices Meetinｇ Technical Diｇest,1992 pp.991-993）に記載されている。
【０００８】
【発明が解決しようとする課題】
フラッシュメモリの高集積化の要求にともない、１９９４年インターナショナル・エレクトロン・デバイシズ・ミーテイング・テクニカル・ダイジェスト、９２１頁から９２３頁（International Electron Devices Meetinｇ Technical Diｇest,1994 pp.921-923）に記載されているように、例えばデータ線に垂直な断面における浮遊ゲート間のピッチを、最小加工寸法の４倍から３倍へと縮小すると、上記従来技術によって形成された多結晶シリコン膜からなる上層の浮遊ゲートのデータ線に垂直な断面における寸法が最小加工寸法の３倍から２倍の長さへと２／３に縮小されてしまう。そのため浮遊ゲートの表面積が相対的に減少し、上記層間絶縁膜の容量Ｃ2が低下してカップリング比が減少するという問題があった。そのためプログラム電圧が上昇するという問題が生じた。
【０００９】
本発明の目的は、従来の不揮発性半導体記憶装置の有する上記問題を解決し、浮遊ゲートの表面積が十分大きく、浮遊ゲート間のピッチが減少してもカップリング比の減少を抑制することができ、プログラム電圧を低減できる不揮発性半導体記憶装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性半導体記憶装置は、第１導電型を有する半導体基板と、当該半導体基板の表面領域に形成された上記第１導電型とは逆の導電型を有するソースおよびドレインと、上記半導体基板上にゲート絶縁膜を介して形成された浮遊ゲート電極と、当該浮遊ゲート電極上部に絶縁膜を介して形成された制御ゲート電極を具備したＭＯＳ型電界効果トランジスタを一つのメモリセルとし、上記浮遊ゲート電極は２層の多結晶シリコン膜から構成され、該２層の多結晶シリコン膜の上層の多結晶シリコン膜が屈曲して形成された凹部が、上記２層の多結晶シリコン膜の下層の多結晶シリコン膜の直上のみに形成されていることを特徴とする。
【００１１】
すなわち、浮遊ゲートを２層の多結晶シリコン膜から構成し、上層の多結晶シリコン膜で凹部を形成することにより、浮遊ゲートの表面積は増加してカップリング比が大きくなり、プログラム電圧が低減される。
【００１２】
上記上層の多結晶シリコン膜は、上記下層の多結晶シリコン膜上から、上記浮遊ゲート電極の側部上に形成された側壁絶縁膜の上に延在していると、さらに好ましい。
【００１３】
この場合、上記凹部の幅Ｗ、高さＨ、下層の多結晶シリコン膜の厚さｄ1、上層の多結晶シリコン膜の厚さｄ2、側壁絶縁膜の高さｈおよびゲート長Ｌgの間に
Ｗ＝Ｌg−２ｄ2 （２）
Ｈ＝ｈ−ｄ1 （３）
なる関係があると、極めて好ましい。
【００１４】
さらに上記ｈ、ｄ1およびｄ2の間に、
ｈ＞ｄ1＋ｄ2 （４）
なる関係が存在すれば、浮遊ゲート多結晶シリコン膜の表面積がより一層増大し、カップリング比がさらに増大して、プログラム電圧をさらに低減できる。
【００１５】
上記側壁絶縁膜としては酸化シリコン膜若しくは窒化シリコン膜を用いることができ、上記絶縁膜としては、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の３層膜、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜および窒化シリコン膜の４層膜、単層の酸化シリコン膜、若しくは酸化シリコン膜と窒化シリコン膜の２層膜を用いることができる。
【００１６】
複数の上記メモリセルが行列状に配置されてメモリセルアレイが構成される。
【００１７】
本発明の半導体記憶装置は、シリコン基板上に第１の酸化シリコン膜（ゲート絶縁膜）、第１の多結晶シリコン膜、第２の酸化シリコン膜および第１の窒化シリコン膜を順次積層して積層膜を形成した後、同一のマスクを用いて上記積層膜をエッチングして所定の形状に加工する工程と、絶縁膜を全面に形成する工程と、当該絶縁膜を異方性エッチングして上記積層膜の側壁部上のみに残し、他の部分は除去して側壁絶縁膜を形成するする工程と、上記第１の窒化シリコン膜および第２の酸化シリコン膜を除去して上記第１の多結晶シリコン膜の表面を露出させ、上記側壁絶縁膜の内面を側面とし、上記第１の多結晶シリコン膜を底部とする凹部を形成する工程と、上記第１の多結晶シリコン膜上から上記側壁絶縁膜の表面の所望部分上へ延在する第２の多結晶シリコン膜を形成し、上記第１および第２の多結晶シリコン膜からなる浮遊ゲート電極を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法によって製造することができる。
【００１８】
上記側壁絶縁膜としては窒化シリコンや酸化シリコンなどの絶縁物を使用することができ、また、上記第１の窒化シリコン膜の除去は熱リン酸水溶液を用いて行われることができる。
【００１９】
この製造方法では、第１の窒化シリコン膜と第２の酸化シリコン膜を除去することによって、側壁絶縁膜の内面を側面とし、上記第１の多結晶シリコン膜を底部とする凹部が形成される。さらに、この凹部に沿って第２の多結晶シリコン膜を形成すると、上記第１および第２の多結晶シリコン膜からなり、上面に凹部を有する浮遊ゲート電極が形成される。
【００２０】
なお、第１の多結晶シリコン膜の上に第２の酸化シリコン膜を形成した後に、第１の窒化シリコン膜が形成されているので、第１の窒化シリコン膜をエッチングして除去する際に、第２の酸化シリコン膜がエッチングストッパ膜として働くため、第１の多結晶シリコン膜がエッチされる恐れはない。
【００２１】
また、本発明の半導体記憶装置は、シリコン基板上に第１の酸化シリコン膜（ゲート絶縁膜）、第１の多結晶シリコン膜、および第２の酸化シリコン膜、第２の多結晶シリコン膜を順次積層して形成して積層膜を形成する工程と、上記積層膜を同一マスクを用いてエッチングして所定の形状に加工する工程と、絶縁膜を全面に形成する工程と、当該絶縁膜を異方性エッチングし上記積層膜の側壁部上のみに残し他の部分は除去して側壁絶縁膜を形成する工程と、上記第２の多結晶シリコン膜および第２の酸化シリコン膜を除去して第１の多結晶シリコン膜の表面を露出させ、上記側壁絶縁膜の内面を側面とし上記第１の多結晶シリコン膜を底部とする凹部を形成する工程と、上記第１の多結晶シリコン膜上から上記側壁絶縁膜の所望部分上に延在する第３の多結晶シリコン膜を形成して、上記第１および第３の多結晶シリコン膜からなる浮遊ゲート電極を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法によっても製造できる。
【００２２】
この製造方法においては、上記製造方法において使用された第１の窒化シリコン膜に代えて第２の多結晶シリコン膜を使用した。この場合は、第２の多結晶シリコン膜をエッチングして除去しているので、第１の多結晶シリコン膜がこの工程でエッチングされるのを防止するため、両者の間に第２の酸化シリコン膜を介在させた。この場合、上記第２の多結晶シリコン膜の除去は、等方性ドライエッチングによって行うことにより支障なく行なうことができる。
【００２３】
この場合は、上記第２の多結晶シリコン膜と第２の酸化シリコン膜を除去することによって、上記側壁絶縁膜の内面を側面とし上記第１の多結晶シリコン膜を底部とする凹部が形成され、この凹部に沿って第３の多結晶シリコン膜が形成される。そにより、第１および第３の多結晶シリコン膜の積層膜からなり、上面に凹部を有する浮遊ゲート電極が形成される。
【００２４】
上記第２の多結晶シリコン膜の除去は、等方性ドライエッチングによって行うことにより、好ましい結果が得られる。
【００２５】
【発明の実施の形態】
本発明の不揮発性半導体記憶装置においては、浮遊ゲート電極が第１および第２の多結晶シリコン膜の２層膜からなり、上層である第２の多結晶シリコン膜による凹部が形成されている。このような凹部を有する浮遊ゲート電極上に、絶縁膜および制御ゲート電極が積層して形成されて不揮発性半導体記憶装置が構成される。
【００２６】
上記浮遊ゲート電極および制御ゲート電極としては、例えばリンなどの不純物が高濃度にドープされた低抵抗の多結晶シリコン膜が好ましい。上記浮遊ゲート電極と制御ゲート電極を互いに分離するための絶縁膜としては、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなる３層膜、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜／窒化シリコン膜からなる４層膜、窒化シリコン膜／酸化シリコン膜からなる２層膜または単層の酸化シリコン膜などを使用できる。浮遊ゲート電極の側壁上には側壁絶縁膜を形成するのが好ましく、この側壁絶縁膜としては酸化シリコンや窒化シリコンを使用できる。
【００２７】
本発明はＡＮＤ型に代表されるコンタクトレスアレイ型のメモリセル、ＮＯＲ型、ＮＡＮＤ型、ＤｉＮＯＲ型、スプリットゲート型など、他のメモリセルに適用できる。また、上記メモリセルが複数個行列状に配置されたメモリセルアレイから構成された半導体記憶装置にも適用できる。
【００２８】
【実施例】
〈実施例１〉
本実施例は、窒化シリコン膜をスペーサとして用いて、多結晶シリコン膜からなる浮遊ゲートに凹部を形成し、多結晶シリコン膜からなる制御ゲートと浮遊ゲートの間の層間膜の容量を増大して、メモリセルのカップリング比を増大した例である。
【００２９】
図１〜図３を用いて本実施例の製造方法を説明する。図１〜図３はワード線に平行でデータ線に垂直なメモリセルの断面構造を示す。
【００３０】
まず、図１（ａ）に示したように、面方位（１００）のｐ型シリコン基板１０１の主表面に、周知の熱酸化法を用いてゲート酸化膜１０２を形成した。次に、第１の多結晶シリコン膜１０３、第１の酸化シリコン膜１０４、第１の窒化シリコン膜１０５、第２の酸化シリコン膜１０６および第２の窒化シリコン膜１０７を、周知のＬＰＣＶＤ法を用いて順次形成した後、レジストマスクを用いた周知のリソグラフィとドライエッチング技術によって不要部分をエッチして、所定の形状を有する積層膜を形成した。
【００３１】
次に、ＬＰＣＶＤ法により第３の窒化シリコン膜１０８を形成した後、全面異方性ドライエッチングを行って、図１(ｂ)に示したように、上記積層膜の側壁部上のみに残し、他の部分は除去した。
【００３２】
次に、周知のウエット酸化法によって、上記シリコン基板１０１の露出された部分を酸化して、図１(ｃ)に示したように、素子間分離用の酸化シリコン膜１０９を形成してメモリセル間の分離を行なった後、図１(ｄ)に示したように、熱リン酸水溶液を用いたウエットエッチングによって第２および第３の窒化シリコン膜１０７、１０８を除去した。
【００３３】
周知のイオン打込み技術を用いて、ボロンイオンをシリコン基板１０１に打込んで、図２（ａ）に示したように、パンチスルーストッパ領域１１０を形成した後、ヒ素イオンをシリコン基板１０１に打込んで、ドレイン領域１１１およびソース領域１１２を形成した。
【００３４】
次に、周知のＬＰＣＶＤ法を用いて第３の酸化シリコン膜１１３を形成した後、上記第１の窒化シリコン膜１０５の表面が露出するまで全面異方性ドライエッチングを行って、図２(ｂ)に示したように、第３の酸化シリコン膜１１３を上記積層膜の側壁上のみに残し他の部分は除去した。
【００３５】
熱リン酸水溶液を用いたウエットエッチングによって第１の窒化シリコン膜１０５を除去した。この際、第１の窒化シリコン膜１０５の直下に存在する第１の酸化シリコン膜１０４が、エッチングのストッパとして作用するので、その下の第１の多結晶シリコン膜１０３がエッチングされることはない。
【００３６】
次に、上記第１の酸化シリコン膜１０４をウェットエッチングにより除去して、図２(ｃ)に示したように、第３の酸化シリコン膜１１３によって包囲された凹部を、第１の多結晶シリコン膜１０３の上に形成した。
【００３７】
図２(ｄ)に示したように、リンがドーピングされた第２の多結晶シリコン膜１１４を形成した後、周知のリソグラフィとドライエッチング技術を用いて、図３(ａ)に示したように、上記第３の酸化シリコン膜１１３の上に端部が存在するように、第２の多結晶シリコン膜１１４を所定の形状にパターニングした。
【００３８】
本実施例のメモリセルでは、２層の多結晶シリコン膜１０３、１１４によって浮遊ゲートが構成される。そのため、上層である第２の多結晶シリコン膜１１４の端部が第３の酸化シリコン膜１１３の内側になると、第２の多結晶シリコン膜１１４をパターニングする際に、下層である第１の多結晶シリコン膜１０３もエッチングされてしまって、ゲート酸化膜１０２が損傷を受ける。そのため、第２の多結晶シリコン膜１１４の端部が、側壁部分に形成されたの第３の酸化シリコン膜１１３上になるようにパターニングを行なって、ゲート酸化膜１０２の損傷を防止した。
【００３９】
次に、周知のＣＶＤ技術を用いて、図３(ｂ)に示したように、一般にＯＮＯ膜と呼ばれる酸化シリコン膜／窒化シリコン膜／酸化シリコン膜という構造の積層膜からなる層間絶縁膜１１５を形成した後、図３(ｃ)に示したように、リンをドーピングした第３の多結晶シリコン膜１１６を形成し、周知のリソグラフィとドライエッチング技術により、所定の形状にパターニングして制御ゲートを形成した。図３(ｃ)から明らかなように、浮遊ゲートである第２の多結晶シリコン膜１１４と制御ゲートである第３の多結晶シリコン膜１１６は、上記層間絶縁膜１１５によって互いに分離されている。
【００４０】
図３（ｄ）に示したように、酸化シリコンからなる層間絶縁膜１１７を形成し、ソース領域１１２およびドレイン領域１１１に達するコンタクト孔（図示せず）を形成した後、周知の配線工程によって、金属膜１１８からなる電極、配線を形成し、最後に水素雰囲気中で熱処理を行なってメモリセルを完成した。
【００４１】
本実施例で得られた不揮発性半導体記憶装置の、浮遊ゲート周辺部分を拡大して示した図４において、ｄ1およびｄ2は、それぞれ下層である第１の多結晶シリコン膜１０３および上層である第２の多結晶シリコン膜１１４の膜厚、ｈは側壁部に形成された第３の酸化シリコン膜１１３の高さ、ＷおよびＨは本実施例において形成された浮遊ゲートの凹部の幅および高さである。図４から明らかなように、本実施例によって形成された各部分の寸法は、概ね
Ｗ＝Ｌg−２ｄ2 （２）
Ｈ＝ｈ−ｄ1 （３）
なる関係を有しており、凹部が形成されるためには
Ｌg＞２ｄ2 （５）
ｈ＞ｄ1 （６）
となる必要がある。本実施例ではＬg＝０.３ｕｍ、ｄ2＝５０ｎｍ、ｈ＝２５０ｎｍ、ｄ1＝１００ｎｍとした。また、ｄ1とｄ2の和がｈよりも大になると、凹部の高さおよび幅が減少して、本発明の効果が小さくなってしまうので、
ｈ＞ｄ1＋ｄ2 （４）
とすればさらに効果的である。
【００４２】
比較のため、上記従来技術によって形成された不揮発性半導体記憶装置の断面構造を図５に示した。図５から明らかなように、この従来技術においては、第１層の多結晶シリコン膜１０３´およびその上に形成された上記多結晶シリコン膜１０３´より大きな第２層の多結晶シリコン膜１１４´によって、浮遊ゲートが構成されている。この従来技術は平坦化には有利であるが、大きな表面積を得るのが困難であるという問題があった。
【００４３】
本実施例の不揮発性半導体記憶装置は、上記従来技術の不揮発性半導体記憶装置に比べて、多結晶シリコン膜からなる浮遊ゲート電極の表面積が３０％大きく、層間絶縁膜１１５の容量が３０％増大した。その結果、カップリング比が向上して、書込み／消去時のプログラム電圧が低減された。
【００４４】
また、上記凹部を形成する際に新たなホトマスク工程を追加する必要はなく、従来とほぼ同一の工程数で、多結晶シリコン膜間の層間絶縁膜容量を増大することができた。
【００４５】
本実施例によれば、浮遊ゲートを２層の多結晶シリコン膜１０３、１１４により形成し、窒化シリコン膜をスペーサに用い、上記２層の多結晶シリコン膜のうち、下層である第１の多結晶シリコン膜１０３の直上部分に、上層である第２の多結晶シリコン膜１１４による凹部が形成される。そのため、従来とほぼ同一の工程数で、不揮発性半導体記憶装置における制御ゲート電極と浮遊ゲート電極の間の層間絶縁膜の容量を増大し、カップリング比を向上して、プログラム電圧を低減できた。
【００４６】
〈実施例２〉
本実施例は、実施例１において使用された窒化シリコン膜に代えて、多結晶シリコン膜をスペーサとして用い、浮遊ゲートである多結晶シリコン膜に凹部を形成して、浮遊ゲート電極と制御ゲート電極の間の膜容量を増大して、メモリセルのカップリングを増大した例である。
【００４７】
本実施例におけるメモリセルの製造方法を図６〜８に示した。図６〜図８はワード線に平行でデータ線に垂直なメモリセルの断面構造を示している。
【００４８】
まず、図６(ａ)に示したように、面方位（１００）のｐ型シリコン基板１０１に、酸化シリコンからなるゲート酸化膜１０２を周知の熱酸化法を用いて形成した。 次に、周知のＬＰＣＶＤ法を用いて、第１の多結晶シリコン膜１０３、第１の酸化シリコン膜１０４、第２の多結晶膜Ｓｉ膜１１９、第２の酸化シリコン膜１０６および第１の窒化シリコン膜１０７を順次積層して積層膜を形成した後、レジストマスク（図示せず）を用いた周知のリソグラフィとドライエッチング技術によって、上記積層膜の露出された部分を順次エッチして所定の形状とした。
【００４９】
次に、周知のＬＰＣＶＤ法を用いて第２の窒化シリコン膜１０８を全面に形成した後、異方性ドライエッチングを行って、図６(ｂ)に示したように、上記第２の窒化シリコン膜１０８を、上記積層膜の側壁上のみに残し、他の部分は除去した。
【００５０】
図６(ｃ)に示したように、上記Ｓｉ基板１０１の露出された表面を、周知のウエット酸化法によって酸化して素子分離用の熱酸化膜１０９を形成し、メモリセル間の分離を行なった。
【００５１】
図６(ｄ)に示したように、上記第１および第２の窒化シリコン膜１０７、１０８を、熱リン酸水溶液を用いた周知のウエットエッチングを用いて除去した。
【００５２】
次に、周知のイオン打込み技術を用いて、ボロンイオンをシリコン基板１０１にイオン打込みして、図７（ａ）に示したように、パンチスルーストッパ領域１１０を形成した後、ヒ素イオンをシリコン基板１０１にイオン打込みしてドレイン領域１１１およびソース領域１１２を形成した。
【００５３】
次に、周知のＬＰＣＶＤ法を用いて第３の酸化シリコン膜１１３を全面に形成した後、第２の多結晶シリコン膜１１９の表面が露出するまで異方性エッチングを行って、図７(ｂ)に示したように、上記第３の酸化シリコン膜１１３のうち、上記積層膜の側壁上に形成された部分のみを残し、他の部分は除去した。
【００５４】
次に、図７(ｃ)に示したように、第２の多結晶シリコン膜１１９を等方性ドライエッチングによって除去した。この際、第２の多結晶シリコン膜１１９の直下には第１の酸化シリコン膜１０４が存在するので、この第１の酸化シリコン膜１０４が上記ドライエッチングのストッパとなり、第１の多結晶シリコン膜１０３がエッチングされることはない。その後、上記第１の酸化シリコン膜１０４をウェットエッチングにより除去した。これにより、第３の酸化シリコン膜１１３を側面とし、第１の多結晶シリコン膜１０３膜を底部とする凹部が形成された。
【００５５】
図７(ｄ)に示したように、リンがドープされた多結晶シリコン膜１１４を全面に形成した後、図８(ａ)に示したように、周知のリソグラフィとドライエッチング技術を用いて、端部が上記第３の酸化シリコン膜１１３上にくるようにパターニングした。
【００５６】
本実施例においても、上記実施例１と同様に２層の多結晶シリコン膜１０３、１１４によって浮遊ゲートが構成される。上層である第３の多結晶シリコン膜１１４の端部が、第３の酸化シリコン膜１１３の内側、すなわち下層である第１の多結晶シリコン膜１０３上にくると、第１の多結晶シリコン膜１０３がエッチングされてしまい、ゲート酸化膜１０２が損傷を受けてしまう。従って、第３の多結晶シリコン膜１１４の端部が第３の絶縁膜１１３上にくるように、第３の多結晶シリコン膜１１４をパターニングした。
【００５７】
次に、図８(ｂ)に示したように、酸化シリコン／窒化シリコン／酸化シリコンの積層膜、いわゆるＯＮＯ膜１１５を周知の技術を用いて形成した後、図８（ｃ）に示したように、リンがドープされた第４の多結晶シリコン膜１１６を形成し、これを周知のリソグラフィとドライエッチング技術を用いて所定の形状にパターニングして制御ゲート電極を形成した。図８（ｃ）から明らかなように、第４の多結晶シリコン膜１１６からなる制御ゲート電極と第３の多結晶シリコン膜１１４を含む浮遊ゲート電極は、上記ＯＮＯ膜１１５によって、互いに絶縁分離される。
【００５８】
その後、層間絶縁膜１１７、ソース／ドレイン領域に至るコンタクト孔（図示せず）、および金属膜１１８からなる電極、配線を周知の方法を用いて形成した後、最後に水素雰囲気中で熱処理を行なって、図８(ｄ)に示すメモリセルを完成した。
【００５９】
なお、実施例１と同様、本実施例においても、ゲート長Ｌg＝０.３ｕｍ、多結晶シリコン膜１０３および１１４の膜厚はそれぞれｄ1＝１００ｎｍ、ｄ2＝５０ｎｍ、第３の酸化シリコン膜１１３の高さｈ＝２５０ｎｍとした。
【００６０】
本実施例において形成された不揮発性半導体記憶装置は、従来技術に比べ浮遊ゲート電極の表面積が４０％増大し、浮遊ゲート電極と制御ゲート電極の間の層間絶縁膜１１５の容量は４０％増大した。これにより、カップリング比が向上して、書込み／消去時のプログラム電圧が低減された。
【００６１】
また、浮遊ゲート電極に凹部を形成する際、新たなホトマスク工程を追加する必要がないので、従来とほぼ同一の工程数で浮遊ゲート電極と制御ゲート電極の間の層間絶縁膜容量を増大することが可能であった。
【００６２】
本実施例によれば、浮遊ゲートが２層の多結晶シリコン膜１０３、１１４によって形成され、他の多結晶シリコン膜１１３がスペーサとして用いられ、上記２層の多結晶シリコン膜１０３、１１４のうち、下層の多結晶シリコン膜１０３の直上に、上層の多結晶シリコン膜１１４による凹部が形成される。それにより、従来とほぼ同一の工程数で、不揮発性半導体記憶装置の浮遊ゲート電極と制御ゲート電極の間の層間絶縁膜容量を増大するとともに、カップリング比が向上して、プログラム電圧が低減した。
【００６３】
なお、実施例１および２においては浮遊ゲート側壁上の絶縁膜としては酸化シリコン膜１１３を用いたが、窒化シリコン膜など他の種類の絶縁膜で、不揮発性半導体記憶装置の動作や信頼性に悪影響をおよぼさないものであれば使用してもよい。また、実施例１および２においては浮遊ゲート電極と制御ゲート電極の間の層間絶縁膜１１５としてＯＮＯ膜を用いたが、ＯＮＯ膜に代えて単層の酸化シリコン膜や酸化シリコン膜と窒化シリコン膜の積層膜あるいは酸化シリコン膜、窒化シリコン膜、酸化シリコン膜および窒化シリコ膜からなる４層の積層膜を用いても同様の効果が得られる。
【００６４】
また、上記実施例１および２においては、ＡＮＤ型に代表されるコンタクトレスアレイ型のメモリセルの作成を例にとって説明したが、ＮＯＲ型やＮＡＮＤ型、ＤｉＮＯＲ型、スプリットゲート型など、他のメモリセルに適用しても同様の効果が得られた。
【００６５】
【発明の効果】
本発明によれば、従来とほぼ同一の工程数で不揮発性半導体記憶装置の浮遊ゲート電極と制御ゲート電極の間の層間絶縁膜の容量を増大し、カップリング比を向上してプログラム電圧を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す工程図、
【図２】本発明の第１の実施例を示す工程図、
【図３】本発明の第１の実施例を示す工程図、
【図４】本発明の浮遊ゲート近傍の寸法を示す断面図
【図５】従来技術を示す断面概略図
【図６】本発明の第２の実施例を示す工程図、
【図７】本発明の第２の実施例を示す工程図、
【図８】本発明の第２の実施例を示す工程図。
【符号の説明】
１０１…シリコン基板、１０２…ゲート酸化膜、１０３…多結晶シリコン膜、１０４…酸化シリコン膜、１０５…窒化シリコン膜、１０６…酸化シリコン膜、１０７、１０８…窒化シリコン膜、１０９…熱酸化膜、１１０…パンチスルーストッパ領域、１１１…ドレイン領域、１１２…ソース領域、１１３…酸化シリコン膜、１１４…多結晶シリコン膜、１１５…層間絶縁膜、１１６…多結晶シリコン膜、１１７…層間絶縁膜、１１８…金属膜、１１９…多結晶シリコン膜。
Claims (7)
- シリコン基板上に第１の酸化シリコン膜、第１の多結晶シリコン膜、第２の酸化シリコン膜および第２の多結晶シリコン膜を順次積層して形成して積層膜を形成する工程と、上記積層膜を同一マスクを用いてエッチングして所定の形状に加工する工程と、絶縁膜を全面に形成する工程と、当該絶縁膜を異方性エッチングし上記積層膜の側壁部上のみに残し他の部分は除去して側壁絶縁膜を形成する工程と、上記第２の多結晶シリコン膜および第２の酸化シリコン膜を除去して第１の多結晶シリコン膜の表面を露出させ、上記側壁絶縁膜の内面を側面とし上記第１の多結晶シリコン膜を底部とする凹部を形成する工程と、上記第１の多結晶シリコン膜上から上記側壁絶縁膜の所望部分上に延在する第３の多結晶シリコン膜を形成して、上記第１および第３の多結晶シリコン膜からなる浮遊ゲート電極を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
- 上記第２の多結晶シリコン膜の除去は、等方性ドライエッチングによって行われることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
- シリコン基板上に第１の酸化シリコン膜、第１の多結晶シリコン膜、第２の酸化シリコン膜および第２の多結晶シリコン膜を順次積層して形成して積層膜を形成する工程と、
上記積層膜を同一マスクを用いてエッチングして所定の形状に加工する工程と、
上記積層膜の側壁に絶縁膜を形成する工程と、
上記第２の多結晶シリコン膜および第２の酸化シリコン膜を除去して上記第１の多結晶シリコン膜の上面を露出させ、上記絶縁膜の内面を側壁とし上記第１の多結晶シリコン膜を底部とする凹部を形成する工程と、
上記第１の多結晶シリコン膜上に第３の多結晶シリコン膜を形成して、上記第１および第３の多結晶シリコン膜からなる浮遊ゲート電極を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 上記第２の多結晶シリコン膜の除去は、等方性ドライエッチングによって行われることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
- 上記浮遊ゲート電極に凹部が形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
- 上記積層膜の側壁に絶縁膜を形成する工程は、上記積層膜を覆うように絶縁膜を形成する工程と、当該絶縁膜を異方性エッチングし上記積層膜の側壁部にのみに残し他の部分は除去する工程であることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
- 上記第３の多結晶シリコン膜は上記絶縁膜の所望部分上に延在するように形成することを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
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