CN102280492B - 非易失性半导体存储器晶体管、非易失性半导体存储器及非易失性半导体存储器的制造方法 - Google Patents

非易失性半导体存储器晶体管、非易失性半导体存储器及非易失性半导体存储器的制造方法 Download PDF

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Abstract

本发明公开了一种非易失性半导体存储器晶体管、非易失性半导体存储器及非易失性半导体存储器的制造方法，可增大浮置栅极与控制栅极间的电容，并且可降低控制栅极与岛状半导体间的寄生电容。构成非易失性半导体存储器的非易失性半导体存储器晶体管具备：岛状半导体(301)，从衬底侧依序形成有源极区域(303)、沟道区域(304)及漏极区域(302)；中空柱状的浮置栅极(306)，以包围沟道区域外周的方式，使沟道绝缘膜(305)介设于其间而配置；及中空柱状的控制栅极(308)，以包围该浮置栅极外周的方式，使多晶硅层间绝缘膜(307)介设于其间而配置；在浮置栅极、与控制栅极的上面、下面及内侧面之间，介设配置有多晶硅层间绝缘膜。

Description

非易失性半导体存储器晶体管、非易失性半导体存储器及非易失性半导体存储器的制造方法
技术领域
本发明涉及一种非易失性半导体存储器晶体管、非易失性半导体存储器及非易失性半导体存储器的制造方法。
背景技术
已知有一种具有控制栅极与电荷蓄积层，且利用热电子（hot electron）或诺德翰（Fowler-Nordheim）电流等来进行将电荷植入至电荷蓄积层的快闪存储器（flash memory）。此存储器单元（cell）利用阈值电压根据电荷蓄积层的电荷蓄积状态相异的情形来记录“1”或“0”的单位数据。
为了以良好效率进行将电子植入至电荷蓄积层与从电荷蓄积层释出电子，即单位数据的写入与擦除，浮置栅极与控制栅极之间的电容结合的关系极为重要。浮置栅极与控制栅极间的电容愈大，则愈可有效地将控制栅极的电位传递至浮置栅极，借此，即易于进行写入、擦除。
为了增大浮置栅极与控制栅极间的电容，现有技术已提出一种如图57所示的三向控制栅极环绕式栅极晶体管快闪存储器单元（Tri-Control GateSurrounding Gate Transistor(TCG-SGT)Flash Memory Cell）（参照例如非专利文献1）。此TCG-SGT快闪存储器单元的控制栅极，具有除覆盖浮置栅极的侧面外，尚且覆盖浮置栅极的上面、下面的构造，因此可将浮置栅极与控制栅极间的电容增大，而易于进行写入、擦除。
然而，由于图57所示的TCG-SGT快闪存储器单元的控制栅极的上下部位与岛状半导体的外周壁面隔着绝缘膜相接，因此在控制栅极与岛状半导体间会产生寄生电容。此种控制栅极与岛状半导体间的寄生电容，会成为晶体管动作速度降低的原因，故需要降低该寄生电容。
（先前技术文献）
非专利文献1：Takuya Ohba,Hiroki Nakamura,Hiroshi Sakuraba,FujioMasuoka,“A novel tri-control gate surrounding gate transistor(TCG-SGT)nonvolatile memory cell for flash memory（一种新型三向控制栅极环绕式栅极晶体管快闪存储器单元）",Solid-State Electronics（固态电子学）,第50卷,第6期,924-928页,2006年6月。
发明内容
（发明所欲解决的问题）
本发明有鉴于上述情形而研发，其目的在提供一种具有使用岛状半导体的构造的非易失性半导体存储器晶体管、非易失性半导体存储器及非易失性半导体存储器的制造方法，可增大浮置栅极与控制栅极间的电容，并且可降低控制栅极与岛状半导体间的寄生电容。
（解决问题的手段）
为了达成上述目的，本发明的第1实施方式的非易失性半导体存储器晶体管具备：岛状半导体，从衬底侧依序形成有源极区域、沟道（channel）区域及漏极区域；中空柱状的浮置栅极，以包围所述沟道区域外周的方式，使穿隧（tunnel）绝缘膜介设于其间而配置；及中空柱状的控制栅极，以包围所述浮置栅极的外周的方式，使多晶硅层间（interpoly）绝缘膜介设（介于两者之间）于其间而配置；在所述浮置栅极、与所述控制栅极的上面、下面及内侧面之间，介设配置有多晶硅层间绝缘膜。
此外，优选为，还具备以位于所述浮置栅极的下方的方式配置于所述衬底上，而且厚度比所述穿隧绝缘膜及多晶硅层间绝缘膜的至少一方还厚的第1绝缘膜。
此外，为了达成上述目的，本发明的第2实施方式的非易失性半导体存储器具备本发明第1实施方式的非易失性半导体存储器晶体管；所述非易失性半导体存储器晶体管在所述衬底的行列方向中的行（row）方向配置多个；所述多个非易失性半导体存储器晶体管中的至少1个该存储器晶体管的漏极区域电性连接于配线于所述衬底的行列方向中的列（column）方向的第2漏极线。
此外，为了达成上述目的，本发明的第3实施方式的非易失性半导体存储器的制造方法，一种非易失性半导体存储器由配置多个具有在上部形成有硬掩模（hard mask）的岛状半导体的非易失性半导体存储器晶体管所构成；所述岛状半导体具有从衬底侧依序形成的源极区域、沟道区域及漏极区域，而在所述沟道区域附近，从所述沟道区域侧依序配置有浮置栅极与控制栅极；该制造方法包括以下步骤：在衬底形成第1源极线的步骤；在所述第1源极线上形成岛状半导体的步骤；在所述岛状半导体上形成所述硬掩模的步骤；在所述岛状半导体的外周壁面形成绝缘膜边壁（sidewall）的步骤；在所述岛状半导体的底部、及所述第1源极线上形成绝缘膜的步骤；在所述绝缘膜上形成浮置栅极膜的步骤；及通过将所述浮置栅极膜予以蚀刻而在沟道区域附近形成浮置栅极的步骤。
（发明效果）
依据本发明，可提供一种具有使用岛状半导体的构造的非易失性半导体存储器晶体管、非易失性半导体存储器及非易失性半导体存储器的制造方法，可增大浮置栅极与控制栅极间的电容，并且可降低控制栅极与岛状半导体间的寄生电容。
附图说明
图1为显示本发明的实施例的非易失性半导体存储器晶体管的主要部分的剖面图。
图2A为本发明的实施例的非易失性半导体存储器的平面图。
图2B为图2A的X-X’线的剖面图。
图2C为图2A的Y-Y’线的剖面图。
图2D为图2A的Y2-Y2’线的剖面图。
图3A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图3B为图3A的X-X’线的剖面图。
图3C为图3A的Y-Y’线的剖面图。
图4A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图4B为图4A的X-X’线的剖面图。
图4C为图4A的Y-Y’线的剖面图。
图5A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图5B为图5A的X-X’线的剖面图。
图5C为图5A的Y-Y’线的剖面图。
图6A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图6B为图6A的X-X’线的剖面图。
图6C为图6A的Y-Y’线的剖面图。
图7A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图7B为图7A的X-X’线的剖面图。
图7C为图7A的Y-Y’线的剖面图。
图8A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图8B为图8A的X-X’线的剖面图。
图8C为图8A的Y-Y’线的剖面图。
图9A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图9B为图9A的X-X’线的剖面图。
图9C为图9A的Y-Y’线的剖面图。
图10A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图10B为图10A的X-X’线的剖面图。
图10C为图10A的Y-Y’线的剖面图。
图11A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图11B为图11A的X-X’线的剖面图。
图11C为图11A的Y-Y’线的剖面图。
图12A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图12B为图12A的X-X’线的剖面图。
图12C为图12A的Y-Y’线的剖面图。
图13A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图13B为图13A的X-X’线的剖面图。
图13C为图13A的Y-Y’线的剖面图。
图14A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图14B为图14A的X-X’线的剖面图。
图14C为图14A的Y-Y’线的剖面图。
图15A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图15B为图15A的X-X’线的剖面图。
图15C为图15A的Y-Y’线的剖面图。
图16A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图16B为图16A的X-X’线的剖面图。
图16C为图16A的Y-Y’线的剖面图。
图17A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图17B为图17A的X-X’线的剖面图。
图17C为图17A的Y-Y’线的剖面图。
图18A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图18B为图18A的X-X’线的剖面图。
图18C为图18A的Y-Y’线的剖面图。
图19A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图19B为图19A的X-X’线的剖面图。
图19C为图19A的Y-Y’线的剖面图。
图20A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图20B为图20A的X-X’线的剖面图。
图20C为图20A的Y-Y’线的剖面图。
图21A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图21B为图21A的X-X’线的剖面图。
图21C为图21A的Y-Y’线的剖面图。
图22A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图22B为图22A的X-X’线的剖面图。
图22C为图22A的Y-Y’线的剖面图。
图23A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图23B为图23A的X-X’线的剖面图。
图23C为图23A的Y-Y’线的剖面图。
图24A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图24B为图24A的X-X’线的剖面图。
图24C为图24A的Y-Y’线的剖面图。
图25A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图25B为图25A的X-X’线的剖面图。
图25C为图25A的Y-Y’线的剖面图。
图26A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图26B为图26A的X-X’线的剖面图。
图26C为图26A的Y-Y’线的剖面图。
图27A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图27B为图27A的X-X’线的剖面图。
图27C为图27A的Y-Y’线的剖面图。
图28A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图28B为图28A的X-X’线的剖面图。
图28C为图28A的Y-Y’线的剖面图。
图29A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图29B为图29A的X-X’线的剖面图。
图29C为图29A的Y-Y’线的剖面图。
图30A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图30B为图30A的X-X’线的剖面图。
图30C为图30A的Y-Y’线的剖面图。
图31A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图31B为图31A的X-X’线的剖面图。
图31C为图31A的Y-Y’线的剖面图。
图32A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图32B为图32A的X-X’线的剖面图。
图32C为图32A的Y-Y’线的剖面图。
图33A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图33B为图33A的X-X’线的剖面图。
图33C为图33A的Y-Y’线的剖面图。
图34A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图34B为图34A的X-X’线的剖面图。
图34C为图34A的Y-Y’线的剖面图。
图35A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图35B为图35A的X-X’线的剖面图。
图35C为图35A的Y-Y’线的剖面图。
图36A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图36B为图36A的X-X’线的剖面图。
图36C为图36A的Y-Y’线的剖面图。
图37A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图37B为图37A的X-X’线的剖面图。
图37C为图37A的Y-Y’线的剖面图。
图38A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图38B为图38A的X-X’线的剖面图。
图38C为图38A的Y-Y’线的剖面图。
图39A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图39B为图39A的X-X’线的剖面图。
图39C为图39A的Y-Y’线的剖面图。
图40A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图40B为图40A的X-X’线的剖面图。
图40C为图40A的Y-Y’线的剖面图。
图41A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图41B为图41A的X-X’线的剖面图。
图41C为图41A的Y-Y’线的剖面图。
图42A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图42B为图42A的X-X’线的剖面图。
图42C为图42A的Y-Y’线的剖面图。
图43A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图43B为图43A的X-X’线的剖面图。
图43C为图43A的Y-Y’线的剖面图。
图44A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图44B为图44A的X-X’线的剖面图。
图44C为图44A的Y-Y’线的剖面图。
图45A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图45B为图45A的X-X’线的剖面图。
图45C为图45A的Y-Y’线的剖面图。
图46A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图46B为图46A的X-X’线的剖面图。
图46C为图46A的Y-Y’线的剖面图。
图47A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图47B为图47A的X-X’线的剖面图。
图47C为图47A的Y-Y’线的剖面图。
图48A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图48B为图48A的X-X’线的剖面图。
图48C为图48A的Y-Y’线的剖面图。
图49A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图49B为图49A的X-X’线的剖面图。
图49C为图49A的Y-Y’线的剖面图。
图50A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图50B为图50A的X-X’线的剖面图。
图50C为图50A的Y-Y’线的剖面图。
图51A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图51B为图51A的X-X’线的剖面图。
图51C为图51A的Y-Y’线的剖面图。
图52A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图52B为图52A的X-X’线的剖面图。
图52C为图52A的Y-Y’线的剖面图。
图53A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图53B为图53A的X-X’线的剖面图。
图53C为图53A的Y-Y’线的剖面图。
图54A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图54B为图54A的X-X’线的剖面图。
图54C为图54A的Y-Y’线的剖面图。
图55A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图55B为图55A的X-X’线的剖面图。
图55C为图55A的Y-Y’线的剖面图。
图56A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图。
图56B为图56A的X-X’线的剖面图。
图56C为图56A的Y-Y’线的剖面图。
图57为现有技术例的SGT快闪存储器的剖面图。
其中，附图标记说明如下：
101                                硅衬底
102                                氧化膜
103                                氮化膜
104、105、106、107                 光刻胶
108、109、110、111                 氮化膜
112、113、114、115                 氧化膜
116、117、118、119                 岛状半导体
120                                牺牲氧化膜
121                                氧化膜
122、123、124、125                 氧化膜边壁
126                                第1源极线
127、128、129、130                 沟道区域
131、132、133、134、135            氧化膜
136、137、138、139                 穿隧绝缘膜
140                                多晶硅
142                                氧化膜
143                                氮化膜
144、145、146、147                 氧化膜
148、149、150、151                 氮化膜
152                                多晶硅
153、154、155、156                 浮置栅极
157                                多晶硅层间绝缘膜
158                                多晶硅
159、160、161、162                 光刻胶
163、164、165、166                 控制栅极
167、168、169、170                 多晶硅层间绝缘膜
171、172、173、174                 第1绝缘膜
175、176、177、178、179            氧化膜
180                                氮化膜
181、182、183、184                 漏极区域
185                                接触部阻挡层
186                                层间膜
187                                光刻胶
188、189、190、191                 接触孔
192、193、194、195                 接触部
196                                金属
197、198、199                      光刻胶
200                                第1金属配线
201                                第2漏极线
202                                第1金属配线
203                                层间膜
204                                光刻胶
205、206                           介层孔洞
207、208                           介层孔
209                                金属
210                                光刻胶
211                                第2金属配线
212、213、214、215                 非易失性半导体存储器晶体管
301                                岛状半导体
302                                漏极区域
303                                源极区域
304                                沟道区域
305                                穿隧绝缘膜
306                                浮置栅极
307                                多晶硅层间绝缘膜
308                                控制栅极
501、502、503、504                 源极区域
520、521、522、523                 绝缘膜边壁。
具体实施方式
以下参照附图说明本发明的实施例。另外，本发明并不限定于以下所示实施例。
图1为显示本发明的实施例的非易失性半导体存储器晶体管的剖面图。
如图1所示，此非易失性半导体存储器晶体管由源极区域303、沟道区域304及漏极区域302构成圆柱状岛状半导体301，且从硅衬底101侧依序形成。再者，非易失性半导体存储器晶体管具有：中空圆柱状的浮置栅极306，以包围沟道区域304外周的方式配置；及中空圆柱状的控制栅极308，位于该浮置栅极306的外周，且以与浮置栅极306相对向（包围）的方式配置。在此，在浮置栅极306与沟道区域304之间介设配置有穿隧绝缘膜305。此外，在控制栅极308与浮置栅极306之间介设配置有多晶硅层间绝缘膜307。
如图1所示，在浮置栅极306沿着其外周壁形成有圆环状凹部306a。再者，在该凹部306a配置有中空柱状的控制栅极308，该控制栅极308在与该控制栅极308的上面、下面及内侧面之间介设有多晶硅层间绝缘膜307的状态下配置。通过此配置构成，相较于控制栅极308的大小（体积），会在控制栅极308与浮置栅极306之间形成厚度较薄，且面积较广而作为电介质的多晶硅层间绝缘膜307，因此可将浮置栅极306与控制栅极308间的电容（静电电容）增大。而且，通过此配置构成，控制栅极308的上面、下面及内侧面为由导电体的浮置栅极306所覆盖，因此控制栅极308与岛状半导体301不会隔着绝缘膜相接，而可使控制栅极与岛状半导体间的寄生电容实质上为0（零）。
图2A、图2B、图2C、图2D分别显示本实施例的非易失性半导体存储器的平面图、图2A的X-X’线的剖面图、图2A的Y-Y’线的剖面图、图2A的Y2-Y2’线的剖面图。
如图2A及图2B所示，此非易失性半导体存储器为具有图1所示构造的多个（图中为4个）非易失性半导体存储器晶体管212、213、214、215在硅衬底101上的行列方向中的多个行（row）方向，分别以一直线状且大致等角度间隔整齐排列配置而成。
在图2A至图2D所示的非易失性半导体存储器中，于硅衬底101上的行列方向中的列（column）方向的第1列，配置有非易失性半导体存储器晶体管212。
如图2A、图2B所示，在此非易失性半导体存储器晶体管212中，由源极区域501、沟道区域127及漏极区域181构成岛状半导体116，并且从硅衬底101侧依序形成。
非易失性半导体存储器晶体管212具有：中空柱状的浮置栅极153，包围沟道区域127的外周，而且在与该沟道区域127之间介设穿隧绝缘膜136的状态下所配置；及中空柱状的控制栅极163，包围浮置栅极153的外周，而且在与该浮置栅极153之间介设多晶硅层间绝缘膜167的状态下所配置。
如图2B所示，浮置栅极153沿着其外周壁而形成有圆环状凹部153a。在该凹部153a收容有中空柱状的控制栅极163，该控制栅极163在与该控制栅极163的上面、下面及内侧面之间介设有多晶硅层间绝缘膜167的状态下收容。
在非易失性半导体存储器晶体管212中，于浮置栅极153的下面，配置有厚度比穿隧绝缘膜136及多晶硅层间绝缘膜167厚的第1绝缘膜171。在此，第1绝缘膜171的厚度，比穿隧绝缘膜136及多晶硅层间绝缘膜167的任一者的厚度还厚。然而不限定于此，第1绝缘膜171也可比穿隧绝缘膜136及多晶硅层间绝缘膜167的至少一者的厚度还厚。
在图2A、图2B、图2C、图2D所示的非易失性半导体存储器中，于硅衬底101上的行列方向中的列方向的第2列，配置有非易失性半导体存储器晶体管213。
如图2A、图2B、图2C所示，在此非易失性半导体存储器晶体管213中，由源极区域502、沟道区域128及漏极区域182构成岛状半导体117，并且从硅衬底101侧依序形成。
非易失性半导体存储器晶体管213具有：中空柱状的浮置栅极154，包围沟道区域128的外周，而且在与该沟道区域128之间介设穿隧绝缘膜137的状态下所配置；及中空柱状的控制栅极164，包围浮置栅极154的外周，而且在与该浮置栅极154之间介设多晶硅层间绝缘膜168的状态下所配置。
如图2B、图2C所示，浮置栅极154沿着其外周壁而形成有圆环状凹部154a。在该凹部154a收容有中空柱状的控制栅极164，该控制栅极164在与该控制栅极164的上面、下面及内侧面之间介设有多晶硅层间绝缘膜168的状态下收容。
在非易失性半导体存储器晶体管213中，于浮置栅极154的下面，配置有厚度比穿隧绝缘膜137及多晶硅层间绝缘膜168厚的第1绝缘膜172。在此，第1绝缘膜172的厚度，比穿隧绝缘膜137及多晶硅层间绝缘膜168的任一者的厚度还厚。然而不限定于此，第1绝缘膜172也可比穿隧绝缘膜137及多晶硅层间绝缘膜168的至少一者的厚度还厚。
在图2A、图2B、图2C、图2D所示的非易失性半导体存储器中，于硅衬底101上的行列方向中的列方向的第3列，配置有非易失性半导体存储器晶体管214。
如图2A、图2B、图2D所示，在此非易失性半导体存储器晶体管214中，由源极区域503、沟道区域129及漏极区域183构成岛状半导体118，并且从硅衬底101侧依序形成。
非易失性半导体存储器晶体管214具有：中空柱状的浮置栅极155，包围沟道区域129的外周，而且在与该沟道区域129之间介设穿隧绝缘膜138的状态下所配置；及中空柱状的控制栅极165，包围浮置栅极155的外周，而且在与该浮置栅极155之间介设多晶硅层间绝缘膜169的状态下所配置。
如图2B、图2D所示，浮置栅极155沿着其外周壁而形成有圆环状凹部155a。在该凹部155a收容有中空柱状的控制栅极165，该控制栅极165在与该控制栅极165的上面、下面及内侧面之间介设有多晶硅层间绝缘膜169的状态下收容。
在非易失性半导体存储器晶体管214中，于浮置栅极155的下面，配置有厚度比穿隧绝缘膜138及多晶硅层间绝缘膜169厚的第1绝缘膜173。在此，第1绝缘膜173的厚度比穿隧绝缘膜138及多晶硅层间绝缘膜169的任一者的厚度还厚。然而不限定于此，第1绝缘膜173也可比穿隧绝缘膜138及多晶硅层间绝缘膜169的至少一者的厚度还厚。
在图2A至图2D所示的非易失性半导体存储器中，于硅衬底101上的行列方向中的列方向的第4列，配置有非易失性半导体存储器晶体管215。
如图2A、图2B所示，在此非易失性半导体存储器晶体管215中，由源极区域504、沟道区域130及漏极区域184构成岛状半导体119，并且从硅衬底101侧依序形成。
非易失性半导体存储器晶体管215具有：中空柱状的浮置栅极156，包围沟道区域130的外周，而且在与该沟道区域130之间介设穿隧绝缘膜139的状态下所配置；及中空柱状的控制栅极166，包围浮置栅极156的外周，而且在与该浮置栅极156之间介设多晶硅层间绝缘膜170的状态下所配置。
如图2B所示，浮置栅极156沿着其外周壁而形成有圆环状凹部156a。在该凹部156a配置有中空柱状的控制栅极166，该控制栅极166在与该控制栅极166的上面、下面及内侧面之间介设有多晶硅层间绝缘膜170的状态下配置。
在非易失性半导体存储器晶体管215中，于浮置栅极156的下面，配置有厚度比穿隧绝缘膜139及多晶硅层间绝缘膜170厚的第1绝缘膜174。在此，第1绝缘膜174的厚度比穿隧绝缘膜139及多晶硅层间绝缘膜170的任一者的厚度还厚。然而不限定于此，第1绝缘膜17也可比穿隧绝缘膜139及多晶硅层间绝缘膜170的至少一者的厚度还厚。
在图2A至图2D所示的非易失性半导体存储器中，非易失性半导体存储器晶体管212、213、214、215的源极区域501、502、503、504分别形成于非易失性半导体存储器晶体管212、213、214、215的岛状半导体116、117、118、119的下方部位，并且电性连接于配置于硅衬底101上的行列方向中的列方向的第1源极线126。此外，非易失性半导体存储器晶体管212、213、215的漏极区域181、182、184电性连接于配线于硅衬底101上的行列方向中的列方向的作为漏极配线的第1金属（metal）配线200、202。再者，非易失性半导体存储器晶体管214的漏极区域183电性连接于配线于硅衬底101上的行列方向中的行方向的第2漏极线201。
在图2A至图2D的非易失性半导体存储器中，于非易失性半导体存储器晶体管212、213、214、215的浮置栅极153、154、155、156的下方，分别配置有厚度比穿隧绝缘膜136、137、138、139、及多晶硅层间绝缘膜167、168、169、170厚的第1绝缘膜171、172、173、174。借此，在非易失性半导体存储器晶体管212、213、214、215中，分别降低浮置栅极153、154、155、156与第1源极线126之间的寄生电容。结果，从外部电源（图中未示出）施加于控制栅极163、164、165、166的电压相较于未配置有第1绝缘膜171、172、173、174的情形，可更有效率地传递至浮置栅极153、154、155、156。借此，在非易失性半导体存储器晶体管212、213、214、215中，可更确实地进行“1”、“0”等的信息的写入、擦除、读取。
此外，在图2A至图2D所示的非易失性半导体存储器中，于硅衬底101上，配置于第3列的非易失性半导体存储器晶体管214的漏极区域183通过接触部（contact）194而连接于配线于硅衬底101上的行列方向中的列方向的第2漏极线201。此非易失性半导体存储器晶体管214用以通过该晶体管214而从第2漏极线201施加电压于第1源极线126所使用。因此，可使用非易失性半导体存储器晶体管214的重复样式（pattern）。通过使用此种非易失性半导体存储器晶体管214的重复样式，可提高曝光的分辨率(resolution)，且可使制造时的加工形状均匀。
以下参照图3A至图56C说明用以形成本发明的实施例的非易失性半导体存储器所具有的存储器单元阵列（array）的构造的制造步骤的一例。
参照图3A至图3C，在硅衬底101上堆积氧化膜102。之后，从氧化膜102上堆积氮化膜103。
接着参照图4A至图4C，在氮化膜103上的既定位置，形成用以形成岛状半导体301、302、303、304的光刻胶（resist）104、105、106、107。
接着参照图5A至图5C，通过反应性离子蚀刻（RIE）以光刻胶104、105、106、107作为掩模（mask），将氮化膜103、氧化膜102予以蚀刻。借此，在硅衬底101上分别形成由氮化膜108及氧化膜112所构成的硬掩模、由氮化膜109及氧化膜113所构成的硬掩模、由氮化膜110及氧化膜114所构成的硬掩模、氮化膜111及氧化膜115所构成的硬掩模。
接着参照图6A至图6C，进一步通过反应性离子蚀刻，以光刻胶104、105、106、107作为掩模，将硅衬底101予以蚀刻，形成岛状半导体116、117、118、119。
接着参照图7A至图7C将光刻胶104、105、106、107剥离。
接着参照图8A至图8C，将岛状半导体116、117、118、119牺牲氧化，且在岛状半导体116、117、118、119的外周壁面及岛状半导体116、117、118、119间的底面形成牺牲氧化膜120。
接着参照图9A至图9C，从岛状半导体116、117、118、119的外周壁面及岛状半导体116、117、118、119间的底面，将牺牲氧化膜120予以去除，使硅衬底101及岛状半导体116、117、118、119的硅表面露出。
接着参照图10A至图10C，在岛状半导体116、117、118、119的外周壁面及岛状半导体116、117、118、119间的底面堆积氧化膜121。
接着参照图11A至图11C，将氧化膜121予以蚀刻，在岛状半导体116、117、118、119的外周壁面形成氧化膜边壁122、123、124、125。
接着参照图12A至图12C，在硅衬底101植入砷（参照箭头As），且在硅衬底101表面形成属于n型（第2导电型）半导体的第1源极线126，并且在岛状半导体116、117、118、119的下方部位以皆与第1源极线126电性连接的方式形成源极区域501、502、503、504。此时，沟道区域127、128、129、130分别形成于源极区域501、502、503、504、与氮化膜108及氧化膜112、氮化膜109及氧化膜113、氮化膜110及氧化膜114、氮化膜111及氧化膜115之间。
接着参照图13A至图13C，通过蚀刻将氧化膜边壁122、123、124、125予以去除。
接着参照图14A至图14C，以在第1源极线126上、及氮化膜108、109、110、111上厚度较厚的方式、而且在岛状半导体116、117、118、119的外周壁面厚度较薄的方式堆积氧化膜131。
接着参照图15A至图15C，通过各向同性（isotropic）蚀刻，将堆积于岛状半导体116、117、118、119的外周壁面的氧化膜131予以蚀刻。借此，在通过蚀刻将岛状半导体116、117、118、119的外周壁面的氧化膜131予以去除之后，也会在第1源极线126上残存氧化膜131。再者，在氮化膜108、109、110、111上，分别残存氧化膜132、133、134、135成圆盘状。如此，参照图14A至图14C，氧化膜131残存作为氧化膜132、133、134、135的原因乃是由于在第1源极线126上、及氮化膜108、109、110、111上以厚度较厚的方式堆积氧化膜131，并且在岛状半导体116、117、118、119的外周壁面以厚度较薄的方式堆积氧化膜131，并且将氧化膜131使用在任一方向都以相同速度进行蚀刻的各向同性蚀刻的关系。再者，在此第1源极线126上残留的氧化膜131，在所获得的非易失性半导体存储器晶体管212、213、214、215中，分别成为第1绝缘膜171、172、173、174（参照图2B至图2D），而有助于浮置栅极153、154、155、156与第1源极线126之间的电容的降低。
接着参照图16A至图16C，进行栅极氧化，且在岛状半导体116、117、118、119的外周壁面形成穿隧绝缘膜136、137、138、139为边壁间隔件（sidewall spacer）状。之后，以埋设至圆盘状氧化膜132、133、134、135的前端的方式，在氮化膜108、109、110、111、及岛状半导体116、117、118、119之间堆积多晶硅（polysilicon）140。之后，通过CMP（Chemical MechanicalPolishing，化学机械研磨）进行平坦化，且使氧化膜132、133、134、135的前端部露出。
接着参照图17A至图17C，通过蚀刻将氧化膜132、133、134、135予以去除。
接着参照图18A至图18C，将多晶硅140予以蚀刻并回蚀（etch back）至既定深度，以决定栅极长度。
接着参照图19A至图19C，从多晶硅140上、穿隧绝缘膜136、137、138、139上、及氮化膜108、109、110、111上堆积氧化膜142。之后，从氧化膜142上堆积氮化膜143。
接着参照图20A至图20C，通过各向异性（Anisotropic）蚀刻将氮化膜143、氧化膜142予以蚀刻。再者，使氮化膜143及氧化膜142残存于岛状半导体116、117、118、119、及氮化膜108及氧化膜112、氮化膜109及氧化膜113、氮化膜110及氧化膜114、氮化膜111及氧化膜115的外周壁面成为边壁状。借此，形成由氮化膜148（氮化膜143）及氧化膜144（氧化膜142）所构成的绝缘膜边壁520、由氮化膜149及氧化膜145所构成的绝缘膜边壁521、由氮化膜150及氧化膜146所构成的绝缘膜边壁522、由氮化膜151及氧化膜147所构成的绝缘膜边壁523。
接着参照图21A至图21C，通过蚀刻将多晶硅140予以去除。借此，在硅衬底101上形成由氧化膜131、岛状半导体116、117、118、119（穿隧绝缘膜136、137、138、139）、绝缘膜边壁520、521、522、523所包围的空间。
接着参照图22A至图22C，从氧化膜131、岛状半导体116、117、118、119（穿隧绝缘膜136、137、138、139）、绝缘膜边壁520、521、522、523的上方，堆积作为浮置栅极膜的多晶硅152。在将多晶硅140予以蚀刻时，于穿隧绝缘膜136、137、138、139损伤的情形下，为了填补该损伤，在此，可于堆积多晶硅152之前，于去除穿隧绝缘膜136、137、138、139之后再重新堆积穿隧绝缘膜。
接着参照图23A至图23C，将磷（参照箭头P）植入于多晶硅152，且进行热处理而使磷在多晶硅152内扩散。
接着参照图24A至图24C，以绝缘膜边壁520、521、522、523作为掩模将设为N＋的多晶硅152进行各向异性蚀刻，在岛状半导体116、117、118、119（穿隧绝缘膜136、137、138、139）的外壁面形成所要获得的非易失性半导体存储器晶体管212、213、214、215中的浮置栅极153、154、155、156。浮置栅极153、154、155、156形成于绝缘膜边壁520、521、522、523的下面与第1源极线126上的氧化膜131的上面之间。
接着参照图25A至图25C，从第1源极线126上的氧化膜131、浮置栅极153、154、155、156、绝缘膜边壁520、521、522、523、及氮化膜108、109、110、111上形成多晶硅层间绝缘膜157。之后，在多晶硅层间绝缘膜157上堆积多晶硅158，且通过CMP进行表面的平坦化。在此，多晶硅层间绝缘膜157可由氧化膜、氧化膜、氮化膜、氧化膜的叠层构造、高电介质膜的任一者形成。
接着参照图26A至图26C，将多晶硅158蚀刻并回蚀至既定深度。此多晶硅即成为所要获得的非易失性半导体存储器晶体管212、213、214、215中的控制栅极163、164、165、166。
接着参照图27A至图27C，将多晶硅层间绝缘膜157予以蚀刻，以将氮化膜148、149、150、151、氧化膜144、145、146、147、及氮化膜108、109、110、111上的多晶硅层间绝缘膜157予以去除。
接着参照图28A至图28C，将磷植入于多晶硅158（参照箭头P），且将该多晶硅158设为p型（第1导电型）硅。
接着参照图29A至图29C，在氮化膜108、109、110、111上，将用以形成控制栅极163、164、165、166的光刻胶159、160、161、162以朝列方向延伸的方式形成。
接着参照图30A至图30C，以绝缘膜边壁520、521、522、523、光刻胶159、160、161、162作为掩模，将多晶硅158予以蚀刻，借此将控制栅极163、164、165、166朝列方向形成。如此一来，即形成中空柱状的浮置栅极153、154、155、156成为使多晶硅层间绝缘膜157介设于其间，且与中空柱状的控制栅极163、164、165、166的上面、下面及内侧面相对向的构造。
接着参照图31A至图31C，将多晶硅层间绝缘膜157予以蚀刻，且将位于控制栅极163、164、165、166的上面、及氧化膜131的上面的部分予以去除，形成多晶硅层间绝缘膜167、168、169、170。之后，将氧化膜131的露出部分予以蚀刻，形成第1绝缘膜171、172、173、174。
接着参照图32A至图32C，将氮化膜108、109、110、111上的光刻胶159、160、161、162予以剥离。
接着参照图33A至图33C，进行控制栅极163、164、165、166、多晶硅层间绝缘膜167、168、169、170、浮置栅极153、154、155、156的各表层部的氧化，且在浮置栅极153、154、155、156、控制栅极163、164、165、166、第1源极线126上形成氧化膜175、176、177、178、179。
接着参照图34A至图34C，将氮化膜108、109、110、111、氮化膜148、149、150、151予以剥离，并且将氧化膜112、113、114、115、氧化膜144、145、146、147、氧化膜175、176、177、178、179予以剥离。
接着参照图35A至图35C，堆积氮化膜180以覆盖岛状半导体116、117、118、119及第1源极线126。在此步骤之前，也可将砷植入于岛状半导体的上层部。
接着参照图36A至图36C，将氮化膜180予以蚀刻，使氮化膜180在岛状半导体116、117、118、119的侧壁残存成边壁状。
接着参照图37A至图37C，将砷（参照箭头As）植入于岛状半导体116、117、118、119的上层部，形成属于n型半导体的漏极区域181、182、183、184。之后，为了低电阻化，也可使用金属材料在岛状半导体或控制栅极或第1源极线施行硅化物（silicide）步骤。
接着参照图38A至图38C，使用绝缘性材料堆积接触部阻挡层（contactstopper）185以覆盖岛状半导体116、117、118、119及氮化膜180，并且进一步在接触部阻挡层185上层堆积层间膜186之后，通过CMP予以平坦化。
接着参照图39A至图39C，在层间膜186上的既定位置，形成用以形成接触孔188、189、190、191（参照图40A-图40C）的光刻胶187。
接着参照图40A至图40C，以光刻胶187作为掩模，将层间膜186予以蚀刻，形成接触孔188、189、190、191，且使接触部阻挡层185的表面露出。
接着参照图41A至图41C，将光刻胶187予以剥离。
接着参照图42A至图42C，通过蚀刻将位于接触孔188、189、190、191的底部的接触部阻挡层185予以去除。
接着参照图43A至图43C，在接触孔188、189、190、191内，使用导电性物质形成接触部192、193、194、195，用以与岛状半导体116、117、118、119的漏极区域181、182、183、184电性连接。
接着参照图44A至图44C，使用金属材料在层间膜186、及接触部192、193、194、195上堆积金属196。
接着参照图45A至图45C，在金属196上形成第1金属配线200、202、与用以形成第2漏极线201的光刻胶197、198、199。
接着参照图46A至图46C，以光刻胶197、198、199作为掩模将金属196予以蚀刻，形成第1金属配线200、202、与第2漏极线201。此时，第2漏极线201朝列方向配线。
接着参照图47A至图47C，将光刻胶197、198、199予以剥离。
接着参照图48A至图48C，在第1金属配线200、202、第2漏极线201、及层间膜186上，使用绝缘性材料堆积层间膜203。
接着参照图49A至图49C，在层间膜203上形成用以形成介层孔洞（viahole）205、206（参照图50A-图50C）的光刻胶204。
接着参照图50A至图50C，以光刻胶204作为掩模将层间膜203予以蚀刻，形成介层孔洞205、206以使第1金属配线200、202的一部分露出。
接着参照图51A至图51C，将光刻胶204予以剥离。
接着参照图52A至图52C，在介层孔洞205、206内，使用导电性材料形成介层孔（via）207、208。
接着参照图53A至图53C，在层间膜203及介层孔207、208上，使用导电性材料堆积金属209。
接着参照图54A至图54C，在金属209上的既定位置形成用以形成第2金属配线211（参照图55A-图55C）的光刻胶210。
接着参照图55A至图55C，以光刻胶210作为掩模将金属209予以蚀刻，以形成第2金属配线211。此第2金属配线211通过介层孔207、208而与第1金属配线200、202电性连接，而成为比特线（bit line）。
接着参照图56A至图56C，将光刻胶210予以剥离。借此，完成图2A至图2D所示的非易失性半导体存储器。
另外，在上述实施例中，具有源极区域303、沟道区域304及漏极区域302的岛状半导体301设为圆柱状。只要可获得本发明的作用功效，例如，也可为四角柱状，再者，也可为圆柱状以外的剖面为六角形、八角形等的多角形的柱状。此外，岛状半导体301虽设为厚度方向的剖面面积大致相等的形状，惟只要可获得本发明的作用功效，例如，当然也可设为剖面面积在厚度方向的中央部较小的形状。
在上述实施例中，浮置栅极306、控制栅极308、浮置栅极306与沟道区域304之间的穿隧绝缘膜305、控制栅极308与浮置栅极306之间的多晶硅层间绝缘膜307均设为中空圆柱状。惟只要可获得本发明的作用功效，例如，可为中空圆柱状，再者，也可为剖面为六角形、八角形等的多角形的中空柱状。此外，浮置栅极306、控制栅极308、穿隧绝缘膜305、多晶硅层间绝缘膜307均设为厚度方向的剖面面积为大致相等的形状，惟只要可获得本发明的作用功效，例如，当然也可设为剖面面积在厚度方向的中央部较小的形状。
在上述实施例中，浮置栅极306、控制栅极308、浮置栅极306与沟道区域304之间的穿隧绝缘膜305、控制栅极308与浮置栅极306之间的多晶硅层间绝缘膜307均设为将岛状半导体301的外周连续包围的中空柱状形状。浮置栅极306、控制栅极308、浮置栅极306与沟道区域304之间的穿隧绝缘膜305、控制栅极308与浮置栅极306之间的多晶硅层间绝缘膜307，也可为不连续的中空柱状，例如，由多个板状体共同作用而包围岛状半导体301的外周的形状（关于控制栅极308，优选为构成要素的多个板状体彼此电性连接）。即使是此种不连续的中空柱状，也包含于本发明中所称的中空柱状内。
另外，本发明在不脱离本发明的广义精神与范围下，均可进行各种实施例及变化。此外，上述实施例仅以用以说明本发明的一实施例，并非用以限定本发明的权利要求的范围。

Claims (4)

1.一种非易失性半导体存储器晶体管，其特征在于，具有：
岛状半导体，从衬底侧依序形成有源极区域、沟道区域及漏极区域；
中空柱状的浮置栅极，以包围所述沟道区域外周的方式，使穿隧绝缘膜介设于其间而配置；及
中空柱状的控制栅极，以包围所述浮置栅极的外周的方式，使多晶硅层间绝缘膜介设于其间而配置；
在所述浮置栅极、与所述控制栅极的上面、下面及内侧面之间，介设配置有多晶硅层间绝缘膜；
所述浮置栅极与所述漏极区域在上下方向上并不隔着所述穿隧绝缘膜，而且所述浮置栅极与所述漏极区域在上下方向上并不相接。
2.根据权利要求1所述的非易失性半导体存储器晶体管，其特征在于，还具有第1绝缘膜，以位于所述浮置栅极的下方的方式配置于所述衬底上，而且厚度较所述穿隧绝缘膜及多晶硅层间绝缘膜的至少一方还厚。
3.一种非易失性半导体存储器，其特征在于，具有权利要求1或2所述的非易失性半导体存储器晶体管；
所述非易失性半导体存储器晶体管在所述衬底的行列方向中的行方向配置多个；
所述多个非易失性半导体存储器晶体管中的至少1个该存储器晶体管的漏极区域，电性连接于配线于所述衬底的行列方向中的列方向的第2漏极线。
4.一种非易失性半导体存储器的制造方法，该非易失性半导体存储器由配置多个具有在上部形成有硬掩模的岛状半导体的非易失性半导体存储器晶体管所构成，其特征在于，
所述岛状半导体具备从衬底侧依序形成的源极区域、沟道区域及漏极区域，而在所述沟道区域附近，从所述沟道区域侧依序配置有浮置栅极与控制栅极，所述浮置栅极与所述漏极区域在上下方向上并不隔着穿隧绝缘膜，而且所述浮置栅极与所述漏极区域在上下方向上并不相接，且包括以下步骤：
在衬底形成第1源极线的步骤；
在所述第1源极线上形成岛状半导体的步骤；
在所述岛状半导体上形成所述硬掩模的步骤；
在所述岛状半导体的外周壁面形成绝缘膜边壁的步骤；
在所述岛状半导体的底部、及所述第1源极线上形成绝缘膜的步骤；
在所述绝缘膜上形成浮置栅极膜的步骤；及
通过将所述浮置栅极膜予以蚀刻而在沟道区域附近形成浮置栅极的步骤。
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