CN101147266A - 垂直存储器件及方法 - Google Patents

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Abstract

描述了用于一种存储单元的方法和装置，该存储单元包括衬底、从衬底中垂直伸出的主体、包含垂直件和水平件的第一栅极以及包含垂直件和水平件的第二栅极。第一栅极相对主体横向放置，而第二栅极相对第一栅极横向放置。第一栅极的水平件与第二栅极的水平件重叠。

Description

垂直存储器件及方法
背景
近些年来，已经在各种电子系统，尤其是移动系统中设立了非易失性存储器。例如，非易失性存储器广泛地用于各种电子产品，诸如便携式计算机、数码照相机、移动电话以及尺寸越来越小而需要越来越大的存储器存储容量以支持高级应用的类似产品。为了跟上这些高级应用的脚步，正在制造具有更高集成度、更快响应、更高可靠性、更低功耗以及增加的存储容量的非易失性存储器。
实现这些更为苛刻的要求的一种方法是减小非易失性存储单元的规模。通过增加存储单元密度并减小诸如浮动栅和控制栅以及其他元件等单元部件的尺寸可以实现非易失性存储器的更高存储容量。传统的平面半导体存储器架构的每存储器单元需要过大的所占面积(real estate)并且难以缩减规模以实现更致密的单元布局，从而无法有效增加晶片上的存储器容量。
然而，可配置具有薄的垂直Si主体和双面闪存单元的垂直定向的存储器单元架构来实现更致密的存储单元布局。虽然这些存储单元结构的垂直特性提供了更致密的存储单元布局，但是这些结构缺乏在控制栅极和浮动栅之间用以产生合适的栅耦合比(GCR)的必要的重叠面积。以下解释合适GCR的重要性。
诸如闪存单元等非易失性存储器可以使用金属氧化物半导体(MOS)工艺来制造。一个MOS存储单元阵列可以包含由围绕有二氧化硅(SiO2)绝缘层的多晶硅(polysilicon)构成的电绝缘浮动栅结构。该浮动多晶硅栅极通过SiO2绝缘层与半导体的衬底区电绝缘。此类单元还可包含n沟道MOS晶体管。
单元操作通过在电绝缘浮动多晶硅栅极上存储电荷来控制。线性电容器网络由围绕浮动栅和源极、漏极、晶体管沟道和多晶硅控制栅极的各端子的SiO2绝缘层构成。对浮动栅的电访问只能通过此线性电容器网络来进行。单元的电容可根据电容耦合比来确定，电容耦合比包括例如栅耦合比(GCR)、漏耦合比(DCR)和源耦合比(SCR)。由于电容耦合，控制栅极电压的任何变化都会根据GCR产生浮动栅电压的变化。用于正确存储器操作的合适的GCR约为0.6。这可以被称为支配经比例缩放的存储单元(诸如经比例缩放的闪存单元)的开发的存储单元结构的“黄金比例”。
由于传统平面闪存单元内栅极的水平定向，例如约0.6的合适的栅耦合比可以通过将浮动栅和控制栅横向(例如，水平地)伸入绝缘区以增加各栅极的重叠部分来实现。重叠量确定了各栅极之间的电容耦合并且由此可以调整该重叠区域以产生合适或期望的GCR。然而，垂直闪存单元结构却不具有可用于延伸各栅极的等效绝缘区，于是增加了或调整垂直存储器结构内的GCR就不如在平面结构内那样无关紧要。因此，传统的垂直存储器结构具有实质上低于理想黄金比的约为0.33的GCR。
附图简述
图1示出了存储器件100的一个实施例的横截面示意图。
图2示出了包括其上形成的电介质的存储器件100的一个实施例的图示。
图3示出了存储器件100的子部件的一个实施例的图示。
图4示出了存储器件100的浮动栅部件的一个实施例的图示。
图5A至5J示出了用于实现存储器件100的一个实施例的过程和集成技术的各个实施例。
图6示出了存储器600的一个实施例。
图7示出了工艺流程图700的一个实施例。
详细描述
图1示出了包括第一存储单元102和第二存储单元104的存储器件100的一个实施例的横截面示意图。在一个实施例中，存储单元102和104对于公用半导体主体112背对背地形成。存储器件100的其他实施例可以包括非易失性超高密度电可擦除可编程只读存储器(EEPROM)。存储单元102和104在包括例如多个可寻址存储单元的阵列的存储器件内仅构成单个存储单元对。在一个实施例中，存储器件100可以是例如提供多比特同时擦除的闪存EEPROM。然而，存储器件100的各实施例可以包括其他半导体存储器件，诸如静态或动态随机存取存储器(分别为SRAM和DRAM)、同步随机存取存储器、或者包括可选择寻址存储单元的矩阵的其他类型的存储器。在一个实施例中，存储器件100可以包括具有在远离衬底的基本正交的方向上延伸的栅极部分的三维非易失性存储器件。因此，在一个实施例中，这些栅结构可以被称为垂直栅结构。包含垂直栅结构和相应选择器件的存储单元可以在半导体衬底的小得多的表面积上集成以提供例如更致密的存储器阵列。在随后的描述中，术语垂直和水平仅用于描述栅极对衬底的相对定向，其中垂直方向与水平方向基本正交。然而各实施例在这一上下文中不受限制。
存储器件100的各实施例可以使用标准MOS工艺来制造，存储器件100可以是n沟道器件。选择、寻址、读取和写入存储器件100的外围电路可以利用n沟道或互补MOS(CMOS)器件以及其他器件。在随后的描述中，术语衬底一般指的是在其上可以形成集成电路的任何结构，并且还可以指在集成电路制造过程的各阶段期间的这些结构。这些衬底可以包括掺杂和未掺杂的半导体、在支撑半导体或绝缘材料上的半导体外延层、这些层的组合、以及其他已知结构。在各附图和书面描述中，相同的标号贯穿各附图描述基本类似的部件。然而在此描述的各实施例不受描述它们的上下文的限制。
再次参见图1，存储器件100的一个实施例包括在衬底110及在其上形成的主体112。衬底110沿着方向155延伸，该方向在一个实施例中可被称为“水平”方向。主体112沿着方向150远离衬底110延伸，以使其定向基本与衬底110正交。在一个实施例中，方向150可以被称为“垂直”方向。在一个实施例中，主体112可以由Si或其他半导体材料形成。主体112可以具有形成源极114和漏极116的重掺杂区。如前所述，该存储器件可以包括第一存储单元102和第二存储单元104。每个存储单元102和104都可以包括沿着方向155横向地位于垂直主体112的任一侧的一个或多个浮动栅118。浮动栅118沿着方向150垂直延伸远离衬底110。浮动栅118可由多晶硅形成。每个存储单元102和104可以包含邻接浮动栅118的任一侧并沿着方向155横向位于其上的一个或多个控制栅120。控制栅120也沿着方向150垂直延伸远离衬底110。控制栅118可由多晶硅形成。浮动栅118和控制栅120都通过介电材料与衬底110电绝缘。
第一电介质122被置于主体112和浮动栅118之间。该电介质的垂直部分122A形成主体112和浮动栅118之间的隧道电介质。电介质122的水平部分122B将浮动栅118和控制栅120与衬底110和源极114隔离。电介质122的垂直部分122A邻接主体112并沿着方向150远离衬底110延伸。电介质122的水平部分122B邻接衬底110并沿着方向155远离主体112延伸。在一个实施例中，电介质122的水平部分122B例如在浮动栅118和控制栅120之下延伸。在一个实施例中，电介质122可以是氧化物电介质并且可以形成隧道介电层。第二电介质124可以在每个浮动栅118和控制栅120之间形成。第二电介质124在浮动栅118B和控制栅120B的水平部分之间的区域129内形成介电层。在一个实施例中，第二电介质124可以是例如氧化物-氮化物-氧化物(ONO)材料以及其他材料。
在一个实施例中，每个浮动栅118都包含沿着方向150延伸的垂直件118A和沿着方向155延伸的水平件118B。在一个实施例中，垂直件118A和水平件118B形成了一个“L形”浮动栅结构，其中垂直件118A要比水平件118B长。每个控制栅120包含相应的沿着方向150延伸的垂直件120A和沿着方向155延伸的水平件120B。每个存储单元102和104都包括分别由每个浮动栅118和每个控制栅120的水平件118B和120B构成的栅重叠区130。每个存储单元102和104中的浮动栅118和控制栅120之间的GCR可以通过控制每个栅重叠区130的水平长度来调整或调节。
在一个实施例中，可以形成每个存储单元102和104中的栅重叠区130以增加浮动栅118和控制栅120之间的总耦合电容。于是，可以形成栅重叠区130以在浮动栅118和控制栅120之间提供更大的GCR。根据一个实施例，例如，栅重叠区130的一特定实现和几何形状可以提供接近约0.6的期望黄金数的GCR。例如，在一个实施例中，可以设计栅重叠区130以产生约为0.57的GCR。在一个实施例中，可以调节L形浮动栅118结构以增加例如三维垂直闪存单元结构中浮动栅118和控制栅120之间的电容耦合。浮动栅118和主体112之间的电容保持与传统垂直栅存储器结构基本相同。然而，各实施例在这一上下文中不受限制。
传统平面闪存结构中的浮动栅和控制栅被水平放置并沿着方向155延伸。在平面存储器结构中，可以通过使浮动栅和控制栅的重叠部分水平伸入绝缘区来实现接近黄金数的期望GCR。可以延伸或调整这些平面结构的重叠部分直到达到各栅之间的期望GCR。在垂直存储单元结构中，诸如存储器件100的结构中，例如，由于栅118和120的垂直定向，所以不存在栅118和120可以沿着方向155伸入其中的等效水平绝缘区。相反地，浮动栅118和控制栅120沿着方向150垂直延伸。为了增加浮动栅118和控制栅120之间的电容耦合，并由此将CGR增加并调整至预定或理想值(例如，约0.6)，浮动栅118和控制栅120被形成为包括沿着方向155延伸的水平件118B和120B并在其间定义了栅重叠区130。
虽然垂直存储器件100的各实施例需要浮动栅118和控制栅120之间增加的电容耦合，但是浮动栅118和源极114之间或浮动栅118和衬底110之间的电容耦合应被最小化。在一个实施例中，浮动栅118和源极114之间或浮动栅118和衬底110之间的电容耦合可以通过使用各种半导体制造工艺在其间形成合适的氧化层而被最小化或减小。然而，随着存储单元102和104被缩小到更小的尺寸，使用传统的隧道介电材料工艺难以形成厚度合适的电介质122B的水平层。可以使用掺杂增强型氧化工艺来形成相对较厚的结构以帮助减小浮动栅118的水平件118B与源极114和/或衬底110之间的电容耦合。
因此，一个实施例中，可以使用掺杂增强型氧化工艺来形成存储器件100的第一电介质122层以增加浮动栅118与源极114和衬底110之间的水平区域内恶第一电介质122的水平电介质122B部分的厚度，从而例如减小栅极118与源极114之间以及栅极118与衬底110之间的耦合。例如，在一个实施例中，可以使用掺杂增强型氧化工艺来形成电介质122以减小浮动栅118与源极114之间或浮动栅118与衬底110之间的电容耦合。掺杂增强型氧化工艺形成具有围绕源极114和衬底110的紧接L形浮动栅118的部分的厚层的水平电介质122B。在一个实施例中，如果形成漏极116，则该掺杂增强型氧化工艺还可以取决于掺杂浓度而在漏极116上形成厚水平介电层(未示出)。在一个实施例中，该掺杂增强型氧化工艺可在集成过程中使用以形成通常会产生合适CGR的存储器件100和三维垂直闪存结构。然而，各实施例在这一上下文中不受限制。在另一个实施例中，存储器件100的GCR可以通过使用高“K”介电材料来控制例如浮动栅118和控制栅120之间的电容而调整。然而，各实施例在这一上下文中不受限制。
图2示出了含有使用掺杂增强型氧化工艺形成的电介质210的存储器件100的一个实施例的图200。掺杂增强型氧化工艺可用于栅极118和衬底110之间以及栅极118和源极114区之间的厚度合适的电介质210B以减小栅极118和源极114之间以及栅极118和衬底110之间的耦合。图200还以详细放大图示出了过渡区216。电介质210层具有厚度212的垂直部分210A和厚度214的水平部分210B和210C。可以调整每个浮动栅118(图1)的水平件118B(图1)与衬底110之间的水平部分210B的厚度214以减小浮动栅118和源极114之间以及浮动栅118和衬底110之间的电容耦合。漏极116例如可以在不同的处理阶段形成。在一个实施例中，如果漏极116先于掺杂增强型氧化过程形成，则位于漏极116之上的介电层210的水平部分210C也可以被形成为厚度214。在一个实施例中，水平部分210B和210的厚度214可以稍有不同。在一个实施例中，电介质210的水平部分210B的厚度214可以是浮动栅118和主体112之间的电介质210的垂直部分210A的厚度212的三到六倍。在一个实施例中，当形成掺杂增强型氧化电介质210时，可形成紧接源极114的过渡区216。过渡区216中的掺杂增强型氧化电介质210层通常基本厚218，并且可以减小浮动栅118(图1)与衬底110之间以及围绕源极114的任何不想要的电容耦合。在一个实施例中，可以使用增强型氧化工艺来形成三维闪存单元结构。
图3示出了带有使用定向沉积(directional deposition)工艺形成的介电层310的存储器件100(图1)的浮动栅118(图1)的子部件的一个实施例的图示300。在一个实施例中，该工艺可以包含使用非共形(non-conformal)定向沉积。电介质310材料在由沉积方向320指示的方向上沉积，该方向在此可被称为垂直方向。定向沉积工艺在与沉积方向320平行延伸的垂直表面上形成一较薄的材料层，并且在与沉积方向320基本正交的水平的表面上形成厚得多的材料层。因此，在与沉积方向320平行的垂直表面上形成厚度312的相对较薄隧道介电层310A，而在与沉积方向320基本正交的水平表面上形成厚度314的相对较厚隧道介电层310B和C。于是，水平介电层310B和C的厚度314要厚于垂直介电层310的厚度312。在一个实施例中，水平介电层310B和310C的厚度314可以稍有不同。在一个实施例中，水平介电层310B的厚度314有助于将浮动栅118(图1)与源极114和衬底110隔开。形成介电层310的定向沉积工艺的一个示例是包含Si3N4的喷射气相沉积工艺。喷射气相沉积工艺的定向性提供了一相对较厚的介电层310和一相对较薄的介电层310，其中电介质310B要厚于电介质310A。这减小了浮动栅118和源极114之间以及浮动栅118和衬底110之间的电容耦合。然而，各实施例在这一上下文中不受限制。定向电介质沉积工艺还在源极114和衬底110区域内提供一较厚的介电层310B层以减小例如浮动栅118和源极114和/或衬底110的耦合。然而，各实施例在这一上下文中不受限制。
图4示出了使用牺牲氧化物间隔物410形成的浮动栅118的一个实施例的图示400。在一个实施例中，间隔物410可以使用例如等离子体增强型化学气相沉积(PECVD)技术来形成。可以形成源极114以使其剖面顶部412与浮动栅118的水平件118B的底部414部分平整或相平。在随后的处理步骤中，去除牺牲氧化物间隔物410来形成第二电介质124层(图1)。
图5A至5J示出了用以实现存储器件100上的L形浮动栅118(图1)的工艺和集成技术的各个实施例。本领域普通技术人员将会理解，各图未按比例绘出，并且出于简明已省略部分细节，同时对部分细节也未做出具体描述。
图5A示出了包含衬底110、主体112、源极114和漏极116的起始结构500的一个实施例的横截面示意图。本领域普通技术人员将会理解，可以在半导体工艺的稍后的各阶段中注入漏极116并且最初的起始结构500可以包含衬底110、主体112和注入的源极114。在一个实施例中，主体112由Si形成。起始结构500由用于源极114和衬底110的重注入区构成。主体112沿着方向150从衬底110中垂直延伸，而衬底110则沿着方向155在主体112的任一侧水平延伸。源极114通过注入形成，并且位于主体112与衬底110相接之处的近端502处。通过在后续处理步骤期间注入形成的漏极116则位于远端504处。
图5B在510处一般地示出了其上形成有介电层512的图5A所示的起始结构500的一个实施例。介电层512覆盖衬底110和主体112。介电层512具有厚度为514的垂直部分512A以形成例如隧道介电层。在一个实施例中，介电层512可以是氧化层，并且可以在浮动栅118(图1)和Si主体112之间形成隧道介电氧化层。介电层512也可以具有厚度516的水平部分512B以形成例如绝缘层。邻接重掺杂衬底110和源极114的水平部分512B的厚度516要大于形成围绕主体112的隧道介电层的垂直部分512A的厚度514。在一个实施例中，厚度516可以是厚度514的三到六倍。例如，厚度516的范围可以是21nm至42nm，而厚度514的范围可以是5nm至9nm。在一个实施例中，如上参考图2所述，介电层512可以使用掺杂增强型氧化技术来形成。在其他实施例中，如上参考图3所述，该氧化层可以使用定向沉积技术来形成。在一个实施例中，介电层512可以由围绕主体112并覆盖衬底110的二氧化硅(SiO2)来形成。不考虑该介电氧化物是使用掺杂增强型氧化还是定向沉积工艺来形成的，使衬底110和源极114上的介电层512的水平部分512B的厚度516厚到足以减小浮动栅118(图1)和源极114之间以及浮动栅118和衬底110之间的耦合。
图5C在520处一般地示出了带有在介电层512上形成的共形多晶硅层522的图5B所示的结构510的一个实施例。共形多晶硅层522例如可由多晶硅(polysilicon)形成。多晶硅层522围绕介电层512。多晶硅层522具有围绕介电层512的垂直部分512A的垂直部分522A并且具有覆盖介电层512水平部分512B的水平部分522B，其中垂直部分512A在垂直主体112周围，而水平部分512B则位于衬底110之上。多晶硅层522的水平部分522B在覆盖衬底110的介电层512B上从主体112横向延伸。另一个水平部分522C则桥接两个垂直部分522A。在后续处理步骤中，可以蚀刻并抛光多晶硅层522的各部分以去除不想要的多晶部分，从而在例如存储器件100的存储单元102和104中形成两个L形浮动栅118(图1)。介电层512(例如，SiO2)将多晶硅层522与主体112电隔离。选择介电层512的水平部分512B的厚度516以将多晶硅层522的水平部分522B与衬底110和源极114电隔离。在区域524中，多晶硅层522的横向延伸的水平部分522B最终形成浮动栅118(图1)的L形结构524。
图5D在530处一般地示出了带有在多晶硅层522上形成的共形间隔物层532的图5C所示的结构520的一个实施例。共形间隔物层532具有邻接多晶硅层522的垂直部分522A的垂直部分532A。共形间隔物层532还具有在多晶硅层522的水平部分522B之上从主体112的基部横向延伸的水平部分532B。共形间隔物层532还具有位于主体112的远端504处的水平部分532C。在一个实施例中，共形间隔物层532具有宽度534。在一个实施例中，共形间隔物层532用作定向氧化物间隔物。在一个实施例中，共形间隔物层532例如可以使用化学气相沉积(CVD)技术来形成，虽然也可以利用其他技术。在一个实施例中，间隔物层532例如可以使用Si3N4层来代替使用氧化物间隔物而形成。
图5E在540处一般地示出了在蚀刻共形间隔物层532(例如，定向氧化物间隔物)之后图5D所示的结构530的一个实施例。该蚀刻工艺是垂直工艺，并由此去除间隔物层532(图5D)的水平部分532B。该蚀刻工艺还去除了主体112的远端504处的间隔物层532(图5D)的水平部分532C。氧化物间隔物532的宽度534例如确定了浮动栅118(图1)的‘L’部分的水平延伸。氧化物间隔物532层的宽度534允许对浮动栅118(图1)的‘L’部分的水平延伸的自对齐精确控制。邻接主体112的间隔物层532的垂直部分532A在该蚀刻过程期间基本保持完好，并且留做用于如下参考图5F所示的工艺的掩模。
图5F在550处一般地示出了在蚀刻多晶硅间隔物层532掩模之后图5D所示的结构540的一个实施例。该蚀刻工艺还去除了例如552处示出的横向延伸超出间隔物层532的宽度534的多晶硅层522的水平部分522B(图5C至5E)。该蚀刻工艺还去除了主体112的远端504处的多晶硅层522的水平部分522C(图5C至5E)。去除延伸超出间隔物层532的宽度534的水平部分522B以及远端504处的水平部分522C形成了现在在多晶硅层522中露出的L形浮动栅118。
图5G在560处一般地示出了在湿法或干法蚀刻以去除间隔物层532之后图5F所示的结构550的一个实施例。在此工艺中还去除了位于多晶硅栅522和Si主体112之间的部分介电层512。在一个实施例中，介电层512可以是热氧化物，或者是其蚀刻速率远小于间隔物层532的任何氧化物。因此，介电层512在湿法蚀刻工艺中无法被完全冲走。此外，在一个实施例中，多晶硅栅522和主体112之间的介电层512A相对较薄，并且因为湿法蚀刻工艺由毛细管效应引起的自身限制而无法被冲走。虽然对介电层512的部分侵蚀或冲走可在区域562和564处发生，但是大部分材料基本保持完好。在湿法或干法蚀刻之后，露出主体112的任一侧上的多晶硅栅118，并且结构560准备好在其上接收第二介电层。在一个实施例中，如果使用Si3N4层作为间隔物来代替氧化物间隔物以形成间隔物层532，则Si3N4层可在例如介电层512之上由H3PO4选择性地蚀刻。
图5H在570处一般地示出了其上形成有介电层572的图5G所示的结构560的一个实施例。在一个实施例中，介电层572可以是氧化物-氮化物-氧化物(ONO)层，并且可以使用例如各种化学气相沉积技术来形成。介电层572可以在例如主体112的任一侧上的浮动栅118周围形成。如574处所示，介电层572围绕浮动栅118并且沿邻接衬底110的水平表面远离主体112水平延伸。结构570现在准备好形成控制栅120(图1)。
图5I在580处一般地示出了其上形成有第二多晶硅层582的图5H所示的结构570的一个实施例。第二多晶硅层582用于形成控制栅120(图1)。浮动栅的水平部分118B与第二多晶硅层582的重叠区584增大了第二多晶硅层582和浮动栅层522之间的电容耦合。
图5J示出了存储器件590的一个实施例，它可以是在第二多晶硅层582(图5I)之外形成控制栅120的化学机械平坦化(CMP)抛光工艺之后图5I所示的结构580的一个实施例。存储器件590是包含对公用主体112背对背形成的第一存储单元102和第二存储单元104的存储器件100(图1)的一个实施例。多晶硅浮动栅118的水平部分118B与控制栅12的重叠区586在重叠区586内的浮动栅118和控制栅120之间提供了更大的耦合区域。在重叠区586内的浮动栅118和控制栅120之间更大的耦合区域增大了两者之间的电容耦合比(CGR)。使用参考图5A至5J描述的各工艺步骤，可以在衬底110上形成含有多个包括多个第一和第二存储单元102和104的存储器件590的存储器阵列。
图6示出了存储器阵列600的一个实施例。该存储器含有多存储器件100的阵列。存储器阵列600含有多根栅极线610和漏极线620。存储器件100的控制栅120连接至栅极线610，在其中可将经解码的地址应用于存储器阵列600。漏极线620将存储单元的漏极116连接在一起并且可以代表例如数据总线。存储器件100的源极114可以通过源极线630连接至公共接地。然而，各实施例在这一上下文中不受限制。
还可以参考随后描述一工艺流程的附图和所附示例来进一步描述以上存储器件100、590和存储器阵列600的制造。各图包括处理逻辑，并且虽然在此呈现的附图可能包括一特定过程，但是能够理解，该处理流程仅提供如何实现用于在此描述的存储器件和系统的制造过程的一个实施例的示例。各实施例在这一上下文中不受限制。
图7示出了用于形成包括在此描述的存储单元102和104的存储器件100、590和存储器阵列600的工艺流程图700的一个实施例。因此，在框710处，在衬底上形成主体，其中该主体从衬底中垂直伸出。在框720处，可形成包含垂直件和水平件的第一栅极，其中该第一栅极相对该主体横向放置。在框730处，可形成包含垂直件和水平件的第二栅极，其中该第二栅极相对第一栅极横向放置，并且其中第一栅极的水平件与第二栅极的水平件重叠。参考工艺流程图700描述的工艺的其它实施例包括在第一栅极周围形成的具有一宽度的间隔物层，其中该宽度决定第一栅极的水平件的水平延伸。此外，可以在第一栅极和主体之间形成第一介电层。此外，可将第一电介质形成为带有邻接主体且具有第一厚度的垂直部分以及邻接衬底且具有第二厚度的水平部分，其中第二厚度例如要大于第一厚度。此外，第一电介质可以使用掺杂增强型氧化工艺形成，或者可以使用定向介电沉积工艺以及其他工艺来形成。参考工艺流程图700描述的工艺的其它实施例包括在第一和第二栅极之间形成的第二电介质。此外，该第二电介质可以使用氧化物-氮化物-氧化物来形成。参考工艺流程图700描述的工艺的其它实施例包括形成的第一和第二栅极的水平重叠区，以使得第一和第二栅极之间的电容耦合比在例如0.3至0.6之间。
已经在此阐明了多个具体细节以提供对各实施例的透彻理解。然而本领域普通技术人员应该理解无需这些具体细节也可实践本发明。在其他实例中，未对公知的操作、组件和电路做出详尽的描述以免淡化本发明的主题。应该认识到在此公开的具体结构和功能细节可以是代表性的，并且不必限制各实施例的范围。
还值得注意的是，对“一个实施例”或“某一实施例”的任何叙述指的是结合该实施例描述的特定特征、结构或性能被包括在至少一个实施例中。出现在说明书各处的短语“在一个实施例中”不一定全部指代同一实施例。
某些实施例可使用表达方法“连接的”及其派生词来描述。某些实施例可以使用术语“连接的”来描述以指示两个或多个元件彼此直接物理或电接触。在此使用的术语“连接的”可以指示两个或多个元件彼此直接物理或电接触和/或两个或多个元件并非彼此直接接触，但仍然相互协作或交互。各实施例在这一上下文中不受限制。
虽然示出的是在此描述的实施例的某些特征，但是本领域普通技术人员将会得出许多修改、代替、变化和等效技术方案。因此，应该理解所附权利要求书旨在覆盖落入各实施例的真实精神范围内的所有这些修改和变化。

Claims (26)

1.一种存储单元，包括：
衬底；
从所述衬底中垂直伸出的主体；
包含垂直件和水平件的第一栅极，其中所述第一栅极相对所述主体横向放置；以及
包含垂直件和水平件的第二栅极，其中所述第二栅极相对所述第一栅极横向放置；
其中所述第一栅极的所述水平件与所述第二栅极的所述水平件重叠。
2.如权利要求1所述的存储单元，其特征在于，所述第一和第二栅极包含多晶硅。
3.如权利要求1所述的存储单元，其特征在于，还包括在所述第一栅极和所述主体之间形成的第一电介质。
4.如权利要求3所述的存储单元，其特征在于，所述第一电介质包含具有第一厚度且邻接所述主体的垂直部分，以及具有第二厚度且邻接所述衬底的水平部分，其中所述第二厚度大于所述第一厚度。
5.如权利要求4所述的存储单元，其特征在于，所述第一电介质包含氧化物。
6.如权利要求3所述的存储单元，其特征在于，还包括在所述第一和第二栅极之间的第二电介质。
7.如权利要求6所述的存储单元，其特征在于，所述第二电介质包含氧化物-氮化物-氧化物。
8.如权利要求1所述的存储单元，其特征在于，所述第一和第二栅极之间的电容耦合比在0.3至0.6之间。
9.一种存储器阵列，包括：
多个存储单元，其中所述单元中的每一个都包含衬底；从所述衬底中垂直伸出的主体、源极和漏极；包含垂直件和水平件的第一栅极，其中所述第一栅极相对所述主体横向放置；以及包含垂直件和水平件的第二栅极，其中所述第二栅极相对所述第一栅极横向放置；其中所述第一栅极的所述水平件与所述第二栅极的所述水平件重叠；
互连每一个所述存储单元的所述第二栅极的多根栅极线；
互连每一个所述存储单元的所述漏极的多根漏极线；以及
互连每一个所述存储单元的所述源极的多根源极线。
10.如权利要求9所述的存储器阵列，其特征在于，所述第一和第二栅极包含多晶硅。
11.如权利要求9所述的存储器阵列，其特征在于，还包括在所述第一栅极和所述主体之间形成的第一电介质。
12.如权利要求11所述的存储器阵列，其特征在于，所述第一电介质包含具有第一厚度且邻接所述主体的垂直部分，以及具有第二厚度且邻接所述衬底的水平部分，其中所述第二厚度大于所述第一厚度。
13.如权利要求9所述的存储器阵列，其特征在于，所述第一和第二栅极之间的电容耦合比在0.3至0.6之间。
14.一种制造存储单元的方法，包括：
在衬底上形成主体，所述主体从所述衬底中垂直伸出；
形成包含垂直件和水平件的第一栅极，其中所述第一栅极相对所述主体横向放置；以及
形成包含垂直件和水平件的第二栅极，其中所述第二栅极相对所述第一栅极横向放置；
其中所述第一栅极的所述水平件与所述第二栅极的所述水平件重叠。
15.如权利要求14所述的方法，其特征在于，还包括在所述第一栅极周围形成具有一宽度的间隔物层，其中所述宽度决定所述第一栅极的所述水平件的水平延伸。
16.如权利要求14所述的方法，其特征在于，还包括在所述第一栅极和所述主体之间形成第一电介质。
17.如权利要求16所述的方法，其特征在于，形成所述第一电介质包括形成具有第一厚度且邻接所述主体的垂直部分，以及形成具有第二厚度且邻接所述衬底的水平部分，其中所述第二厚度大于所述第一厚度。
18.如权利要求17所述的方法，其特征在于，形成所述第一电介质包括使用掺杂增强型氧化工艺来形成所述第一电介质。
19.如权利要求17所述的方法，其特征在于，形成所述第一电介质包括使用定向介电沉积工艺来形成所述第一电介质。
20.如权利要求14所述的方法，其特征在于，还包括在所述第一和第二栅极之间形成第二电介质。
21.如权利要求20所述的方法，其特征在于，形成所述第二电介质包括形成氧化物-氮化物-氧化物。
22.如权利要求14所述的方法，其特征在于，还包括形成所述第一和第二栅极的水平重叠区，其中所述第一和第二栅极之间的电容耦合比在0.3至0.6之间。
23.一种装置，包括：
包含多个存储单元的随机存取存储器；
其中所述存储单元中的每一个都包括：
衬底；
从所述衬底中垂直伸出的主体；
包含垂直件和水平件的第一栅极，其中所述第一栅极相对所述主体横向放置；以及
包含垂直件和水平件的第二栅极，其中所述第二栅极相对所述第一栅极横向放置；
其中所述第一栅极的所述水平件与所述第二栅极的所述水平件重叠。
24.如权利要求23所述的装置，其特征在于，所述随机存取存储器是动态随机存取存储器。
25.如权利要求23所述的装置，其特征在于，所述随机存取存储器是静态随机存取存储器。
26.如权利要求23所述的装置，其特征在于，所述随机存取存储器是同步随机存取存储器。
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