CN102347371B - 非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法 - Google Patents

非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法 Download PDF

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Abstract

本发明公开了一种非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法，可增大浮置—控制栅极间的电容，该非易失性半导体存储器晶体管具备：岛状半导体，从硅衬底侧依序形成源极区域、沟道区域及漏极区域；浮置栅极，以包围沟道区域的外周的方式使隧穿绝缘膜介设配置于其间；控制栅极，以包围浮置栅极的外周的方式使多晶硅层间绝缘膜介设配置于其间；及控制栅极线，连接于控制栅极且朝既定方向延伸。浮置栅极分别延伸至控制栅极的下方与上方区域及控制栅极线的下方区域且在浮置栅极与控制栅极的上表面、下表面及内侧面间、及浮置栅极的延伸至控制栅极线的下方区域的部分与控制栅极线间分别介设配置多晶硅层间绝缘膜。

Description

非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法
技术领域
本发明涉及一种非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法。
背景技术
已知有一种具有控制栅极与电荷蓄积层，且利用热电子(hot electron)或傅勒一诺德翰(Fowler—Nordheim)电流等来进行将电荷注入至电荷蓄积层的快闪存储器(flash memory)。此存储器单元(cell)利用阈值电压因为电荷蓄积层的电荷蓄积状态而相异的情形来存储“1”或“0”的单位数据。
为了以良好效率进行将电子注入至电荷蓄积层与从电荷蓄积层释出电子，即以良好效率进行单位数据的写入与擦除，浮置栅极与控制栅极之间的电容耦合的关系极为重要。浮置栅极与控制栅极间的电容愈大，则愈可有效地将控制栅极的电位传递至浮置栅极，借此，即易于进行写入、擦除。
为了增大浮置栅极与控制栅极间的电容，已提出一种如图50所示的三向控制栅极环绕式栅极晶体管快闪存储器单元(Tri—Control Gate SurroundingGate Transistor(TCG—SGT)Flash Memory Cell，参照例如非专利文献1)。此TCG—SGT快闪存储器单元的控制栅极，具有除覆盖浮置栅极的侧面外，尚且覆盖浮置栅极的上表面、下表面的构造，因此可将浮置栅极与控制栅极间的电容增大，而易于进行写入、擦除。
非专利文献1：Takuya Ohba，Hiroki Nakamura，Hiroshi Sakuraba，FujioMasuoka，“一种用于快闪存储器的新型三向控制栅极环绕式栅极晶体管非易失性存储单元(A novel tri—control gate surrounding gate transistor(TCG—SGT)nonvolatile memory cell for flash memory)″，固态电子学(Solid—StateElectronics)，Vo1.50，No.6，pp.924—928，June2006。
发明内容
(发明所欲解决的问题)
然而，若要以图50所示的TCG—SGT快闪存储器单元来增大浮置栅极与控制栅极间的电容，需将浮置栅极增厚。当浮置栅极膜厚变薄时，就难以将浮置栅极与控制栅极间的电容增大。
鉴于现有技术中存在的问题，本发明的目的在提供一种可增大浮置栅极与控制栅极间的电容的具有使用岛状半导体的构造的非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法。
(解决问题的手段)
为了达成所述目的，本发明的第1实施方式的非易失性半导体存储器晶体管的特征为具备：
岛状半导体，从衬底侧依序形成有源极区域、沟道(channel)区域及漏极区域；
浮置栅极，以包围所述沟道区域的外周的方式使隧穿绝缘膜介设(指介于两者之间)配置于其间；
控制栅极，以包围所述浮置栅极的外周的方式使多晶硅层间(interpoly)绝缘膜介设配置于其间；及
控制栅极线，电性连接于所述控制栅极，且朝既定方向延伸；
所述浮置栅极分别延伸至所述控制栅极的下方区域及上方区域、以及所述控制栅极线的下方区域；
在所述浮置栅极与所述控制栅极的上表面、下表面及内侧面之间，介设配置有多晶硅层间绝缘膜；
所述浮置栅极于延伸至所述控制栅极线的下方区域的部分与所述控制栅极线之间，介设配置有多晶硅层间绝缘膜。
此外，优选为还具备以位于所述浮置栅极的下方的方式配置于所述衬底上，而且厚度比所述隧穿绝缘膜及多晶硅层间绝缘膜的至少一方还厚的第1绝缘膜。
此外，为了达成所述目的，本发明的第2实施方式为一种非易失性半导体存储器的制造方法，该非易失性半导体存储器具备：浮置栅极，以包围岛状半导体的外周的方式使隧穿绝缘膜介设配置于其间；控制栅极，以包围所述浮置栅极的外周的方式使第2绝缘膜介设配置于其间；及控制栅极线，电性连接于所述控制栅极，且朝既定方向延伸；该制造方法包括以下步骤：
在形成于衬底的既定位置的源极线上形成多个所述岛状半导体的步骤；
在相邻接的所述岛状半导体之间与所述源极线上形成第1绝缘膜的步骤；
通过沉积导电性材料于所述第1绝缘膜上而形成浮置栅极膜的步骤；
在所述浮置栅极膜上，形成具有沟的抗蚀剂(resist)的步骤，该沟在相对于所述控制栅极线所延伸的既定方向朝正交的方向延伸；
使用所述抗蚀剂，将所述浮置栅极膜在所述沟的下方区域且为所述第1绝缘膜的上方通过蚀刻予以分离，且依各所述岛状半导体形成浮置栅极的步骤；
在所述浮置栅极上形成所述第2绝缘膜的步骤；
在所述第2绝缘膜上形成包围所述岛状半导体的外周的控制栅极的步骤：
形成所述控制栅极线的步骤，该控制栅极线用以连接相邻接的所述岛状半导体的所述控制栅极彼此；以及
以所述控制栅极与所述浮置栅极将所述第2绝缘膜夹在其间且于上下方向重叠的方式将所述浮置栅极予以蚀刻的步骤。
(发明效果)
依据本发明，可提供一种可增大浮置栅极与控制栅极间的电容的具有使用岛状半导体的构造的非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法。
附图说明
图1为显示本发明的实施例的非易失性半导体存储器晶体管的主要部分的剖面图。
图2A为本发明的实施例的非易失性半导体存储器的平面图，图2B为图2A的X—X′线的剖面图，图2C为图2A的Y—Y′线的剖面图。
图3A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图3B为图3A的X—X′线的剖面图，图3C为图3A的Y—Y′线的剖面图。
图4A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图4B为图4A的X-X′线的剖面图，图4C为图4A的Y-Y′线的剖面图。
图5A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图5B为图5A的X—X′线的剖面图，图5C为图5A的Y-Y′线的剖面图。
图6A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图6B为图6A的X—X′线的剖面图，图6C为图6A的Y—Y′线的剖面图。
图7A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图7B为图7A的X—X′线的剖面图，图7C为图7A的Y—Y′线的剖面图。
图8A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图8B为图8A的X—X′线的剖面图，图8C为图8A的Y—Y′线的剖面图。
图9A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图9B为图9A的X—X′线的剖面图，图9C为图9A的Y—Y′线的剖面图。
图10A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图10B为图10A的X—X′线的剖面图，图10C为图10A的Y—Y′线的剖面图。
图11A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图11B为图11A的X-X′线的剖面图，图11C为图11A的Y-Y′线的剖面图。
图12A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图12B为图12A的X—X′线的剖面图，图12C为图12A的Y—Y′线的剖面图。
图13A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图13B为图13A的X—X′线的剖面图，图13C为图13A的Y—Y′线的剖面图。
图14A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图14B为图14A的X-X′线的剖面图，图14C为图14A的Y-Y′线的剖面图。
图15A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图15B为图15A的X-X′线的剖面图，图15C为图15A的Y-Y′线的剖面图。
图16A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图16B为图16A的X—X′线的剖面图，图16C为图16A的Y—Y′线的剖面图。
图17A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图17B为图17A的X—X′线的剖面图，图17C为图17A的Y—Y′线的剖面图。
图18A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图18B为图18A的X—X′线的剖面图，图18C为图18A的Y—Y′线的剖面图。
图19A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图19B为图19A的X—X′线的剖面图，图19C为图19A的Y—Y′线的剖面图。
图20A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图20B为图20A的X—X′线的剖面图，图20C为图20A的Y—Y′线的剖面图。
图21A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图21B为图21A的X-X′线的剖面图，图21C为图21A的Y-Y′线的剖面图。
图22A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图22B为图22A的X—X′线的剖面图，图22C为图22A的Y—Y′线的剖面图。
图23A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图23B为图23A的X—X′线的剖面图，图23C为图23A的Y—Y′线的剖面图。
图24A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图24B为图24A的X-X′线的剖面图，图24C为图24A的Y-Y′线的剖面图。
图25A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图25B为图25A的X-X′线的剖面图，图25C为图25A的Y-Y′线的剖面图。
图26A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图26B为图26A的X—X′线的剖面图，图26C为图26A的Y—Y′线的剖面图。
图27A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图27B为图27A的X—X′线的剖面图，图27C为图27A的Y—Y′线的剖面图。
图28A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图28B为图28A的X—X′线的剖面图，图28C为图28A的Y—Y′线的剖面图。
图29A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图29B为图29A的X—X′线的剖面图，图29C为图29A的Y—Y′线的剖面图。
图30A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图30B为图30A的X—X′线的剖面图，图30C为图30A的Y—Y′线的剖面图。
图31A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图31B为图31A的X-X′线的剖面图，图31C为图31A的Y-Y′线的剖面图。
图32A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图32B为图32A的X—X′线的剖面图，图32C为图32A的Y—Y′线的剖面图。
图33A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图33B为图33A的X—X′线的剖面图，图33C为图33A的Y—Y′线的剖面图。
图34A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图34B为图34A的X-X′线的剖面图，图34C为图34A的Y-Y′线的剖面图。
图35A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图35B为图35A的X-X′线的剖面图，图35C为图35A的Y-Y′线的剖面图。
图36A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图36B为图36A的X—X′线的剖面图，图36C为图36A的Y—Y′线的剖面图。
图37A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图37B为图37A的X—X′线的剖面图，图37C为图37A的Y—Y′线的剖面图。
图38A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图38B为图38A的X—X′线的剖面图，图38C为图38A的Y—Y′线的剖面图。
图39A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图39B为图39A的X—X′线的剖面图，图39C为图39A的Y—Y′线的剖面图。
图40A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图40B为图40A的X—X′线的剖面图，图40C为图40A的Y—Y′线的剖面图。
图41A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图41B为图41A的X-X′线的剖面图，图41C为图41A的Y-Y′线的剖面图。
图42A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图42B为图42A的X—X′线的剖面图，图42C为图42A的Y—Y′线的剖面图。
图43A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图43B为图43A的X—X′线的剖面图，图43C为图43A的Y—Y′线的剖面图。
图44A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图44B为图44A的X-X′线的剖面图，图44C为图44A的Y-Y′线的剖面图。
图45A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图45B为图45A的X-X′线的剖面图，图45C为图45A的Y-Y′线的剖面图。
图46A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图46B为图46A的X—X′线的剖面图，图46C为图46A的Y—Y′线的剖面图。
图47A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图47B为图47A的X—X′线的剖面图，图47C为图47A的Y—Y′线的剖面图。
图48A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图48B为图48A的X—X′线的剖面图，图48C为图48A的Y—Y′线的剖面图。
图49A为用以说明本发明的实施例的非易失性半导体存储器的制造方法的平面图，图49B为图49A的X—X′线的剖面图，图49C为图49A的Y—Y′线的剖面图。
图50为现有技术例的SGT快闪存储器的剖面图。
上述附图中的附图标记说明如下：
101硅衬底
102、110、111、112、116、127、129、130、131、136、138、139、140、155、156、157氧化膜
103、107、108、109、137、141、142、143、161氮化膜
104抗蚀剂
105、106、145、146、147、153、164、172、173、174
抗蚀剂
113、114、115、301岛状半导体
117、118、119氧化膜边壁
120源极线
121、122、123、303源极区域
124、125、126、304沟道区域
128第1绝缘膜
132、133、134、305隧穿绝缘膜
135、144、152多晶硅
148、149、150、306、306b、306c、306d浮置栅极
151、307多晶硅层间绝缘膜
154a、154b、154c、308a控制栅极
154、308控制栅极线
158、159、160、302漏极区域
162接触部阻挡层
163层间膜
165、166、167接触孔
168、169、170接触部
171金属
175、176、177比特线
201、202、203非易失性半导体存储器晶体管
501、502、503绝缘膜边壁
具体实施方式
以下参照附图说明本发明的实施例。另外，本发明并不限定于以下所示实施例。
图1为显示本发明的实施例的非易失性半导体存储器晶体管的剖面图。
如图1所示，此非易失性半导体存储器晶体管从衬底侧依序形成源极区域303、沟道区域304及漏极区域302，并且构成圆柱状岛状半导体301。再者，非易失性半导体存储器晶体管具备：浮置栅极306，以包围沟道区域304的外周的方式使隧穿(tunneling)绝缘膜305介设(指介于两者之间)配置于其间；控制栅极308a，以包围浮置栅极306的外周的方式使多晶硅层间绝缘膜307介设配置于其间；及控制栅极线308，电性连接于控制栅极308a，且朝既定方向(图1的右方向)延伸。
浮置栅极306分别延伸至控制栅极308a的下方区域及上方区域，以及控制栅极线308的下方区域。此外，在浮置栅极306与控制栅极308a的上表面、下表面及内侧面之间，介设配置有多晶硅层间绝缘膜307。此外，在延伸至控制栅极线308的下表面的第3浮置栅极部306d与控制栅极线308的下表面之间，介设配置有多晶硅层间绝缘膜307。
如图1所示，浮置栅极306具备：第1浮置栅极部306b，与控制栅极308a的下表面相对向；第2浮置栅极部306c，与控制栅极308a的上表面相对向；及浮置栅极部306d，与控制栅极线308的下表面相对向。通过此第1浮置栅极部306b、第2浮置栅极部306c及第3浮置栅极部306d，即可增大由浮置栅极306与控制栅极308a之间的第1电容及浮置栅极306与控制栅极线308之间的第2电容所构成的电容(静电电容)。
在图2A、图2B、图2C中，分别显示本实施例的非易失性半导体存储器的平面图，图2A的X—X′剖面图，图2A的Y—Y′剖面图。
如图2A及图2B所示，此非易失性半导体存储器以朝硅衬底101上的行列方向中的多个行(row)方向，分别以一直线状而且以大致等角度间隔整齐排列配置有多个(在该图中为3个)非易失性半导体存储器晶体管201、202、203而成，该非易失性半导体存储器晶体管201、202、203具有图1所示的构造。
在图2A至图2C所示的非易失性半导体存储器中，于硅衬底101上的第1列(column)，配置有非易失性半导体存储器晶体管201。
如图2A、图2B所示，在此非易失性半导体存储器晶体管201中，从硅衬底101侧依序形成源极区域121、沟道区域124及漏极区域158，并且构成岛状半导体113。
非易失性半导体存储器晶体管201具备：浮置栅极148，以包围沟道区域124的外周的方式且使隧穿绝缘膜132介设于与该沟道区域124之间而配置；及控制栅极154a，以包围浮置栅极148的外周的方式且在使多晶硅层间绝缘膜151介设于与该浮置栅极148之间的状态下而配置。再者，在控制栅极154a中，电性连接有在非易失性半导体存储器晶体管201、202之间朝既定方向(图2B的左右方向)延伸的控制栅极线154(在图2B中一体显示控制栅极154a与控制栅极线154)。
如图2B所示，浮置栅极148具备：与控制栅极154a的上表面、下表面相对向的部分(分别相当于图1的第2浮置栅极部306c、第1浮置栅极部306b)、及与控制栅极线154的下表面相对向的部分(相当于图1的第3浮置栅极部306d)。
在非易失性半导体存储器晶体管201中，于浮置栅极148的下表面，配置有厚度比隧穿绝缘膜132及多晶硅层间绝缘膜151厚的氧化膜(第1绝缘膜)128。在此，氧化膜128的厚度比隧穿绝缘膜132及多晶硅层间绝缘膜151的任一者的厚度都厚。然而不限定于此，氧化膜128也可比隧穿绝缘膜132及多晶硅层间绝缘膜151的至少一方的厚度还厚。
在图2A至图2C所示的非易失性半导体存储器中，于硅衬底101上的第2列，配置有非易失性半导体存储器晶体管202。
如图2A、图2B、图2C所示，在此非易失性半导体存储器晶体管202中，从硅衬底101侧依序形成有源极区域122、沟道区域125及漏极区域159，并且构成岛状半导体114。
非易失性半导体存储器晶体管202具备：浮置栅极149，以包围沟道区域125的外周的方式且使隧穿绝缘膜133介设于与该沟道区域125之间而配置；及控制栅极154b，以包围浮置栅极149的外周的方式且在使多晶硅层间绝缘膜151介设于与该浮置栅极149之间的状态下而配置。再者，在控制栅极154b中，电性连接有在非易失性半导体存储器晶体管202、203之间朝既定方向(图2B的左右方向)延伸的控制栅极线154(在图2B中一体显示控制栅极154b与控制栅极线154)。
如图2B所示，浮置栅极149具备：与控制栅极154b的上表面、下表面相对向的部分(相当于图1的第1浮置栅极部306b、第2浮置栅极部306c)、及与控制栅极线154的下表面相对向的部分(1相当于图1的第3浮置栅极部306d)。
在非易失性半导体存储器晶体管202中，于浮置栅极149的下表面，配置有厚度比隧穿绝缘膜133及多晶硅层间绝缘膜151厚的氧化膜(第1绝缘膜)128。在此，氧化膜128的厚度比隧穿绝缘膜133及多晶硅层间绝缘膜151的任一者的厚度都厚。然而不限定于此，氧化膜128也可比隧穿绝缘膜133及多晶硅层间绝缘膜151的至少一方的厚度还厚。
在图2A至图2C所示的非易失性半导体存储器中，于硅衬底101上的第3列，配置有非易失性半导体存储器晶体管203。
如图2A、图2B所示，在此非易失性半导体存储器晶体管203中，从硅衬底101侧依序形成有源极区域123、沟道区域126及漏极区域160，并且构成岛状半导体115。
非易失性半导体存储器晶体管203具备：浮置栅极150，以包围沟道区域126的外周的方式且使隧穿绝缘膜134介设于与该沟道区域126之间而配置；及控制栅极154c，以包围浮置栅极150的外周的方式且在使多晶硅层间绝缘膜151介设于与该浮置栅极150之间的状态下而配置。再者，在控制栅极154c中，电性连接有朝既定方向(图2B的左右方向)延伸的控制栅极线154(在图2中一体显示控制栅极154c与控制栅极线154)。
如图2B所示，浮置栅极150具备：与控制栅极154c的上表面、下表面相对向的部分(相当于图1的第1浮置栅极部306b、第2浮置栅极部306c)、及与控制栅极线154的下表面相对向的部分(相当于图1的第3浮置栅极部306d)。
在非易失性半导体存储器晶体管203中，于浮置栅极150的下表面，配置有厚度比隧穿绝缘膜134及多晶硅层间绝缘膜151厚的氧化膜(第1绝缘膜)128。在此，氧化膜128的厚度比隧穿绝缘膜134及多晶硅层间绝缘膜151的任一者的厚度都厚。然而不限定于此，氧化膜128也可比隧穿绝缘膜134及多晶硅层间绝缘膜151的至少一方的厚度还厚。
在图2A至图2C所示的非易失性半导体存储器中，非易失性半导体存储器晶体管201、202、203的源极区域121、122、123分别形成于非易失性半导体存储器晶体管201、202、203的岛状半导体113、114、115的下方部位，并且电性连接于硅衬底101上的源极线120。此外，非易失性半导体存储器晶体管201、202、203的漏极区域158、159、160经由接触部(contact)168、169、170而连接于比特(bit)线175、176、177。
以下参照图3A至图49C说明用以形成本发明的实施例的非易失性半导体存储器所具备的存储器单元阵列(array)的构造的制造步骤的一例。
参照图3A至图3C，使氧化膜102成膜于硅衬底101上。之后，从氧化膜102上沉积氮化膜103。
接着参照图4A至图4C，在氮化膜103上的既定位置，形成用以形成岛状半导体113、114、115(参照图2A至图2C)的抗蚀剂(resist)104、105、106。
接着参照图5A至图5C，通过反应性离子蚀刻(RIE)以抗蚀剂104、105、106为掩模，将氮化膜103、氧化膜102予以蚀刻。借此，在硅衬底101上分别形成由氮化膜107及氧化膜110所构成的硬掩模、由氮化膜108及氧化膜111所构成的硬掩模、由氮化膜109及氧化膜112所构成的硬掩模。
接着参照图6A至图6C，进一步通过反应性离子蚀刻，以抗蚀剂104、105、106为掩模，将硅衬底101予以蚀刻，形成岛状半导体113、114、115。
接着参照图7A至图7C将抗蚀剂104、105、106剥离。
接着参照图8A至图8C，使氧化膜116沉积于岛状半导体113、114、115的外周壁面及岛状半导体113、114、115间的底面。
接着参照图9A至图9C，将氧化膜116予以蚀刻，在岛状半导体113、114、115的外周壁面，形成氧化膜边壁(sidewall)117、118、119。
接着参照图10A至图10C，在硅衬底101注入砷(参照箭头As)，且在硅衬底101表面形成属于n型(第2导电型)半导体的源极线120，并且在岛状半导体113、114、115(参照图9A至图9C)的下方部位，以均与源极线120电性连接的方式形成源极区域121、122、123。此时，沟道区域124、125、126分别形成于源极区域121、122、123与氮化膜107及氧化膜110、氮化膜108及氧化膜111、氮化膜109及氧化膜112之间。
接着参照图11A至图11C，将氧化膜边壁117、118、119通过蚀刻予以去除。
接着参照图12A至图12C，在源极线120上及氮化膜107、108、109上以厚度较厚的方式、且在岛状半导体113、114、115(参照图9A至图9C)的外周壁面以厚度较薄的方式沉积氧化膜127。
接着参照图13A至图13C，通过各向同性(isotropic)蚀刻，将沉积于岛状半导体113、114、115(参照图9A至图9C)的外周壁面的氧化膜127予以蚀刻。借此，在通过蚀刻将岛状半导体113、114、115的外周壁面的氧化膜127予以去除之后，也会在相邻接的岛状半导体113、114、115(参照图9A至图9C)之间与源极线120上残存属于绝缘膜的氧化膜128。再者，在氮化膜107、108、109上，分别残存氧化膜129、130、131成圆盘状。如此，参照图12A至图12C，氧化膜127所以残存作为氧化膜129、130、131的原因乃是由于在源极线120上及氮化膜107、108、109上以厚度较厚的方式沉积氧化膜127，并且在岛状半导体113、114、115的外周壁面以厚度较薄的方式沉积氧化膜127，并且将该氧化膜117使用在任一方向都以相同速度进行蚀刻的各向同性蚀刻的缘故。再者，在此源极线120上残留的氧化膜128，在所获得的非易失性半导体存储器晶体管201、202、203中，分别成为第1绝缘膜128(参照图2B至图2C)，而有助于浮置栅极148、149、150与源极线120之间的电容的降低。
接着参照图14A至图14C，进行栅极氧化，且在岛状半导体113、114、115(参照图9A至图9C)的外周壁面形成隧穿绝缘膜132、133、134。
接着参照图15A至图15C，以分别将彼此邻接的岛状半导体113、114、115(参照图9A至图9C)间的间隙予以填埋的方式，将成为浮置栅极的属于导电性材料的多晶硅135沉积并予以平坦化，使氧化膜129、130、131露出。
接着参照图16A至图16C，将氧化膜129、130、131通过蚀刻予以去除。
接着参照图17A至图17C，将多晶硅135予以蚀刻并回蚀至既定深度。通过此回蚀，来决定所获得的非易失性半导体存储器晶体管201至203(参照图2A至图2C)的栅极长度。
接着参照图18A至图18C，将氧化膜136进行沉积。之后，从氧化膜136上沉积氮化膜137。
接着参照图19A至图19C，通过各向异性(anisotropic)蚀刻，将氮化膜137、氧化膜136予以蚀刻。再者，使氮化膜137及氧化膜136残存于岛状半导体113、114、115、隧穿绝缘膜132、133、134、以及氮化膜107及氧化膜110、氮化膜108及氧化膜111、氮化膜109及氧化膜112的外周壁面成边壁状。借此，形成由氮化膜141及氧化膜138所构成的绝缘膜边壁501、氮化膜142及氧化膜139所构成的绝缘膜边壁502、氮化膜143及氧化膜140所构成的绝缘膜边壁503。
接着参照图20A至图20C，通过蚀刻将多晶硅135予以去除。
接着参照图21A至图21C，将成为浮置栅极的多晶硅144予以沉积。在此，也可将所露出的隧穿绝缘膜132、133、134予以剥离，之后，在使别的隧穿绝缘膜成膜于该剥离位置之后，再沉积多晶硅144。
接着参照图22A至图22C，形成具备朝相对于控制栅极线所延伸的方向(图22B的左右方向)正交的方向延伸的沟的抗蚀剂145、146、147。
接着参照图23A至图23C，使用抗蚀剂145、146、147作为掩模，将多晶硅144通过蚀刻在所述沟的下方区域且为氧化膜128上予以分离，而依各岛状半导体113、114、115(参照图9A至图9C)形成浮置栅极148、149、150。
接着参照图24A至图24C，将抗蚀剂145、146、147予以剥离。
接着参照图25A至图25C，形成多晶硅层间绝缘膜151。之后，在多晶硅层间绝缘膜151上沉积多晶硅152，通过CMP(Chemical MechanicalPolishing，化学机械研磨)进行平坦化，而使多晶硅层间绝缘膜151露出。在此，多晶硅层间绝缘膜151可由氧化膜、氧化膜、氮化膜、氧化膜的叠层构造、高电介质膜的任一者所形成。
接着参照图26A至图26C，将多晶硅152予以蚀刻并回蚀至既定深度。
接着参照图27A至图27C，将多晶硅层间绝缘膜151露出的部分通过蚀刻予以去除。
接着参照图28A至图28C，将浮置栅极148、149、150露出的部分与多晶硅152的一部分通过蚀刻予以去除。
接着参照图29A至图29C，在氮化膜107、108、109上，形成用以形成控制栅极线154的抗蚀剂153。
接着参照图30A至图30C，将多晶硅层间绝缘膜151露出的部分予以蚀刻。
接着参照图31A至图31C，以绝缘膜边壁501、502、503、抗蚀剂153为掩模，以控制栅极154a、154b、154c与浮置栅极148、149、150分别将多晶硅层间绝缘膜151夹在其间并在上下方向重叠的方式将多晶硅152、多晶硅层间绝缘膜151、浮置栅极148、149、150予以蚀刻，借此而形成控制栅极154a、154b、154c及控制栅极线154。如此一来，在浮置栅极148、149、150，即形成与控制栅极154a、154b、154c的上表面、下表面相对向的部分(相当于图1的第1浮置栅极部306b、第2浮置栅极部306c)、及与控制栅极线154的下表面相对向的部分(相当于图1的第3浮置栅极部306d)。
接着参照图32A至图32C，将氧化膜128的露出部分予以蚀刻，以形成第1绝缘膜128。
接着参照图33A至图33C，将抗蚀剂153予以剥离。
接着参照图34A至图34C，进行控制栅极线154、浮置栅极148、149、150、源极线120的各表层部的氧化，且在控制栅极线154、浮置栅极148、149、150上形成氧化膜155、在源极线120上形成氧化膜156、157。
接着参照图35A至图35C，将氮化膜107、108、109、氮化膜141、142、143予以剥离。
接着参照图36A至图36C，将氧化膜110、111、112、氧化膜138、139、140、氧化膜155、156、157、隧穿绝缘膜132、133、134予以剥离，而使岛状半导体113、114、115(参照图9A至图9C)的沟道区域124、125、126露出。
接着参照图37A至图37C，在岛状半导体113、114、115的沟道区域124、125、126的上层部注入砷(参照箭头As)，且形成属于n型半导体的漏极区域158、159、160。
接着参照图38A至图38C，以覆盖岛状半导体113、114、115(参照图9A至图9C)及源极线120的方式沉积氮化膜161。
接着参照图39A至图39C，将氮化膜161予以蚀刻，使氮化膜161残存于岛状半导体113、114、115(参照图9A至图9C)的侧壁与控制栅极线154的侧壁成边壁状。
接着参照图40A至图40C，以覆盖岛状半导体113、114、115及氮化膜161的方式，使用绝缘性材料沉积接触部阻挡层(contact stopper)162，并且进一步在其上层沉积层间膜163之后，通过CMP予以平坦化。
接着参照图41A至图41C，在层间膜163上的既定位置，形成用以形成接触孔165、166、167(参照图42A至图42C)的抗蚀剂164。
接着参照42A图至图42C，以抗蚀剂164为掩模，将层间膜163予以蚀刻，形成接触孔165、166、167，使接触部阻挡层162的表面露出。
接着参照图43A至图43C，将抗蚀剂164予以剥离。
接着参照图44A至图44C，将位于接触孔165、166、167的底部的接触部阻挡层162通过蚀刻予以去除。
接着参照图45A至图45C，在接触孔165、166、167内，使用导电性物质形成接触部168、169、170，且与岛状半导体113、114、115(参照图9A至图9C)的漏极区域158、159、160电性连接。
接着参照图46A至图46C，使用金属材料在层间膜163及接触部168、169、170上沉积金属(metal)171。
接着参照图47A至图47C，在金属171上，形成用以形成所获得的非易失性半导体存储器晶体管201、202、203的比特线175、176、177的抗蚀剂172、173、174。
接着参照图48A至图48C，使用抗蚀剂172、173、174作为掩模，且将金属171予以蚀刻而形成比特线175、176、177。
接着参照图49A至图49C，将抗蚀剂172、173、174予以剥离。
借此，完成图2A至图2C所示的非易失性半导体存储器。
另外，本发明在不脱离本发明的广义精神与范围下，均可进行各种实施例及变化。此外，所述实施例仅以用以说明本发明的一实施例，并非用以限定本发明的范围。

Claims (3)

1.一种非易失性半导体存储器晶体管，其特征在于，具备：
岛状半导体，从衬底侧依序形成有源极区域、沟道区域及漏极区域；
浮置栅极，以包围所述沟道区域的外周的方式使隧穿绝缘膜介设配置于其间；
控制栅极，以包围所述浮置栅极的外周的方式使多晶硅层间绝缘膜介设配置于其间；及
控制栅极线，电性连接于所述控制栅极，且朝既定方向延伸；
所述浮置栅极分别延伸至所述控制栅极的下方区域与上方区域、以及所述控制栅极线的下方区域；
在所述浮置栅极与所述控制栅极的上表面、下表面及内侧面之间介设配置有多晶硅层间绝缘膜；
所述浮置栅极于延伸至所述控制栅极线的下方区域的部分与所述控制栅极线之间介设配置有多晶硅层间绝缘膜；
所述控制栅极线方向的所述浮置栅极于延伸至所述控制栅极线的下方区域的部分的侧面与所述控制栅极线之间介设配置有多晶硅层间绝缘膜；
所述浮置栅极于延伸至所述控制栅极的上方区域的部分的上方向不存在所述岛状半导体。
2.根据权利要求1所述的非易失性半导体存储器晶体管，其特征在于，还具备以位于所述浮置栅极的下方的方式配置于所述衬底上，而且厚度比所述隧穿绝缘膜及多晶硅层间绝缘膜的至少一方还厚的第1绝缘膜。
3.一种非易失性半导体存储器的制造方法，该非易失性半导体存储器具备：浮置栅极，以包围岛状半导体的外周的方式使隧穿绝缘膜介设配置于其间；控制栅极，以包围所述浮置栅极的外周的方式使第2绝缘膜介设配置于其间；及控制栅极线，电性连接于所述控制栅极，且朝既定方向延伸；其特征在于，该制造方法包括以下步骤：
在形成于衬底的既定位置的源极线上形成多个所述岛状半导体的步骤；
在相邻接的所述岛状半导体之间与所述源极线上形成第1绝缘膜的步骤；
通过于所述第1绝缘膜上沉积导电性材料而形成浮置栅极膜的步骤；
在所述浮置栅极膜上形成具有在相对于所述控制栅极线所延伸的既定方向正交的方向延伸的沟的抗蚀剂的步骤；
使用所述抗蚀剂，将所述浮置栅极膜在所述沟的下方区域且为所述第1绝缘膜的上方通过蚀刻予以分离，且对各所述岛状半导体形成浮置栅极的步骤；
在所述浮置栅极上形成所述第2绝缘膜的步骤；
在所述第2绝缘膜上形成包围所述岛状半导体的外周的控制栅极的步骤；
形成所述控制栅极线的步骤，该控制栅极线用以连接相邻接的所述岛状半导体的所述控制栅极彼此；以及
以所述控制栅极与所述浮置栅极将所述第2绝缘膜夹在其间且于上下方向重叠的方式将所述浮置栅极予以蚀刻的步骤。
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