JP5781190B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP5781190B2 JP5781190B2 JP2014078802A JP2014078802A JP5781190B2 JP 5781190 B2 JP5781190 B2 JP 5781190B2 JP 2014078802 A JP2014078802 A JP 2014078802A JP 2014078802 A JP2014078802 A JP 2014078802A JP 5781190 B2 JP5781190 B2 JP 5781190B2
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- buried insulator
- memory device
- semiconductor memory
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 116
- 239000012212 insulator Substances 0.000 claims description 107
- 239000000758 substrate Substances 0.000 claims description 71
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 39
- 229920005591 polysilicon Polymers 0.000 claims description 39
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 238000013459 approach Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 115
- 230000015654 memory Effects 0.000 description 28
- 239000004020 conductor Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 230000008878 coupling Effects 0.000 description 11
- 238000010168 coupling process Methods 0.000 description 11
- 238000005859 coupling reaction Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
図4は、STI構造を有するフラッシュメモリの構造を示す模式的な断面図である。
各トレンチ103には、酸化シリコン(SiO2)からなる埋設体104が埋設されている。埋設体104は、シリコン基板102の表面から突出しており、その突出した部分の側面は、シリコン基板102の表面と直交する平面になっている。また、埋設体104の上面は、その側面に直交し、シリコン基板102の表面と平行をなす平面になっている。
トレンチ103が延びる方向と直交する方向における埋設体104の側方において、トンネル酸化膜105上には、第1ポリシリコン層106および第2ポリシリコン層107からなるフローティングゲート108が形成されている。フローティングゲート108は、トレンチ103が延びる方向に所定幅を有している。
絶縁膜109上には、ポリシリコンからなるコントロールゲート110が形成されている。コントロールゲート110は、フローティングゲート108上だけでなく、その側方にも形成されている。
そこで、本発明の目的は、カップリング比の増大を図ることができる、半導体記憶装置を提供することである。
請求項3に記載の発明のように、前記第1側部は、前記埋設絶縁体に接していてもよい。
請求項4に記載の発明のように、前記第1側部および前記第2側部は、前記半導体基板の表面に垂直な方向に延びており、前記第3側部は、前記第1側部から前記第2側部に向けて徐々に迫り出すように前記第1側部と前記第2側部との間を接続していてもよい。
請求項5に記載の発明のように、前記第3側部は、曲面からなる表面を有していてもよい。
請求項7に記載の発明のように、前記埋設絶縁体の上部は、前記半導体基板の表面に対して平行な平面を有していることが好ましい。
請求項8に記載の発明のように、前記トレンチは、その開口幅が、当該トレンチの底部から前記半導体基板の表面に向けて広がる断面視テーパ状に形成されていてもよい。
請求項10に記載の発明のように、前記ポリシリコンは、ドープトポリシリコンであることが好ましい。
請求項11に記載の発明のように、前記埋設絶縁体は、酸化シリコンからなることが好ましい。
請求項13に記載の発明のように、前記第2絶縁膜は、窒化シリコン膜を1対の酸化シリコン膜で挟み込んだONO(oxide-nitride-oxide)構造を有していることが好ましい。
図1は、本発明の一実施形態に係る半導体記憶装置の各部のレイアウトを示す平面図である。図2は、図1に示す半導体記憶装置の切断線II−IIにおける模式的な断面図である。
半導体記憶装置1は、STI構造を有するNOR型のフラッシュメモリである。半導体記憶装置1は、図2に示すように、半導体基板2を備えている。半導体基板2は、たとえば、シリコン基板である。半導体基板2には、複数のトレンチ3が所定方向(以下、この方向を「WL方向」という。)に一定の間隔で並列に形成されている。
各トレンチ3の間は、トレンチ3により分離されるアクティブエリアAAである。各アクティブエリアAAには、複数のフローティングゲート6がWL方向と直交する方向(以下、この方向を「BL方向」という。)に一定の間隔で並べて形成されている。また、フローティングゲート6は、WL方向にも整列している。すなわち、フローティングゲート6は、WL方向およびBL方向にそれぞれ一定の間隔を有する格子点上に配置されている。各フローティングゲート6は、BL方向に所定幅(たとえば、90nm)を有している。
フローティングゲート6の第1側部9は、埋設絶縁体4に接しており、半導体基板2の表面に垂直な方向に延びている。フローティングゲート6の第2側部は、半導体基板2の表面に垂直な方向に延びている。フローティングゲート6の第2側部は、平面10を含む。第3側部は、第1側部9から第2側部に向けて徐々に迫り出すように第1側部9と第2側部との間を接続している。第3側部は、第2側部の平面10の下方から第1側部9に連続する曲面11からなる表面を有している。フローティングゲート6の平面10は、当該フローティングゲート6の上面12と直交している。
第1導電層7は、埋設絶縁体4を超える位置まで形成されていて、たとえば、ドープトポリシリコンからなる。第1導電層7(フローティングゲート6)の第1側部9は、埋設絶縁体4における半導体基板2の表面から突出した部分の側面に沿った平面になっている。第1導電層7の上面は、第1導電層7(フローティングゲート6)の第1側部9と直交する平面になっている。
フローティングゲート6上には、窒化シリコン膜を1対の酸化シリコン膜で挟み込んだONO(oxide-nitride-oxide)構造を有するONO膜13が形成されている。ONO膜13のBL方向の幅は、フローティングゲート6のBL方向の幅と同じである。ONO膜13は、埋設絶縁体4の上部と第3側部(曲面11)との間に窪みが形成されるようにフローティングゲート6の上面12、第1側部9、第2側部および第3側部、つまり第2導電層8の上面12およびWL方向の側面(平面10および曲面11)を被覆し、第1導電層7のWL方向の第1側部9の一部と接し、埋設絶縁体4の上面をさらに被覆している。これにより、WL方向に並ぶ各フローティングゲート6上のONO膜13は、連続している。
また、半導体基板2上には、図1に示すように、複数のビットラインBLがWL方向に並列に設けられている。各ビットラインBLは、アクティブエリアAA上に層間絶縁膜を介して設けられ、BL方向に延び、その下方の各ドレイン領域にコンタクトされている。ビットラインBLは、たとえば、タングステンからなる。
このように、フローティングゲート6に電子が蓄積されている状態と蓄積されていない状態とでは、メモリセルの閾値電圧が異なる。メモリセルからのデータの読み出し時には、ソースラインSLとビットラインBLとの間に電位差が形成され、コントロールゲートに適当な読み出し電圧が印加される。この読み出し電圧の印加により、ドレイン−ソース間に電流が流れれば、論理信号「1」が得られる。一方、ドレイン−ソース間に電流が流れなければ、論理信号「0」が得られる。
まず、図3Aに示すように、熱酸化法により、半導体基板2の表面上に、トンネル酸化膜5が形成される。そして、熱CVD(Chemical Vapor Deposition:化学気相成長)法により、トンネル酸化膜5上に、ドープトポリシリコン層32および窒化シリコン(SiN)層33がこの順に積層される。
その後、図3Dに示すように、熱酸化法(ライナー酸化法)により、トレンチ3の内面上に、シリコン酸化膜が形成される。次いで、HDP−CVD(High Density Plasma Chemical Vapor Deposition:高密度プラズマ化学的気相蒸着)法により、トレンチ3上に、酸化シリコンの堆積層が形成される。この堆積層により、トレンチ3が埋め尽くされるとともに、窒化シリコン層33の表面の全域が覆われる。トレンチ3の内面上のシリコン酸化膜とHDP−CVD法により形成された酸化シリコンの堆積層とは、一体化して酸化シリコン層34となる。
次いで、図3Fに示すように、リン酸(H3PO4)を用いたエッチングにより、窒化シリコン層33が除去される。
次に、図3Hに示すように、熱CVD法により、ドープトポリシリコン層32上に新たなドープトポリシリコン層35が積層される。そして、CMP法により、ドープトポリシリコン層35が研磨される。この研磨は、ドープトポリシリコン層35の表面が酸化シリコン層34の表面と面一になるまで続けられる。
以上のように、半導体記憶装置1では、半導体基板2に、トレンチ3が形成されている。トレンチ3には、埋設絶縁体4が埋設されている。埋設絶縁体4の上部は、半導体基板2の表面よりも上方に突出している。半導体基板2の表面上には、トンネル酸化膜5が形成されている。埋設絶縁体4の側方において、トンネル酸化膜5上には、フローティングゲート6が埋設絶縁体4の上部を超える高さまで形成されている。フローティングゲート6は、埋設絶縁体4の上部から間隔を開けた位置において当該埋設絶縁体4の上方に迫り出した側部を含む。
フローティングゲート6の側部(第2側部および第3側部)が埋設絶縁体4の上方に迫り出しているので、フローティングゲート6が埋設絶縁体4の上方に迫り出していない構成と比較して、メモリセルの平面サイズを拡大することなく、フローティングゲート6の平面サイズを拡大することができる。また、フローティングゲート6の第2側部が平面10および曲面11からなる側面を含むので、その側面が平面のみからなる構成と比較して、フローティングゲート6の高さを大きくすることなく、フローティングゲート6の側面積を拡大することができる。しかも、埋設絶縁体4と第3側部との間に窪みが形成されるように、ONO膜13が形成されており、この窪みに、コントロールゲート14の一部が入り込んでいる。その結果、フローティングゲート6とコントロールゲート14との対向面積を効果的に拡大することができる。フローティングゲート6とコントロールゲート14との対向面積の拡大により、フローティングゲート6とコントロールゲート14との間の容量CONOを増大させることができ、その容量CONOおよび半導体基板とフローティングゲート6との間の容量CTOXの和に対する容量CONOの比であるカップリング比CONO/(CONO+CTOX)を増大させることができる。
さらにまた、フローティングゲート6は、埋設絶縁体4の上部から上方に突出する第1側部9をさらに含む。つまり、フローティングゲート6の第1導電層7の第1側部9は、第3側部(第2導電層8の曲面11)の下方に連続している。そして、ONO膜13は、第1導電層7の第1側部9の一部に接している。これにより、フローティングゲート6の側面積をさらに拡大することができる。その結果、フローティングゲート6とコントロールゲート14との間の容量CONOをさらに増大させることができ、カップリング比をさらに増大させることができる。
また、本発明は、フラッシュメモリに限らず、EPROM(Erasable Programmable Read Only Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)およびDRAM(Dynamic Random Access Memory)など、フローティングゲートを有する不揮発性の半導体記憶装置に広く適用することができる。
項1.半導体基板と、前記半導体基板に形成されたトレンチに埋設され、その上部が前記半導体基板の表面よりも上方に突出した埋設絶縁体と、前記半導体基板の表面上に形成された第1絶縁膜と、前記埋設絶縁体の側方において、前記第1絶縁膜上に形成され、その側部が前記埋設絶縁体の上方に迫り出し、その側面が平面およびその下方に連続する曲面からなるフローティングゲートと、前記フローティングゲートの上面、前記平面および前記曲面に接する第2絶縁膜と、前記第2絶縁膜を挟んで前記フローティングゲートの前記上面、前記平面および前記曲面と対向するコントロールゲートとを含む、半導体記憶装置。
この構成により、フローティングゲートとコントロールゲートとの間の容量CONOを確実に増大させることができる。
項3.前記フローティングゲートは、第1導電層および第2導電層を前記第1絶縁膜上にこの順に積層した構造を有し、前記第2導電層の側部が前記埋設絶縁体の上方に迫り出し、前記第2導電層の側面に前記平面および前記曲面を有している、項1または2に記載の半導体記憶装置。
この構成により、フローティングゲートの側面積をさらに拡大することができる。その結果、フローティングゲートとコントロールゲートとの間の容量CONOをさらに増大させることができ、カップリング比をさらに増大させることができる。
項6.前記埋設絶縁体は、前記第1導電材料層の側面の一部が露出するまで除去され、前記第2絶縁膜は、前記第1導電材料層の露出している側面上にも形成される、項5に記載の半導体記憶装置の製造方法。
項A.半導体基板と、前記半導体基板に形成されたトレンチに埋設され、その上部が前記半導体基板の表面よりも上方に突出した埋設絶縁体と、前記半導体基板の表面上に形成された第1絶縁膜と、前記埋設絶縁体の側方において、前記埋設絶縁体の上部を超える高さまで形成されたフローティングゲートであって、前記埋設絶縁体の上部から間隔を開けた位置において前記埋設絶縁体の上方に迫り出した側部を含むフローティングゲートと、前記フローティングゲートの上部および側部に接する第2絶縁膜と、前記第2絶縁膜を挟んで前記フローティングゲートの上部および側部と対向するコントロールゲートとを含む、半導体記憶装置。
この半導体記憶装置では、半導体基板に、トレンチが形成されている。トレンチには、埋設絶縁体が埋設されている。埋設絶縁体の上部は、半導体基板の表面よりも上方に突出している。半導体基板の表面上には、第1絶縁膜が形成されている。埋設絶縁体の側方において、第1絶縁膜上には、フローティングゲートが埋設絶縁体の上部を超える高さまで形成されている。フローティングゲートは、埋設絶縁体の上部から間隔を開けた位置において当該埋設絶縁体の上方に迫り出した側部を含む。フローティングゲートの上部および側部上には、第2絶縁膜が当該フローティングゲートの上部および側部に接して形成されている。そして、第2絶縁膜上には、コントロールゲートが形成されている。コントロールゲートは、第2絶縁膜を挟んで、フローティングゲートの上部および側部に対向している。
フローティングゲートの第2導電層は、その側部が埋設絶縁体の上方に迫り出しているので、フローティングゲートが埋設絶縁体の上方に迫り出していない構成と比較して、メモリセルの平面サイズを拡大することなく、フローティングゲートの平面サイズを拡大することができる。また、フローティングゲートの高さを大きくすることなく、フローティングゲートの側面積を拡大することができる。その結果、フローティングゲートとコントロールゲートとの対向面積を拡大することができる。フローティングゲートとコントロールゲートとの対向面積の拡大により、フローティングゲートとコントロールゲートとの間の容量C ONO を増大させることができ、その容量C ONO および半導体基板とフローティングゲートとの間の容量C TOX の和に対する容量C ONO の比であるカップリング比C ONO /(C ONO +C TOX )を増大させることができる。
項B.前記フローティングゲートの側部は、前記埋設絶縁体の最上部よりも高い位置において、前記埋設絶縁体の上方に迫り出している、項Aに記載の半導体記憶装置。
項C.前記フローティングゲートの側部は、前記埋設絶縁体の上部から上方に突出する第1側部と、前記第1側部の上に形成され、前記埋設絶縁体から間隔を開けた位置において前記埋設絶縁体の上方に迫り出した第2側部とを含む、項AまたはBに記載の半導体記憶装置。
項D.前記フローティングゲートの前記第2側部は、平面およびその下方に連続する曲面からなる側面を含む、項Cに記載の半導体記憶装置。この構成により、フローティングゲートとコントロールゲートとの間の容量C ONO を確実に増大させることができる。
項E.前記コントロールゲートにおける前記曲面と対向する部分は、前記第2絶縁膜と接している、項Dに記載の半導体記憶装置。
項F.前記第2絶縁膜は、前記第1側部の少なくとも一部に接している、項C〜Eのいずれか一項に記載の半導体記憶装置。この構成により、フローティングゲートの側面積をさらに拡大することができる。その結果、フローティングゲートとコントロールゲートとの間の容量C ONO をさらに増大させることができ、カップリング比をさらに増大させることができる。
項G.前記埋設絶縁体の上部は、平坦な表面を有している、項A〜Fのいずれか一項に記載の半導体記憶装置。
項H.前記埋設絶縁体の上部は、前記半導体基板の表面に対して平行な平面を有している、項A〜Gのいずれか一項に記載の半導体記憶装置。
項I.前記トレンチは、その開口幅が、当該トレンチの底部から前記半導体基板の表面に向けて広がる断面視テーパ状に形成されている、項A〜Hのいずれか一項に記載の半導体記憶装置。
項J.前記フローティングゲートは、ポリシリコンを含む、項A〜Iのいずれか一項に記載の半導体記憶装置。
項K.前記ポリシリコンは、ドープトポリシリコンである、項Jに記載の半導体記憶装置。
項L.前記埋設絶縁体は、酸化シリコンからなる、項A〜Kのいずれか一項に記載の半
導体記憶装置。
項M.前記第1絶縁膜は、酸化シリコンからなる、項A〜Lのいずれか一項に記載の半導体記憶装置。
項N.前記第2絶縁膜は、窒化シリコン膜を1対の酸化シリコン膜で挟み込んだONO(oxide-nitride-oxide)構造を有している、項A〜Mのいずれか一項に記載の半導体記憶装置。
2 半導体基板
3 トレンチ
4 埋設絶縁体
5 トンネル酸化膜(第1絶縁膜)
6 フローティングゲート
7 第1導電層
8 第2導電層
9 第1側部(フローティングゲート(第1導電層)の第1側部)
10 平面(フローティングゲート(第2導電層)の平面)
11 曲面(フローティングゲート(第2導電層)の曲面)
12 上面(フローティングゲート(第2導電層)の上面)
13 ONO膜(第2絶縁膜)
14 コントロールゲート
32 ドープトポリシリコン層(第1導電材料層)
34 酸化シリコン層(堆積層)
35 ドープトポリシリコン層(第2導電材料層)
Claims (13)
- 半導体基板と、
前記半導体基板に形成されたトレンチに埋設され、その上部が前記半導体基板の表面よりも上方に突出した埋設絶縁体と、
前記半導体基板の表面上に形成された第1絶縁膜と、
前記埋設絶縁体の側方において、前記埋設絶縁体の上部を超える高さまで形成されたフローティングゲートであって、前記埋設絶縁体の上部から上方に突出する第1側部と、前記第1側部の上に形成され、前記埋設絶縁体から間隔を開けた位置において前記埋設絶縁体の上方に迫り出した第2側部と、前記第1側部と前記第2側部との間を接続し、前記埋設絶縁体の上部に対向する第3側部とを含むフローティングゲートと、
前記埋設絶縁体と前記第3側部との間に窪みが形成されるように、前記フローティングゲートの上部、前記第1側部の一部、前記第2側部および前記第3側部に沿って形成された第2絶縁膜と、
前記窪みに入り込むように形成され、前記第2絶縁膜を挟んで前記フローティングゲートの上部、前記第1側部の一部、前記第2側部および前記第3側部と対向するコントロールゲートとを含む、半導体記憶装置。 - 前記第2絶縁膜は、前記埋設絶縁体の上部に接している、請求項1に記載の半導体記憶装置。
- 前記第1側部は、前記埋設絶縁体に接している、請求項1または2に記載の半導体記憶装置。
- 前記第1側部および前記第2側部は、前記半導体基板の表面に垂直な方向に延びており、
前記第3側部は、前記第1側部から前記第2側部に向けて徐々に迫り出すように前記第1側部と前記第2側部との間を接続している、請求項1〜3のいずれか一項に記載の半導体記憶装置。 - 前記第3側部は、曲面からなる表面を有している、請求項1〜4のいずれか一項に記載の半導体記憶装置。
- 前記埋設絶縁体の上部は、平坦な表面を有している、請求項1〜5のいずれか一項に記載の半導体記憶装置。
- 前記埋設絶縁体の上部は、前記半導体基板の表面に対して平行な平面を有している、請求項1〜6のいずれか一項に記載の半導体記憶装置。
- 前記トレンチは、その開口幅が、当該トレンチの底部から前記半導体基板の表面に向けて広がる断面視テーパ状に形成されている、請求項1〜7のいずれか一項に記載の半導体記憶装置。
- 前記フローティングゲートは、ポリシリコンを含む、請求項1〜8のいずれか一項に記載の半導体記憶装置。
- 前記ポリシリコンは、ドープトポリシリコンである、請求項9に記載の半導体記憶装置。
- 前記埋設絶縁体は、酸化シリコンからなる、請求項1〜10のいずれか一項に記載の半導体記憶装置。
- 前記第1絶縁膜は、酸化シリコンからなる、請求項1〜11のいずれか一項に記載の半導体記憶装置。
- 前記第2絶縁膜は、窒化シリコン膜を1対の酸化シリコン膜で挟み込んだONO(oxide-nitride-oxide)構造を有している、請求項1〜12のいずれか一項に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014078802A JP5781190B2 (ja) | 2014-04-07 | 2014-04-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014078802A JP5781190B2 (ja) | 2014-04-07 | 2014-04-07 | 半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008253085A Division JP5522915B2 (ja) | 2008-09-30 | 2008-09-30 | 半導体記憶装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014135514A JP2014135514A (ja) | 2014-07-24 |
JP5781190B2 true JP5781190B2 (ja) | 2015-09-16 |
Family
ID=51413536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014078802A Expired - Fee Related JP5781190B2 (ja) | 2014-04-07 | 2014-04-07 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5781190B2 (ja) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4237344B2 (ja) * | 1998-09-29 | 2009-03-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
KR100297720B1 (ko) * | 1998-10-19 | 2001-08-07 | 윤종용 | 플래쉬메모리셀및그제조방법 |
TW490860B (en) * | 1998-12-24 | 2002-06-11 | United Microelectronics Corp | Manufacturing of flash memory cell |
JP3984020B2 (ja) * | 2000-10-30 | 2007-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2004022819A (ja) * | 2002-06-17 | 2004-01-22 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2004111547A (ja) * | 2002-09-17 | 2004-04-08 | Toshiba Corp | 半導体装置、半導体装置の製造方法 |
JP4250616B2 (ja) * | 2005-05-13 | 2009-04-08 | 株式会社東芝 | 半導体集積回路装置及びその製造方法 |
KR100684888B1 (ko) * | 2005-11-11 | 2007-02-20 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그의 제조방법 |
-
2014
- 2014-04-07 JP JP2014078802A patent/JP5781190B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014135514A (ja) | 2014-07-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10032786B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2008283095A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2009010088A (ja) | 半導体装置とその製造方法 | |
JP4250616B2 (ja) | 半導体集積回路装置及びその製造方法 | |
JP2009267208A (ja) | 半導体装置及びその製造方法 | |
JP2007005380A (ja) | 半導体装置 | |
US9515174B2 (en) | Method of manufacturing a semiconductor storage device | |
US20140061759A1 (en) | Nonvolatile memory device and method for fabricating the same | |
WO2007026391A1 (ja) | 半導体装置およびその製造方法 | |
JP4823248B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2006032489A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP5787855B2 (ja) | 半導体記憶装置 | |
JP5781190B2 (ja) | 半導体記憶装置 | |
TWI627732B (zh) | 雙位元快閃記憶體記憶體結構及其製造方法 | |
US8921923B2 (en) | Method for manufacturing semiconductor memory device and semiconductor memory device | |
JP2013219179A (ja) | 半導体装置及びその製造方法 | |
JP2011035268A (ja) | 半導体記憶装置および半導体記憶装置の製造方法 | |
JP2011199084A (ja) | 半導体記憶装置及びその製造方法 | |
US8502298B2 (en) | Semiconductor device and method of manufacturing the same | |
JP2010225916A (ja) | 半導体装置及びその製造方法 | |
US20130248968A1 (en) | Nonvolatile semiconductor memory device and its manufacturing method | |
US20120104482A1 (en) | Semiconductor devices having a control gate electrode including a metal layer filling a gap between adjacent floating gates and methods of fabricating the same | |
CN104795396A (zh) | 快闪存储器及其制造方法 | |
JP2014236014A (ja) | 半導体装置および半導体装置の製造方法 | |
US9006812B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140418 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150303 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150625 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150714 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5781190 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |