JP5781190B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP5781190B2
JP5781190B2 JP2014078802A JP2014078802A JP5781190B2 JP 5781190 B2 JP5781190 B2 JP 5781190B2 JP 2014078802 A JP2014078802 A JP 2014078802A JP 2014078802 A JP2014078802 A JP 2014078802A JP 5781190 B2 JP5781190 B2 JP 5781190B2
Authority
JP
Japan
Prior art keywords
floating gate
buried insulator
memory device
semiconductor memory
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014078802A
Other languages
English (en)
Other versions
JP2014135514A (ja
Inventor
雄一 中尾
雄一 中尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2014078802A priority Critical patent/JP5781190B2/ja
Publication of JP2014135514A publication Critical patent/JP2014135514A/ja
Application granted granted Critical
Publication of JP5781190B2 publication Critical patent/JP5781190B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、フラッシュメモリなどの不揮発性の半導体記憶装置に関する。
不揮発性メモリの一種として、フラッシュメモリが知られている。フラッシュメモリには、LOCOS(Local Oxidation of Silicon)構造により素子分離されたものと、STI(Shallow Trench Isolation)構造により素子分離されたものとがある。STI構造は、LOCOS構造と比較して、メモリセルサイズを縮小することができる利点がある。
図4は、STI構造を有するフラッシュメモリの構造を示す模式的な断面図である。
フラッシュメモリ101は、シリコン基板102を備えている。シリコン基板102には、複数のトレンチ103が一定の間隔で並列に形成されている。
各トレンチ103には、酸化シリコン(SiO)からなる埋設体104が埋設されている。埋設体104は、シリコン基板102の表面から突出しており、その突出した部分の側面は、シリコン基板102の表面と直交する平面になっている。また、埋設体104の上面は、その側面に直交し、シリコン基板102の表面と平行をなす平面になっている。
シリコン基板102の表面上には、トンネル酸化膜105が形成されている。
トレンチ103が延びる方向と直交する方向における埋設体104の側方において、トンネル酸化膜105上には、第1ポリシリコン層106および第2ポリシリコン層107からなるフローティングゲート108が形成されている。フローティングゲート108は、トレンチ103が延びる方向に所定幅を有している。
第1ポリシリコン層106および第2ポリシリコン層107は、トンネル酸化膜105上にこの順で積層されている。第1ポリシリコン層106と第2ポリシリコン層107との境界面は、埋設体104の上面よりもシリコン基板102側に位置している。したがって、埋設体104の側面には、第1ポリシリコン層106の側面および第2ポリシリコン層107の底部の側面が接している。第2ポリシリコン層107の側面は、埋設体104の上面と直交する平面になっている。第2ポリシリコン層107の上面は、シリコン基板102の表面と平行をなす平面になっている。
第2ポリシリコン層107の上面およびトレンチ103が延びる方向と直交する方向の側面上には、ONO(oxide-nitride-oxide)構造を有する絶縁膜109が形成されている。絶縁膜109は、埋設体104上にも形成され、トレンチ103が延びる方向に並ぶ複数のフローティングゲート108上を経由する直線状に連続して延びている。
絶縁膜109上には、ポリシリコンからなるコントロールゲート110が形成されている。コントロールゲート110は、フローティングゲート108上だけでなく、その側方にも形成されている。
特開2004−172567号公報
図4に示すフラッシュメモリ101では、フローティングゲート108の上面だけでなく、その側面も絶縁膜109を介してコントロールゲート110と対向し、これによりフローティングゲート108とコントロールゲート110との対向面積の拡大が図られている。フローティングゲート108とコントロールゲート110との対向面積を拡大させることにより、フローティングゲート108とコントロールゲート110との間の容量CONOが増大し、その容量CONOおよびシリコン基板102とフローティングゲート108との間の容量CTOXの和に対する容量CONOの比であるカップリング比CONO/(CONO+CTOX)が大きくなる。このカップリング比が大きいほど、フラッシュメモリ101の動作マージン(動作安定性)が向上する。
ところが、最近では、カップリング比のさらなる増大が求められており、そのためには、メモリセルの構造に工夫が必要である。
そこで、本発明の目的は、カップリング比の増大を図ることができる、半導体記憶装置を提供することである。
前記の目的を達成するための請求項1記載の発明は、半導体基板と、前記半導体基板に形成されたトレンチに埋設され、その上部が前記半導体基板の表面よりも上方に突出した埋設絶縁体と、前記半導体基板の表面上に形成された第1絶縁膜と、前記埋設絶縁体の側方において、前記埋設絶縁体の上部を超える高さまで形成されたフローティングゲートであって、前記埋設絶縁体の上部から上方に突出する第1側部と、前記第1側部の上に形成され、前記埋設絶縁体から間隔を開けた位置において前記埋設絶縁体の上方に迫り出した第2側部と、前記第1側部と前記第2側部との間を接続し、前記埋設絶縁体の上部に対向する第3側部とを含むフローティングゲートと、前記埋設絶縁体と前記第3側部との間に窪みが形成されるように、前記フローティングゲートの上部、前記第1側部の一部、前記第2側部および前記第3側部に沿って形成された第2絶縁膜と、前記窪みに入り込むように形成され、前記第2絶縁膜を挟んで前記フローティングゲートの上部、前記第1側部の一部、前記第2側部および前記第3側部と対向するコントロールゲートとを含む、半導体記憶装置である。
この半導体記憶装置では、半導体基板に、トレンチが形成されている。トレンチには、埋設絶縁体が埋設されている。埋設絶縁体の上部は、半導体基板の表面よりも上方に突出している。半導体基板の表面上には、第1絶縁膜が形成されている。埋設絶縁体の側方において、第1絶縁膜上には、フローティングゲートが埋設絶縁体の上部を超える高さまで形成されている。フローティングゲートは、埋設絶縁体の上部から上方に突出する第1側部と、第1側部の上に形成され、埋設絶縁体の上部から間隔を開けた位置において当該埋設絶縁体の上方に迫り出した第2側部と、第1側部と第2側部との間を接続し、埋設絶縁体の上部に対向する第3側部とを含む。埋設絶縁体と第3側部との間に窪みが形成されるように、第2絶縁膜が、フローティングゲートの上部、第1側部の一部、第2側部および第3側部に沿うように形成されている。そして、第2絶縁膜上には、埋設絶縁体と第3側部との間の窪みに入り込むようにコントロールゲートが形成されている。コントロールゲートは、第2絶縁膜を挟んで、フローティングゲートの上部、第1側部の一部、第2側部および第3に対向している。
フローティングゲートは、埋設絶縁体の上方に迫り出した第2側部と、埋設絶縁体の上部に対向する第3側部とを有しているので、フローティングゲートが埋設絶縁体の上方に迫り出していない構成と比較して、メモリセルの平面サイズを拡大することなく、フローティングゲートの平面サイズを拡大することができる。また、フローティングゲートの高さを大きくすることなく、フローティングゲートの側面積を拡大することができる。しかも、埋設絶縁体と第3側部との間に窪みが形成されるように、第2絶縁膜が形成されており、この窪みに、コントロールゲートの一部が入り込んでいる。その結果、フローティングゲートとコントロールゲートとの対向面積を効果的に拡大することができる。フローティングゲートとコントロールゲートとの対向面積の拡大により、フローティングゲートとコントロールゲートとの間の容量CONOを増大させることができ、その容量CONOおよび半導体基板とフローティングゲートとの間の容量CTOXの和に対する容量CONOの比であるカップリング比CONO/(CONO+CTOX)を増大させることができる。
請求項2に記載の発明のように前記第2絶縁膜は、前記埋設絶縁体の上部に接していてもよい。
請求項3に記載の発明のように、前記第1側部は、前記埋設絶縁体に接していてもよい。
請求項4に記載の発明のように、前記第1側部および前記第2側部は、前記半導体基板の表面に垂直な方向に延びており、前記第3側部は、前記第1側部から前記第2側部に向けて徐々に迫り出すように前記第1側部と前記第2側部との間を接続していてもよい。
請求項5に記載の発明のように、前記第3側部は、曲面からなる表面を有していてもよい。
請求項に記載の発明のように、前記埋設絶縁体の上部は、平坦な表面を有していることが好ましい。
請求項に記載の発明のように、前記埋設絶縁体の上部は、前記半導体基板の表面に対して平行な平面を有していることが好ましい。
請求項に記載の発明のように、前記トレンチは、その開口幅が、当該トレンチの底部から前記半導体基板の表面に向けて広がる断面視テーパ状に形成されていてもよい。
請求項に記載の発明のように、前記フローティングゲートは、ポリシリコンを含むことが好ましい。
請求項10に記載の発明のように、前記ポリシリコンは、ドープトポリシリコンであることが好ましい。
請求項11に記載の発明のように、前記埋設絶縁体は、酸化シリコンからなることが好ましい。
請求項12に記載の発明のように、前記第1絶縁膜は、酸化シリコンからなることが好ましい。
請求項13に記載の発明のように、前記第2絶縁膜は、窒化シリコン膜を1対の酸化シリコン膜で挟み込んだONO(oxide-nitride-oxide)構造を有していることが好ましい。
図1は、本発明の一実施形態に係る半導体記憶装置の各部のレイアウトを示す平面図である。 図2は、図1に示す半導体記憶装置の切断線II−IIにおける模式的な断面図である。 図3Aは、図2に示す半導体記憶装置の製造方法を説明するための模式的な断面図である。 図3Bは、図3Aの次の工程を示す模式的な断面図である。 図3Cは、図3Bの次の工程を示す模式的な断面図である。 図3Dは、図3Cの次の工程を示す模式的な断面図である。 図3Eは、図3Dの次の工程を示す模式的な断面図である。 図3Fは、図3Eの次の工程を示す模式的な断面図である。 図3Gは、図3Fの次の工程を示す模式的な断面図である。 図3Hは、図3Gの次の工程を示す模式的な断面図である。 図3Iは、図3Hの次の工程を示す模式的な断面図である。 図3Jは、図3Iの次の工程を示す模式的な断面図である。 図4は、STI構造を有する従来のフラッシュメモリの構造を示す模式的な断面図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る半導体記憶装置の各部のレイアウトを示す平面図である。図2は、図1に示す半導体記憶装置の切断線II−IIにおける模式的な断面図である。
半導体記憶装置1は、STI構造を有するNOR型のフラッシュメモリである。半導体記憶装置1は、図2に示すように、半導体基板2を備えている。半導体基板2は、たとえば、シリコン基板である。半導体基板2には、複数のトレンチ3が所定方向(以下、この方向を「WL方向」という。)に一定の間隔で並列に形成されている。
各トレンチ3には、酸化シリコンからなる埋設絶縁体4が埋設されている。埋設絶縁体4は、半導体基板2の表面から突出しており、その突出した部分の側面は、半導体基板2の表面と直交する平面になっている。また、埋設絶縁体4の上面は、その側面に直交し、半導体基板2の表面と平行をなす平面になっている。埋設絶縁体4の半導体基板2の表面からの突出量は、たとえば、30〜80nmである。
半導体基板2の表面上には、酸化シリコンからなるトンネル酸化膜5が形成されている。
各トレンチ3の間は、トレンチ3により分離されるアクティブエリアAAである。各アクティブエリアAAには、複数のフローティングゲート6がWL方向と直交する方向(以下、この方向を「BL方向」という。)に一定の間隔で並べて形成されている。また、フローティングゲート6は、WL方向にも整列している。すなわち、フローティングゲート6は、WL方向およびBL方向にそれぞれ一定の間隔を有する格子点上に配置されている。各フローティングゲート6は、BL方向に所定幅(たとえば、90nm)を有している。
フローティングゲート6は、埋設絶縁体4の側方において、トンネル酸化膜5上に形成されている。フローティングゲート6は、埋設絶縁体4の上部を超える高さまで形成されており、埋設絶縁体4の上部から間隔を開けた位置において当該埋設絶縁体4の上方に迫り出した側部を含む。より具体的に、フローティングゲート6の側部は、埋設絶縁体4の上部から上方に突出する第1側部9と、当該第1側部9の上に形成され、埋設絶縁体4から間隔を開けた位置において当該埋設絶縁体4の上方に迫り出した第2側部と、第1側部9と第2側部との間を接続し、埋設絶縁体4の上部に対向する第3側部とをを含む
フローティングゲート6の第1側部9は、埋設絶縁体4に接しており、半導体基板2の表面に垂直な方向に延びている。フローティングゲート6の第2側部は、半導体基板2の表面に垂直な方向に延びている。フローティングゲート6の第2側部は、平面10を含む。第3側部は、第1側部9から第2側部に向けて徐々に迫り出すように第1側部9と第2側部との間を接続している。第3側部は、第2側部の平面10の下方から第1側部9に連続する曲面11からなる表面有している。フローティングゲート6の平面10は、当該フローティングゲート6の上面12と直交している。
さらに具体的に、フローティングゲート6は、第1導電層7および第2導電層8の積層構造を有している。第1導電層7および第2導電層8は、トンネル酸化膜5上にこの順で積層されている。第1導電層7によって第1側部9が構成されており、第2導電層8によって第2側部および第3側部(すなわち、平面10、曲面11、および上面12)が構成されている。
第1導電層7は、埋設絶縁体4を超える位置まで形成されていて、たとえば、ドープトポリシリコンからなる。第1導電層7(フローティングゲート6)の第1側部9は、埋設絶縁体4における半導体基板2の表面から突出した部分の側面に沿った平面になっている。第1導電層7の上面は、第1導電層7(フローティングゲート6)の第1側部9と直交する平面になっている。
第2導電層8は、たとえば、ドープトポリシリコンからなる。第2導電層8のBL方向の幅は、第1導電層7のBL方向の幅と同じである。第2導電層8のWL方向の幅は、第1導電層7のWL方向の幅よりも大きく、第2導電層8の下端部は、第1導電層7の上端部をWL方向の両側から挟み込んでいる。これにより、第2導電層8のWL方向の側部(つまり、フローティングゲート6の第2側部)は、埋設絶縁体4の上方に迫り出している。そして、その迫り出した第2導電層8の側部(フローティングゲート6の第2側部)のWL方向の側面は、第1導電層7のWL方向の第1側部9と平行な平面10と、この平面10の下方に連続し、平面10と第1導電層7のWL方向の第1側部9との段差を滑らかに接続する曲面11(第3側部)とにより構成されている。第2導電層8の上面12は、平面10と直交する平面になっている。
このように、同一の導電材料(本実施形態では、ドープトポリシリコン)からなる第1導電層7および第2導電層8が一体となって、一つのフローティングゲート6が構成されている。
フローティングゲート6上には、窒化シリコン膜を1対の酸化シリコン膜で挟み込んだONO(oxide-nitride-oxide)構造を有するONO膜13が形成されている。ONO膜13のBL方向の幅は、フローティングゲート6のBL方向の幅と同じである。ONO膜13は、埋設絶縁体4の上部と第3側部(曲面11)との間に窪みが形成されるようにフローティングゲート6の上面12、第1側部9、第2側部および第3側部、つまり第2導電層8の上面12およびWL方向の側面(平面10および曲面11)を被覆し、第1導電層7のWL方向の第1側部9の一部と接し、埋設絶縁体4の上面をさらに被覆している。これにより、WL方向に並ぶ各フローティングゲート6上のONO膜13は、連続している。
ONO膜13上には、コントロールゲート14が形成されている。コントロールゲート14は、たとえば、ドープトポリシリコンからなる。コントロールゲート14のBL方向の幅は、フローティングゲート6およびONO膜13のBL方向の幅と同じである。コントロールゲート14は、前記窪みに入り込むように埋設絶縁体4の上方にも形成され、フローティングゲート6の側面の曲面11と対向する部分がONO膜13と接している。そして、コントロールゲート14は、WL方向に並ぶ各フローティングゲート6上を経由して、WL方向に延びる1本のライン状に形成されている。これにより、半導体基板2上には、図1に示すように、コントロールゲート14からなるワードラインWLがBL方向に一定の間隔で並列に形成されている。コントロールゲート14の上面は、平坦化されている。
また、各アクティブエリアAAにおいて、半導体基板2の表層部には、ソース領域およびドレイン領域がフローティングゲート6と対向する領域を挟んで交互に形成されている。1つのメモリセルには、1つのフローティングゲート6が備えられる。そして、BL方向に隣り合う2つのメモリセルは、ソース領域を共有し、それらの各メモリセルとBL方向に隣り合う他のメモリセルとは、ドレイン領域を共有している。
半導体基板2上には、図1に示すように、複数のソースラインSLがBL方向に並列に設けられている。各ソースラインSLは、WL方向に整列するソース領域上をWL方向に直線状に延び、その下方の各ソース領域にコンタクトされている。ソースラインSLは、たとえば、タングステン(W)からなる。
また、半導体基板2上には、図1に示すように、複数のビットラインBLがWL方向に並列に設けられている。各ビットラインBLは、アクティブエリアAA上に層間絶縁膜を介して設けられ、BL方向に延び、その下方の各ドレイン領域にコンタクトされている。ビットラインBLは、たとえば、タングステンからなる。
各メモリセルに対するデータの書き込みは、ドレイン領域からフローティングゲート6にホットエレクトロンを注入することにより達成される。すなわち、ソースラインSLが接地電位(0V)にされる。そして、ワードラインWLおよびビットラインBLに高電圧が印加される。これにより、電子がソース領域からドレイン領域へ流れ、ドレイン領域の近傍でホットエレクトロンが発生し、このホットエレクトロンがフローティングゲート6に注入される。その結果、メモリセルの閾値電圧が上がる。
一方、データの消去時には、ワードラインWLが接地電位(0V)にされる。そして、ソースラインSLに高電圧が印加される。この高電圧の印加により、フローティングゲート6からソース領域に電子が抜ける(FN(Fowler-Nordheim)トンネル)。その結果、メモリセルの閾値電圧が下がる。
このように、フローティングゲート6に電子が蓄積されている状態と蓄積されていない状態とでは、メモリセルの閾値電圧が異なる。メモリセルからのデータの読み出し時には、ソースラインSLとビットラインBLとの間に電位差が形成され、コントロールゲートに適当な読み出し電圧が印加される。この読み出し電圧の印加により、ドレイン−ソース間に電流が流れれば、論理信号「1」が得られる。一方、ドレイン−ソース間に電流が流れなければ、論理信号「0」が得られる。
図3A〜3Jは、図2に示す半導体記憶装置の製造方法を説明するための模式的な断面図である。
まず、図3Aに示すように、熱酸化法により、半導体基板2の表面上に、トンネル酸化膜5が形成される。そして、熱CVD(Chemical Vapor Deposition:化学気相成長)法により、トンネル酸化膜5上に、ドープトポリシリコン層32および窒化シリコン(SiN)層33がこの順に積層される。
次に、図3Bに示すように、フォトリソグラフィおよびエッチングにより、窒化シリコン層33がパターニングされる。このパターニングにより、窒化シリコン層33は、トレンチ3を形成すべき部分に対向する開口を有するハードマスクとなる。そして、そのハードマスクを用いたエッチングにより、ドープトポリシリコン層32およびトンネル酸化膜5がこの順に選択的に除去される。
つづいて、図3Cに示すように、トンネル酸化膜5、ドープトポリシリコン層32および窒化シリコン層33をマスクとするエッチングにより、半導体基板2にトレンチ3が形成される。
その後、図3Dに示すように、熱酸化法(ライナー酸化法)により、トレンチ3の内面上に、シリコン酸化膜が形成される。次いで、HDP−CVD(High Density Plasma Chemical Vapor Deposition:高密度プラズマ化学的気相蒸着)法により、トレンチ3上に、酸化シリコンの堆積層が形成される。この堆積層により、トレンチ3が埋め尽くされるとともに、窒化シリコン層33の表面の全域が覆われる。トレンチ3の内面上のシリコン酸化膜とHDP−CVD法により形成された酸化シリコンの堆積層とは、一体化して酸化シリコン層34となる。
その後、図3Eに示すように、セリアスラリーを用いたCMP(Chemical Mechanical Polishing:化学的機械的研磨)法により、酸化シリコン層34の表面が研磨(平坦化)される。この研磨は、トレンチ3内の酸化シリコン層34の表面が窒化シリコン層33の表面と面一になるまで続けられる。
次いで、図3Fに示すように、リン酸(HPO)を用いたエッチングにより、窒化シリコン層33が除去される。
その後、図3Gに示すように、フッ酸(HF)を用いたエッチングにより、トレンチ3上の酸化シリコン層34におけるドープトポリシリコン層32から露出した部分の側部が除去される。これにより、その部分の側面は、平面およびその下方に連続する曲面により構成される。
次に、図3Hに示すように、熱CVD法により、ドープトポリシリコン層32上に新たなドープトポリシリコン層35が積層される。そして、CMP法により、ドープトポリシリコン層35が研磨される。この研磨は、ドープトポリシリコン層35の表面が酸化シリコン層34の表面と面一になるまで続けられる。
その後、図3Iに示すように、フッ酸を用いたエッチングにより、酸化シリコン層34の上部が除去される。これにより、酸化シリコン層34は、トレンチ3に埋設された埋設絶縁体4となる。また、エッチングにより、ドープトポリシリコン層32,35がパターニングされる。このパターニングにより、ドープトポリシリコン層32,35は、それぞれ第1導電層7および第2導電層8となる。つまり、同一の導電材料からなる第1導電層7および第2導電層8(ドープトポリシリコン層32,35)が一体となって、一つのフローティングゲート6が構成される。
そして、図3Jに示すように、ONO膜13が形成される。ONO膜13は、ラジカル酸化法により酸化シリコン膜を形成し、CVD法によりシリコン酸化膜上に窒化シリコン膜を形成し、さらに、ラジカル酸化法により窒化シリコン膜上に酸化シリコン膜を形成することにより達成される。酸化シリコン膜の成膜方法としては、CVD法を採用することも可能であるが、ラジカル酸化法を採用することにより、良質な酸化シリコン膜を形成することができる。
ONO膜13の形成後は、熱CVD法により、ONO膜13上に、ドープトポリシリコンの堆積層が形成される。そして、その堆積層の表面がCMP法により平坦化され、図1に示すように、ONO膜13上に平坦な表面を有するコントロールゲート14が形成される。
以上のように、半導体記憶装置1では、半導体基板2に、トレンチ3が形成されている。トレンチ3には、埋設絶縁体4が埋設されている。埋設絶縁体4の上部は、半導体基板2の表面よりも上方に突出している。半導体基板2の表面上には、トンネル酸化膜5が形成されている。埋設絶縁体4の側方において、トンネル酸化膜5上には、フローティングゲート6が埋設絶縁体4の上部を超える高さまで形成されている。フローティングゲート6は、埋設絶縁体4の上部から間隔を開けた位置において当該埋設絶縁体4の上方に迫り出した側部を含む。
より具体的に、フローティングゲート6の側部は、埋設絶縁体4の上部から上方に突出する第1側部9と、当該第1側部9の上に形成され、埋設絶縁体4から間隔を開けた位置において当該埋設絶縁体4の上方に迫り出した第2側部と、第1側部9と第2側部との間を接続し、埋設絶縁体4の上部に対向する第3側部とを含む。フローティングゲート6の第2側部は、平面10を含む。第3側部は第2側部の平面10の下方に連続する曲面11とからなる表面有している
埋設絶縁体4の上面と第3側部(曲面11)との間に窪みが形成されるように、フローティングゲート6の第1側部9の一部、第2側部および第3側部上には、ONO膜13がそれらの各面に接して形成されている。そして、ONO膜13上には、前記窪みに入り込むように、コントロールゲート14が形成されている。コントロールゲート14は、ONO膜13を挟んで、フローティングゲート6の第1側部9の一部、第2側部および第3側部に対向している。
フローティングゲート6の側部(第2側部および第3側部)が埋設絶縁体4の上方に迫り出しているので、フローティングゲート6が埋設絶縁体4の上方に迫り出していない構成と比較して、メモリセルの平面サイズを拡大することなく、フローティングゲート6の平面サイズを拡大することができる。また、フローティングゲート6の第2側部が平面10および曲面11からなる側面を含むので、その側面が平面のみからなる構成と比較して、フローティングゲート6の高さを大きくすることなく、フローティングゲート6の側面積を拡大することができる。しかも、埋設絶縁体4と第3側部との間に窪みが形成されるように、ONO膜13が形成されており、この窪みに、コントロールゲート14の一部が入り込んでいる。その結果、フローティングゲート6とコントロールゲート14との対向面積を効果的に拡大することができる。フローティングゲート6とコントロールゲート14との対向面積の拡大により、フローティングゲート6とコントロールゲート14との間の容量CONOを増大させることができ、その容量CONOおよび半導体基板とフローティングゲート6との間の容量CTOXの和に対する容量CONOの比であるカップリング比CONO/(CONO+CTOX)を増大させることができる。
また、コントロールゲート14は、フローティングゲート6の第2側部および第3側部(曲面11と対向する部分がONO膜13と接している。これにより、フローティングゲート6とコントロールゲート14との間の容量CONOを確実に増大させることができる。
さらにまた、フローティングゲート6は、埋設絶縁体4の上部から上方に突出する第1側部9をさらに含む。つまり、フローティングゲート6の第1導電層7の第1側部9は、第3側部(第2導電層8の曲面11の下方に連続している。そして、ONO膜13は、第1導電層7の第1側部9の一部に接している。これにより、フローティングゲート6の側面積をさらに拡大することができる。その結果、フローティングゲート6とコントロールゲート14との間の容量CONOをさらに増大させることができ、カップリング比をさらに増大させることができる。
以上、本発明の実施形態を説明したが、この実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
また、本発明は、フラッシュメモリに限らず、EPROM(Erasable Programmable Read Only Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)およびDRAM(Dynamic Random Access Memory)など、フローティングゲートを有する不揮発性の半導体記憶装置に広く適用することができる。
さらに、前述の実施形態の記載から、以下のような発明が抽出され得る。
項1.半導体基板と、前記半導体基板に形成されたトレンチに埋設され、その上部が前記半導体基板の表面よりも上方に突出した埋設絶縁体と、前記半導体基板の表面上に形成された第1絶縁膜と、前記埋設絶縁体の側方において、前記第1絶縁膜上に形成され、その側部が前記埋設絶縁体の上方に迫り出し、その側面が平面およびその下方に連続する曲面からなるフローティングゲートと、前記フローティングゲートの上面、前記平面および前記曲面に接する第2絶縁膜と、前記第2絶縁膜を挟んで前記フローティングゲートの前記上面、前記平面および前記曲面と対向するコントロールゲートとを含む、半導体記憶装置。
この半導体記憶装置では、半導体基板に、トレンチが形成されている。トレンチには、埋設絶縁体が埋設されている。埋設絶縁体の上部は、半導体基板の表面よりも上方に突出している。半導体基板の表面上には、第1絶縁膜が形成されている。埋設絶縁体の側方において、第1絶縁膜上には、フローティングゲートが形成されている。フローティングゲートの側部は、埋設絶縁体の上方に迫り出し、その側面は、平面およびその下方に連続する曲面からなる。フローティングゲートの上面ならびに平面および曲面からなる側面上には、第2絶縁膜がそれらの各面に接して形成されている。そして、第2絶縁膜上には、コントロールゲートが形成されている。コントロールゲートは、第2絶縁膜を挟んで、フローティングゲートの上面および側面に対向している。
フローティングゲートの側部が埋設絶縁体の上方に迫り出しているので、フローティングゲートが埋設絶縁体の上方に迫り出していない構成と比較して、メモリセルの平面サイズを拡大することなく、フローティングゲートの平面サイズを拡大することができる。また、フローティングゲートの側面が平面および曲面からなるので、その側面が平面のみからなる構成と比較して、フローティングゲートの高さを大きくすることなく、フローティングゲートの側面積を拡大することができる。その結果、フローティングゲートとコントロールゲートとの対向面積を拡大することができる。フローティングゲートとコントロールゲートとの対向面積の拡大により、フローティングゲートとコントロールゲートとの間の容量CONOを増大させることができ、その容量CONOおよび半導体基板とフローティングゲートとの間の容量CTOXの和に対する容量CONOの比であるカップリング比CONO/(CONO+CTOX)を増大させることができる。
項2.前記コントロールゲートにおける前記フローティングゲートの前記曲面と対向する部分が前記第2絶縁膜と接している、項1に記載の半導体記憶装置。
この構成により、フローティングゲートとコントロールゲートとの間の容量CONOを確実に増大させることができる。
項3.前記フローティングゲートは、第1導電層および第2導電層を前記第1絶縁膜上にこの順に積層した構造を有し、前記第2導電層の側部が前記埋設絶縁体の上方に迫り出し、前記第2導電層の側面に前記平面および前記曲面を有している、項1または2に記載の半導体記憶装置。
項4.前記第1導電層の側面は、前記第2導電層の前記曲面の下方に連続し、前記第2絶縁膜は、前記第1導電層の前記側面の少なくとも一部に接している、項3に記載の半導体記憶装置。
この構成により、フローティングゲートの側面積をさらに拡大することができる。その結果、フローティングゲートとコントロールゲートとの間の容量CONOをさらに増大させることができ、カップリング比をさらに増大させることができる。
項5.第1導電層および第2導電層の積層構造を有するフローティングゲートを備える半導体記憶装置を製造する方法であって、半導体基板上に第1絶縁膜を形成する工程と、前記第1絶縁膜上に前記第1導電層の材料からなる第1導電材料層を形成する工程と、前記第1導電材料層上に開口を有するハードマスクを形成する工程と、前記ハードマスクを用いたエッチングにより、前記第1導電材料層、前記第1絶縁膜および前記半導体基板を選択的に除去し、前記半導体基板にトレンチを形成する工程と、前記トレンチ、前記第1絶縁膜および前記第1導電材料層におけるエッチングにより除去された部分ならびに前記ハードマスクの前記開口内を埋め尽くすように、前記トレンチ上に絶縁材料を堆積させることにより、堆積層を形成する工程と、前記堆積層の形成後、前記ハードマスクを除去する工程と、前記ハードマスクの除去後、エッチングにより、前記堆積層の側部を除去し、前記堆積層における前記第1絶縁層から露出する側面を平面およびその下方に連続する曲面に形成する工程と、前記第1導電材料層上に前記第2導電層の材料からなる第2導電材料層を形成する工程と、前記第2導電材料層の形成後、エッチングにより、前記堆積層を少なくとも前記第2導電材料層における前記曲面に接している部分が露出するまで除去し、前記トレンチ上に埋設絶縁体を形成する工程と、前記第2導電材料層の露出している上面および側面上に第2絶縁膜を形成する工程と、前記埋設絶縁体および前記第2絶縁膜上にコントロールゲートを形成する工程とを含む、半導体記憶装置の製造方法。
この半導体記憶装置の製造方法により、項3に記載の半導体記憶装置を製造することができる。
項6.前記埋設絶縁体は、前記第1導電材料層の側面の一部が露出するまで除去され、前記第2絶縁膜は、前記第1導電材料層の露出している側面上にも形成される、項5に記載の半導体記憶装置の製造方法。
この半導体記憶装置の製造方法により、項4に記載の半導体記憶装置を製造することができる。
項A.半導体基板と、前記半導体基板に形成されたトレンチに埋設され、その上部が前記半導体基板の表面よりも上方に突出した埋設絶縁体と、前記半導体基板の表面上に形成された第1絶縁膜と、前記埋設絶縁体の側方において、前記埋設絶縁体の上部を超える高さまで形成されたフローティングゲートであって、前記埋設絶縁体の上部から間隔を開けた位置において前記埋設絶縁体の上方に迫り出した側部を含むフローティングゲートと、前記フローティングゲートの上部および側部に接する第2絶縁膜と、前記第2絶縁膜を挟んで前記フローティングゲートの上部および側部と対向するコントロールゲートとを含む、半導体記憶装置。
この半導体記憶装置では、半導体基板に、トレンチが形成されている。トレンチには、埋設絶縁体が埋設されている。埋設絶縁体の上部は、半導体基板の表面よりも上方に突出している。半導体基板の表面上には、第1絶縁膜が形成されている。埋設絶縁体の側方において、第1絶縁膜上には、フローティングゲートが埋設絶縁体の上部を超える高さまで形成されている。フローティングゲートは、埋設絶縁体の上部から間隔を開けた位置において当該埋設絶縁体の上方に迫り出した側部を含む。フローティングゲートの上部および側部上には、第2絶縁膜が当該フローティングゲートの上部および側部に接して形成されている。そして、第2絶縁膜上には、コントロールゲートが形成されている。コントロールゲートは、第2絶縁膜を挟んで、フローティングゲートの上部および側部に対向している。
フローティングゲートの第2導電層は、その側部が埋設絶縁体の上方に迫り出しているので、フローティングゲートが埋設絶縁体の上方に迫り出していない構成と比較して、メモリセルの平面サイズを拡大することなく、フローティングゲートの平面サイズを拡大することができる。また、フローティングゲートの高さを大きくすることなく、フローティングゲートの側面積を拡大することができる。その結果、フローティングゲートとコントロールゲートとの対向面積を拡大することができる。フローティングゲートとコントロールゲートとの対向面積の拡大により、フローティングゲートとコントロールゲートとの間の容量C ONO を増大させることができ、その容量C ONO および半導体基板とフローティングゲートとの間の容量C TOX の和に対する容量C ONO の比であるカップリング比C ONO /(C ONO +C TOX )を増大させることができる。
項B.前記フローティングゲートの側部は、前記埋設絶縁体の最上部よりも高い位置において、前記埋設絶縁体の上方に迫り出している、項Aに記載の半導体記憶装置。
項C.前記フローティングゲートの側部は、前記埋設絶縁体の上部から上方に突出する第1側部と、前記第1側部の上に形成され、前記埋設絶縁体から間隔を開けた位置において前記埋設絶縁体の上方に迫り出した第2側部とを含む、項AまたはBに記載の半導体記憶装置。
項D.前記フローティングゲートの前記第2側部は、平面およびその下方に連続する曲面からなる側面を含む、項Cに記載の半導体記憶装置。この構成により、フローティングゲートとコントロールゲートとの間の容量C ONO を確実に増大させることができる。
項E.前記コントロールゲートにおける前記曲面と対向する部分は、前記第2絶縁膜と接している、項Dに記載の半導体記憶装置。
項F.前記第2絶縁膜は、前記第1側部の少なくとも一部に接している、項C〜Eのいずれか一項に記載の半導体記憶装置。この構成により、フローティングゲートの側面積をさらに拡大することができる。その結果、フローティングゲートとコントロールゲートとの間の容量C ONO をさらに増大させることができ、カップリング比をさらに増大させることができる。
項G.前記埋設絶縁体の上部は、平坦な表面を有している、項A〜Fのいずれか一項に記載の半導体記憶装置。
項H.前記埋設絶縁体の上部は、前記半導体基板の表面に対して平行な平面を有している、項A〜Gのいずれか一項に記載の半導体記憶装置。
項I.前記トレンチは、その開口幅が、当該トレンチの底部から前記半導体基板の表面に向けて広がる断面視テーパ状に形成されている、項A〜Hのいずれか一項に記載の半導体記憶装置。
項J.前記フローティングゲートは、ポリシリコンを含む、項A〜Iのいずれか一項に記載の半導体記憶装置。
項K.前記ポリシリコンは、ドープトポリシリコンである、項Jに記載の半導体記憶装置。
項L.前記埋設絶縁体は、酸化シリコンからなる、項A〜Kのいずれか一項に記載の半
導体記憶装置。
項M.前記第1絶縁膜は、酸化シリコンからなる、項A〜Lのいずれか一項に記載の半導体記憶装置。
項N.前記第2絶縁膜は、窒化シリコン膜を1対の酸化シリコン膜で挟み込んだONO(oxide-nitride-oxide)構造を有している、項A〜Mのいずれか一項に記載の半導体記憶装置。
1 半導体記憶装置
2 半導体基板
3 トレンチ
4 埋設絶縁体
5 トンネル酸化膜(第1絶縁膜)
6 フローティングゲート
7 第1導電層
8 第2導電層
9 第1側部(フローティングゲート(第1導電層)の第1側部)
10 平面(フローティングゲート(第2導電層)の平面)
11 曲面(フローティングゲート(第2導電層)の曲面)
12 上面(フローティングゲート(第2導電層)の上面)
13 ONO膜(第2絶縁膜)
14 コントロールゲート
32 ドープトポリシリコン層(第1導電材料層)
34 酸化シリコン層(堆積層)
35 ドープトポリシリコン層(第2導電材料層)

Claims (13)

  1. 半導体基板と、
    前記半導体基板に形成されたトレンチに埋設され、その上部が前記半導体基板の表面よりも上方に突出した埋設絶縁体と、
    前記半導体基板の表面上に形成された第1絶縁膜と、
    前記埋設絶縁体の側方において、前記埋設絶縁体の上部を超える高さまで形成されたフローティングゲートであって、前記埋設絶縁体の上部から上方に突出する第1側部と、前記第1側部の上に形成され、前記埋設絶縁体から間隔を開けた位置において前記埋設絶縁体の上方に迫り出した第2側部と、前記第1側部と前記第2側部との間を接続し、前記埋設絶縁体の上部に対向する第3側部とを含むフローティングゲートと、
    前記埋設絶縁体と前記第3側部との間に窪みが形成されるように、前記フローティングゲートの上部、前記第1側部の一部、前記第2側部および前記第3側部に沿って形成された第2絶縁膜と、
    前記窪みに入り込むように形成され、前記第2絶縁膜を挟んで前記フローティングゲートの上部、前記第1側部の一部、前記第2側部および前記第3側部と対向するコントロールゲートとを含む、半導体記憶装置。
  2. 前記第2絶縁膜は、前記埋設絶縁体の上部に接している、請求項1に記載の半導体記憶装置。
  3. 前記第1側部は、前記埋設絶縁体に接している、請求項1または2に記載の半導体記憶装置。
  4. 前記第1側部および前記第2側部は、前記半導体基板の表面に垂直な方向に延びており、
    前記第3側部は、前記第1側部から前記第2側部に向けて徐々に迫り出すように前記第1側部と前記第2側部との間を接続している、請求項1〜3のいずれか一項に記載の半導体記憶装置。
  5. 前記第3側部は、曲面からなる表面を有している、請求項1〜4のいずれか一項に記載の半導体記憶装置。
  6. 前記埋設絶縁体の上部は、平坦な表面を有している、請求項1〜のいずれか一項に記載の半導体記憶装置。
  7. 前記埋設絶縁体の上部は、前記半導体基板の表面に対して平行な平面を有している、請求項1〜のいずれか一項に記載の半導体記憶装置。
  8. 前記トレンチは、その開口幅が、当該トレンチの底部から前記半導体基板の表面に向けて広がる断面視テーパ状に形成されている、請求項1〜のいずれか一項に記載の半導体記憶装置。
  9. 前記フローティングゲートは、ポリシリコンを含む、請求項1〜のいずれか一項に記載の半導体記憶装置。
  10. 前記ポリシリコンは、ドープトポリシリコンである、請求項に記載の半導体記憶装置。
  11. 前記埋設絶縁体は、酸化シリコンからなる、請求項1〜10のいずれか一項に記載の半導体記憶装置。
  12. 前記第1絶縁膜は、酸化シリコンからなる、請求項1〜11のいずれか一項に記載の半導体記憶装置。
  13. 前記第2絶縁膜は、窒化シリコン膜を1対の酸化シリコン膜で挟み込んだONO(oxide-nitride-oxide)構造を有している、請求項1〜12のいずれか一項に記載の半導体記憶装置。
JP2014078802A 2014-04-07 2014-04-07 半導体記憶装置 Expired - Fee Related JP5781190B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014078802A JP5781190B2 (ja) 2014-04-07 2014-04-07 半導体記憶装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014078802A JP5781190B2 (ja) 2014-04-07 2014-04-07 半導体記憶装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2008253085A Division JP5522915B2 (ja) 2008-09-30 2008-09-30 半導体記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2014135514A JP2014135514A (ja) 2014-07-24
JP5781190B2 true JP5781190B2 (ja) 2015-09-16

Family

ID=51413536

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014078802A Expired - Fee Related JP5781190B2 (ja) 2014-04-07 2014-04-07 半導体記憶装置

Country Status (1)

Country Link
JP (1) JP5781190B2 (ja)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4237344B2 (ja) * 1998-09-29 2009-03-11 株式会社東芝 半導体装置及びその製造方法
KR100297720B1 (ko) * 1998-10-19 2001-08-07 윤종용 플래쉬메모리셀및그제조방법
TW490860B (en) * 1998-12-24 2002-06-11 United Microelectronics Corp Manufacturing of flash memory cell
JP3984020B2 (ja) * 2000-10-30 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP2004022819A (ja) * 2002-06-17 2004-01-22 Toshiba Corp 半導体装置及びその製造方法
JP2004111547A (ja) * 2002-09-17 2004-04-08 Toshiba Corp 半導体装置、半導体装置の製造方法
JP4250616B2 (ja) * 2005-05-13 2009-04-08 株式会社東芝 半導体集積回路装置及びその製造方法
KR100684888B1 (ko) * 2005-11-11 2007-02-20 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조방법

Also Published As

Publication number Publication date
JP2014135514A (ja) 2014-07-24

Similar Documents

Publication Publication Date Title
US10032786B2 (en) Semiconductor device and manufacturing method thereof
JP2008283095A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2009010088A (ja) 半導体装置とその製造方法
JP4250616B2 (ja) 半導体集積回路装置及びその製造方法
JP2009267208A (ja) 半導体装置及びその製造方法
JP2007005380A (ja) 半導体装置
US9515174B2 (en) Method of manufacturing a semiconductor storage device
US20140061759A1 (en) Nonvolatile memory device and method for fabricating the same
WO2007026391A1 (ja) 半導体装置およびその製造方法
JP4823248B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2006032489A (ja) 不揮発性半導体記憶装置及びその製造方法
JP5787855B2 (ja) 半導体記憶装置
JP5781190B2 (ja) 半導体記憶装置
TWI627732B (zh) 雙位元快閃記憶體記憶體結構及其製造方法
US8921923B2 (en) Method for manufacturing semiconductor memory device and semiconductor memory device
JP2013219179A (ja) 半導体装置及びその製造方法
JP2011035268A (ja) 半導体記憶装置および半導体記憶装置の製造方法
JP2011199084A (ja) 半導体記憶装置及びその製造方法
US8502298B2 (en) Semiconductor device and method of manufacturing the same
JP2010225916A (ja) 半導体装置及びその製造方法
US20130248968A1 (en) Nonvolatile semiconductor memory device and its manufacturing method
US20120104482A1 (en) Semiconductor devices having a control gate electrode including a metal layer filling a gap between adjacent floating gates and methods of fabricating the same
CN104795396A (zh) 快闪存储器及其制造方法
JP2014236014A (ja) 半導体装置および半導体装置の製造方法
US9006812B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140418

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150303

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150625

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150714

R150 Certificate of patent or registration of utility model

Ref document number: 5781190

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees