KR100684888B1 - 비휘발성 메모리 장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 장치를 제공한다. 이 장치의 부유 게이트 전극은 제어 게이트 전극을 따라 신장된 방향으로의 단면이 십자(cross) 모양을 갖는다. 제어 게이트 전극에 직교하는 활성영역을 따라 신장된 방향으로의 단면은 사각형 모양 또는 역 T(inverse T)자 모양일 수 있다. 부유 게이트 전극은 게이트 절연막 상에 순차적으로 형성된 하부 게이트 패턴, 중간부 게이트 패턴 및 상부 게이트 패턴을 포함하되, 중간부 게이트 패턴은 하부 게이트 패턴 및 상부 게이트 패턴보다 넓은 폭을 가진다. 중간부 게이트 패턴과 상부 게이트 패턴의 경계의 코너는 완만하게 완곡될 수 있다.
비휘발성, 메모리, 부유 게이트, 간섭, 커플링, 대향 면적
Description
도 1은 종래 기술에 따른 비휘발성 메모리 장치의 셀 어레이 일부를 보여주는 단면도이다.
도 2a, 도 2b, 도 2c 및 도 2d는 각각 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 사시도, 도 2a의 I-I선에 따라 취한 단면도, 도 2a의 I'-I'선에 따라 취한 단면도, 및 부유 게이트 전극의 모양을 도시한 사시도이다.
도 3a 및 도 3b는 각각 워드 라인 방향으로 절단한 부유 게이트 전극의 단면이 역 T(inverse T)자형인 구조와 십자형인 구조를 비교하여 도시한 것이다.
도 4a, 도 4b, 도 4c 및 도 4d는 각각 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 사시도, 도 4a의 II-II선에 따라 취한 단면도, 도 4 a의 II'-II'선에 따라 취한 단면도, 및 부유 게이트 전극의 모양을 도시한 사시도이다.
도 5a, 도 5b, 도 5c 및 도 5d는 각각 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 사시도, 도 5a의 III-III선에 따라 취한 단면도, 도 5a의 III'-III'선에 따라 취한 단면도, 및 부유 게이트 전극의 모양을 도시한 사시도이다.
도 6a, 도 6b, 도 6c 및 도 6d는 각각 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 사시도, 도 6a의 IV-IV선에 따라 취한 단면도, 도 6a의 IV'-IV' 선에 따라 취한 단면도, 및 부유 게이트 전극의 모양을 도시한 사시도이다.
도 7a 내지 도 7f는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 8a 및 도 8b는 비휘발성 메모리 장치의 게이트 층간 절연막을 제거하는 공정을 설명하기 위한 도면들이다.
도 9a 내지 도 9d는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 10a 내지 도 10e는 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 11a 내지 도 11e는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 12a 내지 도 12f는 최소 회로 선폭 보다 좁은 폭을 갖는 마스크 패턴을 형성하는 방법의 일 예를 설명하는 도면들이다.
도 13은 플로우 방법으로 포토레지스트 패턴들 사이의 간격을 감소시키는 것을 설명하는 도면이다.
도 14a 내지 도 14c는 포토레지스트 패턴들 사이의 간격을 감소시킬 수 있는 일 예를 설명하는 도면이다.
도 15a 내지 도 15d는 포토레지스트 패턴들 사이의 간격을 감소시킬 수 있는 다른 예를 설명하는 도면이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 부유 게이트 전극을 갖는 비휘발성 메모리 및 그 제조 방법에 관한 것이다.
메모리 반도체 장치는 저장된 정보를 유지하기 위해 전원 공급이 필요한가에 따라 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 디램 및 에스램 등과 같은 휘발성 메모리 장치는 빠른 동작 속도를 갖지만, 정보를 유지하기 위해 전원 공급이 필요하다는 제한을 갖는다. 이에 비해, 플래시 메모리와 같은 비휘발성 메모리 장치는 그러한 제한이 없기 때문에, 최근의 수요가 급격하게 증가하고 있는 휴대용 전자 장치에 널리 사용되고 있다.
한편, 반도체 장치의 고집적화에 따라, 비휘발성 메모리 장치의 제조 과정에서 다양한 기술적 어려움이 유발된다. 특히, 집적도의 향상은 인접하는 워드 라인들 사이의 간격 감소를 수반하는데, 이러한 워드 라인들 사이의 간격 감소는 비휘발성 메모리의 구조 및 특성을 개선하기 어렵게 만든다.
도 1은 종래 기술에 따른 비휘발성 메모리 장치의 셀 어레이 일부를 보여주는 단면도이다. 도 1을 참조하면, 반도체 기판(10)의 소정영역에 활성영역(12)을 한정하는 소자분리 패턴(14)이 배치된다. 활성영역(12) 상에는 부유 게이트 전극(22)이 배치되고, 부유 게이트 전극(22)과 활성영역(12) 사이에는 게이트 절연막(21)이 개재된다. 부유 게이트 전극(22) 상에는 활성영역(12) 및 소자분리 패턴(14)을 가로지르는 제어 게이트 전극(24)이 배치된다. 제어 게이트 전극(24)은 복 수 개의 메모리 셀들로 구성되는 셀 어레이 내에서 특정 셀을 선택하기 위한 워드 라인으로 사용된다. 제어 게이트 전극(24)과 부유 게이트 전극(22) 사이에는 게이트 층간 절연막(23)이 개재된다.
이러한 비휘발성 메모리 장치의 빠르고 유효한 동작을 위해, 제어 게이트 전극 및 부유 게이트 전극은 충분히 큰 커플링 비율(coupling ratio)을 가져야 하지만, 워드 라인들 사이의 간격 감소는 이러한 커플링 비율의 확보를 어렵게 만든다. 이 커플링 비율은 제어 게이트 전극에 인가되는 전압이 부유 게이트 전극에 전달되는 효율을 나타내는 것으로, 부유 게이트 전극과 제어 게이트 전극 사이의 간격, 이들 사이에 개재되는 절연막의 유전 상수 및 이들 사이의 커플링 면적에 의해 결정된다. 커플링 비율의 증대를 위해서는 이러한 전극들 사이의 간격을 줄이거나 유전 상수를 증가시키는 것이 필요하지만, 이러한 방향의 접근들은 기술적 한계에 직면하고 있다. 이에 따라, 현재의 기술 수준에서 커플링 비율을 증대시키는 가장 유력한 방법은 전극들 사이의 커플링 면적을 증가시키는 것이다.
하지만, 종래 기술에 따르면, 커플링 면적의 증가는 통상적으로 인접하는 부유 게이트 전극들 사이의 전기적 간섭을 증대시키는 또 다른 문제를 유발할 수 있다. 예컨대, 이러한 전기적 간섭의 원인은 하나의 부유 게이트 전극(도 1의 중심에 위치하는 부유 게이트 전극)과 동일 워드 라인의 인접한 부유 게이트 전극 사이(Cfgx), 인접한 워드 라인의 부유 게이트 전극 사이(Cfgy), 및 인접한 워드 라인의 제어 게이트 전극 사이(Cfgcg) 등에 생성된 기생 커패시터일 수 있다.
이러한 전기적 간섭이 반복될 경우, 소정의 셀에 저장된 정보가 변경될 수 있다. 이런 사실들을 고려할 때, 부유 게이트 전극(22)은 인접하는 워드 라인의 제어 게이트 전극과 부유 게이트 전극 사이의 대향 면적의 증가 없이, 부유 게이트 전극(22)과 그 상부의 제어 게이트 전극(24)과의 커플링 면적을 증가시킬 수 있는 구조를 갖는 것이 필요하다. 하지만, 종래 기술에 따른 비휘발성 메모리 장치의 셀 구조는 이러한 요구를 충족시키기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 인접한 워드 라인과 부유 게이트 전극 사이의 전기적 간섭을 최소화하면서, 부유 게이트 전극과 제어 게이트 전극 사이의 커플링 비율을 증가시킬 수 있는 게이트 구조물을 갖는 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 인접한 워드 라인과 부유 게이트 전극 사이의 전기적 간섭을 최소화하면서, 부유 게이트 전극과 제어 게이트 전극 사이의 커플링 비율을 증가시킬 수 있는 게이트 구조물을 갖는 비휘발성 메모리 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 비휘발성 메모리 장치를 제공한다. 이 장치는 반도체 기판의 소정영역에 형성되되 활성영역을 한정하는 소자분리 패턴과, 상기 활성영역의 상부에 일 방향의 단면이 십자(cross) 모양을 갖는 부유 게이트 전극과, 상기 부유 게이트 전극과 상기 활성영역 사이에 개재된 게이트 절연막과, 상기 부유 게이트 전극 상에 배치되되 상기 활성영역을 가로지르는 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 개재된 게이트 층간 절연막을 포함한다.
상기 일 방향은 상기 제어 게이트 전극을 따라 신장된 방향일 수 있다. 이때, 상기 활성영역을 따라 신장된 방향으로 절단된 상기 부유 게이트 전극의 단면은 사각형 모양 또는 역 T(inverse T)자 모양일 수 있다.
상기 부유 게이트 전극은, 상기 게이트 절연막 상의 하부 게이트 패턴과, 하부 게이트 패턴 상의 중간부 게이트 패턴과, 중간부 게이트 패턴 상의 상부 게이트 패턴을 포함하여 구성될 수 있다. 이때, 상기 중간부 게이트 패턴은 상기 하부 게이트 패턴 및 상기 상부 게이트 패턴보다 넓은 폭을 갖는다. 한편, 상기 중간부 게이트 패턴과 상기 상부 게이트 패턴 경계의 코너는 완만하게 완곡(rounded)된 구조일 수 있다.
상기 하부 게이트 패턴의 폭은 상기 활성영역 상부면의 것과 동일할 수 있다. 상기 상부 게이트 패턴의 폭은 상기 제어 게이트 전극의 폭보다 작고, 상기 상부 게이트 패턴은 상기 제어 게이트 전극에 의해 덮어 질 수 있다.
상기 제어 게이트 전극은 상기 부유 게이트 전극의 하부면보다 낮은 하부면을 가질 수 있다.
본 발명의 일 실시예에 따르면, 이 장치는 반도체 기판의 소정영역에 형성되되 활성영역을 한정하는 소자분리 패턴과, 상기 활성영역의 상부에 게이트 절연막을 개재하여 배치되되 제 1 게이트 패턴 및 상기 제 1 게이트 패턴 상부의 제 2 게이트 패턴을 포함하는 부유 게이트 전극과, 상기 부유 게이트 전극 상에 게이트 층 간 절연막을 개재하여 배치되고 상기 활성영역을 가로지르는 제어 게이트 전극을 포함하여 구성된다. 상기 제 2 게이트 패턴 상부면의 폭은 상기 제 1 게이트 패턴의 것보다 좁고, 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴의 경계는 완만하게 완곡(rounded)된다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 비휘발성 메모리 장치의 제조방법을 제공한다. 이 방법은 소자분리 패턴에 의해 한정되는 반도체 기판의 활성영역 상에 게이트 절연막을 개재하여 상기 소자분리 패턴에 의해 둘러싸이면서 일 방향의 단면이 십자(cross) 모양을 갖는 부유 게이트 패턴을 형성하고, 상기 부유 게이트 패턴 상에 게이트 층간 절연막 및 제어 게이트 도전막을 형성하고, 상기 제어 게이트 도전막, 상기 게이트 층간 절연막 및 상기 부유 게이트 패턴을 패터닝하여 상기 활성영역을 가로지르는 제어 게이트 전극을 형성하는 것을 포함한다. 상기 활성영역과 상기 제어 게이트 전극 사이에는 게이트 층간 절연막 및 부유 게이트 전극이 개재된다.
상기 부유 게이트 패턴을 형성하는 것은, 상기 반도체 기판상에 게이트 절연막, 제 1 도전막 및 그 상부의 하드 마스크패턴을 형성하고, 상기 하드 마스크 패턴을 식각 마스크로, 상기 제 1 도전막을 식각하여 제 1 도전패턴을 형성하고, 이어서 상기 반도체 기판을 식각하여 상기 활성영역을 한정하는 트렌치를 형성하고, 상기 트렌치를 채우되 상기 하드 마스크 패턴을 노출하도록 평탄화된 소자분리 패턴을 형성하고, 상기 하드 마스크 패턴을 선택적으로 제거하여 상기 소자분리 패턴의 측면 및 상기 제 1 도전패턴의 상부면을 노출시키는 갭 영역을 형성하고, 상기 노출된 소자분리 패턴의 측면을 식각하여 상기 갭 영역을 상기 제 1 도전패턴보다 넓은 폭을 갖도록 확장하고, 상기 갭 영역 내부에 역 T(inverse T)자 모양의 제 2 도전패턴을 형성하는 것을 포함할 수 있다.
상기 소자분리 패턴의 상부면이 적어도 상기 부유 게이트 패턴의 하부면 보다 낮아질 때까지, 상기 부유 게이트 패턴 사이의 상기 소자분리 패턴을 리세스하는 것을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 2 도전패턴은, 상기 갭 영역 내부에 채우되 상기 소자분리 패턴을 노출하도록 평탄화된 제 2 도전막을 형성하고, 상기 소자분리 패턴을 리세스하여 상기 제2 도전막의 상부를 노출시키고, 상기 노출된 제 2 도전막의 상부를 등방성 식각하여 상기 제 2 도전막의 상부가 상기 소자분리 패턴에 의해 덮인 제 2 도전막의 하부보다 좁은 폭을 갖도록 하는 것을 포함하여 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제 2 도전패턴은, 상기 갭 영역 내부에 채우되 상기 소자분리 패턴을 노출하도록 평탄화된 제 2 도전막을 형성하고, 상기 제 2 도전막 상에 상기 제 2 도전막의 상부 양측이 노출되도록 상기 제 2 도전막 보다 좁은 폭을 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 상기 제 2 도전막의 상부 양측을 식각하여 상기 제 2 도전막의 상부가 제 2 도전막의 하부보다 좁은 폭을 갖도록 하는 것을 포함하여 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제 2 도전패턴은, 상기 갭 영역 내부에 채우되, 상기 소자분리 패턴을 노출하도록 평탄화된 제 2 도전막을 형성하 고, 상기 제 2 도전막 상에 상기 제 2 도전막 보다 좁은 폭을 갖는 실린더형의 마스크 패턴을 형성하고, 상기 실린더형의 마스크 패턴을 식각 마스크로 상기 제 2 도전막의 상부를 식각하는 것을 포함하여 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제 2 도전패턴은, 상기 갭 영역 내부에 채우되, 상기 소자분리 패턴을 노출하도록 평탄화된 제 2 도전막을 형성하고, 상기 제2 도전막 상에 상기 제2 도전막을 가로지르는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 상기 제 2 도전막의 상부를 식각하고, 상기 소자분리 패턴을 리세스하여, 상기 제 2 도전막의 상부를 노출시키고, 상기 제 2 도전막을 등방성 식각하여, 상기 제 2 도전막의 상부가 제 2 도전막의 하부보다 좁은 폭을 갖도록 하는 것을 포함하여 형성될 수 있다. 이때, 상기 마스크 패턴은 상기 제어 게이트 전극이 형성될 위치에 형성되되, 상기 제어 게이트 전극보다 좁은 폭을 갖는다.
상기 실시예들에서 상기 마스크 패턴을 형성하는 것은, 상기 평탄화된 제2 도전막 및 소자분리 패턴의 상부면에 마스크막을 형성하고, 최소 회로 선폭보다 좁은 폭을 갖는 마스크 패턴을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조방법. 상기 최소 회로 선폭보다 좁은 폭을 갖는 마스크 패턴은, 상기 마스크막 상에 포토레지스트를 증착한 후 노광하여, 최소 회로 간격의 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴 사이의 간격을 감소시킨 후, 상기 감소된 간격의 내부에 실리콘을 포함하는 유기물을 채우고, 상기 포토레지스트 패턴을 제거하여, 상기 유기물 패턴을 형성하고, 상기 유기물 패턴을 식각 마스크로 상기 마스크막을 패터닝하는 것을 포함하여 형성될 수 있다.
상기 간격을 감소시키는 방법으로는 여러 가지가 있을 수 있다. 첫째 방법은 상기 포토레지스트 패턴을 플로우하는 것이다. 둘째 방법은 상기 포토레지스트 패턴 상부에 유기막을 형성하고, 상기 유기막을 열처리하여, 상기 유기막의 일부가 상기 포토레지스트 패턴과 반응하여 부착되도록 하고, 상기 미반응된 유기막을 제거하는 것을 포함할 수 있다. 셋째 방법은 상기 포토레지스트 패턴 상부에 유기막을 형성하고, 상기 포토레지스트 패턴을 플로우하는 상기 간격을 감소시키고, 상기 유기막을 제거하는 것을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위해서 사용되었지만, 이들 부분이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 부분을 다른 부분과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수도 있다.
본 발명에 따른 비휘발성 메모리 장치 및 그 제조방법을 설명하기 위하여, 플래시 메모리 장치를 예를 들어 설명한다.
(비휘발성 메모리 장치의 구조)
도 2a, 도 2b, 도 2c, 및 도 2d는 각각 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 사시도, 도 2a의 I-I선에 따라 취한 단면도, 도 2a의 I'-I'선에 따라 취한 단면도, 및 부유 게이트 전극의 모양을 도시한 사시도이다.
도 2a, 도 2b, 도 2c 및 도 2d를 참조하면, 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치에는 반도체 기판(100)의 소정영역에 활성영역(102)을 한정하는 소자분리막 패턴(104)이 배치된다. 활성영역(102) 상에는 게이트 절연막(110)이 형성되고, 게이트 절연막(110) 상에는 부유 게이트 전극(120)이 배치된다. 부유 게이트 전극은 일 방향을 따라 절단한 단면이 십자모양을 가진다. 도시된 바와 같이, 상기 일 방향은 예를 들면, 제어 게이트 전극을 따라 신장된 방향일 수 있다. 부유 게이트 전극(120)의 상부에는 게이트 층간 절연막(130) 및 제어 게이트 전극(140)이 배치된다. 제어 게이트 전극(140), 게이트 층간 절연막(130) 및 부유 게이트 전극(120)은 셀 어레이에서 소정의 셀을 선택하기 위한 워드 라인 구조물을 구성한다. 제어 게이트 전극(140)은 활성영역(102) 및 소자분리 패턴(104)의 상부를 가로지르는 방향으로 배치된다.
게이트 절연막(110)은 20 내지 200Å의 두께를 갖는 실리콘 산화막인 것이 바람직한데, 유전 상수가 높은 금속 산화막일 수도 있다.
부유 게이트 전극(120)은 하부 게이트 패턴(120a), 중간부 게이트 패턴(120b)과, 상부 게이트 패턴(120c)으로 이루어진다. 하부 게이트 패턴(120a), 중간부 및 상부 게이트 패턴(120b, 120c)은 다결정 실리콘일 수 있다. 하부 게이트 패턴(120a), 중간부 게이트 패턴(120b) 및 상부 게이트 패턴(120c)은 각각 150Å, 150Å 및 400Å의 두께를 가질 수 있다.
중간부 게이트 패턴(120b)은 하부 게이트 패턴(120a) 및 상부 게이트 패턴(120c)보다 넓은 폭을 가지며, 이에 따라 부유 게이트 전극(120)의 제어 게이트 전극을 따라 신장된 방향으로 잘단된 단면은 십자 모양을 가질 수 있다. 제어 게이트 전극에 직교하는 활성영역을 따라 신장하는 방향으로 절단된 단면은 직사각형 모양을 가질 수 있다. 도 2b를 참조하면, 하부 게이트 패턴(120a), 중간부 게이트 패턴(120b) 및 상부 게이트 패턴(120c) 각각이 직사각형과 유사한 모양으로 도시되고 있으나, 반드시 이에 한정되지는 않고 중간부 게이트 전극의 대략적인 폭이 하부 게이트 패턴 및 상부 게이트 패턴보다 넓으면 족하다. 하부 게이트 패턴과 상부 게이트 패턴은 그 폭이 같거나 다를 수 있다. 한편, 중간부 게이트 패턴과 상부 게이트 패턴 경계의 코너는 완만하게 완곡(rounded)될 수 있다. 하부 게이트 패턴의 폭은 활성영역 상부면의 것과 동일할 수 있다.
게이트 층간 절연막(130)은 30 내지 80Å의 두께를 갖는 실리콘 산화막, 50 내지 150 Å의 두께를 갖는 실리콘 질화막 및 30 내지 100Å의 두께를 갖는 실리콘 산화막이 적층된 절연막일 수 있다. 또한, 게이트 층간 절연막(130)은 알루미늄산 화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO)을 포함하는 그룹에서 선택된 적어도 하나의 고유전막일 수 있다. 제어 게이트 전극(140)은 다결정 실리콘, 실리사이드 및 금속성 물질 중의 적어도 한가지 또는 이들의 적층막으로 이루어질 수 있다.
제어 게이트 전극(140)은 부유 게이트 전극(120)의 하부면보다 낮은 하부면을 가질 수 있다. 또한, 소자분리 패턴(104)의 상부면은 부유 게이트 전극(120) 사이에서 활성영역(102)의 상부면보다 낮을 수도 있다. 워드 라인 구조물 사이의 활성영역(102)에는 불순물 이온이 주입되어, 불순물 영역들(103)이 형성된다.
이와 같은 구조에 의하면, 상부 게이트 패턴 및 하부 게이트 패턴의 워드 라인 방향으로 인접한 상호 간의 거리가 증가되어, 동일한 워드 라인에서 인접한 부유 게이트 전극들 사이의 기생 커패시터에 의한 전기적 간섭(Cfx)이 감소하게 된다. 다음, 하부 게이트 패턴의 폭을 중간부 게이트 패턴의 폭보다 좁게 형성함에 따라, 하부 게이트 패턴 상에는 게이트 층간 절연막이 형성되지 않는다. 이에 따라, 게이트 층간 절연막이 게이트 절연막에 가까워져 교란(disturbance)이 발생되는 것을 감소시켜, 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있게 된다.
도 3a는 워드 라인 방향으로 절단한 부유 게이트 전극의 단면이 일반적인 직사각형 구조 및 역 T(inverse T)자형인 구조를 도시한 것이고, 도 3b는 워드 라인 방향으로 절단한 부유 게이트 전극의 단면이 본 발명과 같이 십자(cross)형인 구조를 도시한 것이다. 도시된 바와 같이, 역 T자형 구조의 부유 게이트 전극은 일반 적인 직사각형 구조에 비해, 그 단면적이 작음에도 불구하고, 그 상부의 제어 게이트 전극과의 커플링 면적은 증가됨을 알 수 있다. 한편, 역 T자형 구조에서는 단면적이 ℓ1h1+ℓ2h2이고, 제어 게이트 전극과의 커플링 면적이 2(h1+h2)+ℓ1에 비례한다. 십자형 구조에서는 단면적이 ℓ1h1+ℓ2h2이고, 커플링 면적이 2(h1+h2)+ℓ1+2h3에 비례한다. 본 발명에 따른 십자형 구조의 부유 게이트 전극은 역 T자형 구조와 동일한 단면적을 가짐에도 불구하고, 2h3에 비례하는 만큼의 제어 게이트 전극과의 커플링 면적이 증가된다.
따라서, 인접한 워드 라인의 제어 게이트 전극 및 부유 게이트 전극으로 인한 기생 캐패시턴스를 감소시키기 위해서 부유 게이트 전극의 단면적을 줄이더라도, 제어 게이트 전극과의 커플링 면적을 동일하게 유지할 수 있다. 이러한 부유 게이트 전극의 단면적 감소는, 부유 게이트 전극과 인접 워드 라인의 부유 게이트 전극 및 제어 게이트 전극 사이에 생성된 기생 커패시터들(Cfy, Cfgcg)에 의한 전기적 간섭 효과의 감소로 이어진다. 이러한 간섭 효과의 감소는 부유 게이트 전극의 표면적을 증가시킬 수 있는 공정상의 여유(process margin)을 만든다. 결과적으로, 본 발명에 따른 부유 게이트 전극은 간섭 효과의 억제를 위해 요구되는 최대의 단면 면적을 유지하면서, 커플링 비율을 결정하는 커플링 면적의 증가를 가능하게 한다.
이러한 커플링 면적의 증가는 상기 제어 게이트 전극(140)에 인가되는 전압이 상기 부유 게이트 전극(120)에 전달되는 효율을 나타내는 상기 커플링 비율을 증가시킨다. 이에 더하여, 소자분리막 패턴(104)의 상부면의 리세스된 구조에 의해, 본 발명은 종래 기술에 비해 증가된 커플링 면적을 가질 수 있다.
도 4a, 도 4b, 도 4c 및 도 4d는 각각 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 사시도, 도 4a의 II-II선에 따라 취한 단면도, 도 4 a의 II'-II'선에 따라 취한 단면도, 및 부유 게이트 전극의 모양을 도시한 사시도이다. 동일한 구성을 갖는 도면부호는 제 1 실시예와 동일하게 표기된다.
도 4a, 도 4b, 도 4c 및 도 4d를 참조하면, 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치는 제 1 실시예의 것과 유사한 구조를 가진다. 다만, 제 1 실시예와는 달리, 중간부 게이트 패턴과 상부 게이트 패턴 경계의 코너가 수직일 수 있다. 또한, 상부 게이트 패턴의 상부면이 각진 구조일 수 있다. 이와 같은 구조 상의 유사함으로 인하여, 제 2 실시예에 따른 비휘발성 메모리 장치는 제 1 실시예에서 전술한 것과 유사한 효과를 가질 수 있다.
도 5a, 도 5b, 도 5c 및 도 5d는 각각 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 사시도, 도 5a의 III-III선에 따라 취한 단면도, 도 5a의 III'-III'선에 따라 취한 단면도, 및 부유 게이트 전극의 모양을 도시한 사시도이다. 동일한 구성을 갖는 도면부호는 제 1 실시예와 동일하게 표기된다.
도 5a, 도 5b, 도 5c 및 도 5d를 참조하면, 제 1 실시예 및 제 2 실시예와 동일하게, 부유 게이트 전극(120)의 제어 게이트 전극을 따라 신장된 방향으로 절단된 단면은 십자(cross) 모양을 가진다. 제어 게이트 전극에 직교하는 활성영역을 따라 신장된 방향으로 절단된 단면은 역 T(inverse T)자 모양이다. 상부 게이 트 패턴(120c)은 중간부 게이트 패턴으로부터 돌출된 기둥(pillar)형일 수 있다. 상기 기둥은 실리더형일 수 있다. 한편, 중간부 게이트 패턴(120b)과 상부 게이트 패턴 경계(120c)의 코너는 수직일 수 있다. 제어 게이트 전극의 하부면은 부유 게이트 전극의 돌출된 기둥을 따라 굴곡면을 갖는다. 하부 게이트 패턴(120a), 중간부 게이트 패턴(120b) 및 상부 게이트 패턴(120c)은 각각 150Å, 150Å 및 400Å의 두께를 가질 수 있다.
이와 같은 제 3 실시예의 구조에 따르면, 제 1 실시예 및 제 2 실시예에 부가되는 효과가 나타난다. 도 5c에 도시된 바와 같이, 중간부 게이트 패턴으로부터 돌출된 기둥의 굴곡면에 의한 만큼 부유 게이트 전극과 제어 게이트 전극 사이의 커플링 면적이 증가되어, 제어 게이트 전극(140)과 부유 게이트 전극(120) 사이의 커플링 비율이 증가된다. 게다가, 돌출된 상부 게이트 패턴과, 동일 워드라인의 부유 게이트 전극과의 거리가 증가되어, 동일한 워드 라인에서 인접한 부유 게이트 전극들 사이의 기생 커패시터에 의한 전기적 간섭(Cfx)이 감소하게 된다. 돌출된 상부 게이트 패턴과, 인접한 워드라인의 부유 게이트 전극 및 제어 게이트 전극과의 거리가 증가된다. 더불어, 제어 게이트 전극이 부유 게이트 전극의 상부 게이트 패턴(120c)을 완전히 감싸도록 형성되기 때문에, 부유 게이트 전극과 인접한 워드 라인의 부유 게이트 전극 사이에 생성되는 기생 커패시터(Cfy)가 감소된다. 또한, 부유 게이트 전극과 인접한 워드 라인의 제어 게이트 전극 사이에 생성되는 기생 커패시터(Cfgcg)에 의한 전기적 간섭 효과의 감소로 이어진다.
도 6a, 도 6b, 도 6c 및 도 6d는 각각 본 발명의 제 4 실시예에 따른 비휘발 성 메모리 장치의 사시도, 도 6a의 IV-IV선에 따라 취한 단면도, 도 6a의 IV'-IV'선에 따라 취한 단면도, 및 부유 게이트 전극의 모양을 도시한 사시도이다. 동일한 구성을 갖는 도면부호는 제 1 실시예와 동일하게 표기된다.
도 6a, 도 6b, 도 6c 및 도 6d를 참조하면, 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치는 제 3 실시예의 것과 유사한 구조를 가진다. 다만, 제 3 실시예와는 달리, 중간부 게이트 패턴(120b)과 상부 게이트 패턴(120c) 경계의 코너가 완만하게 완곡질 수 있다. 또한, 상부 게이트 패턴은 실린더형이 아니라, 사각 기둥일 수 있다. 이 사각 기둥은 식각 공정에 의하여 모서리가 완곡되도록 변형될 수 있다.
이와 같은 구조 상의 유사함으로 인하여, 제 4 실시예에 따른 비휘발성 메모리 장치는 제 3 실시예에서 전술한 것과 유사한 효과를 가질 수 있다.
이하에서는 도 2 내지 도 6를 참조하여 설명한 비휘발성 메모리 장치들의 제조 방법에 대해서 설명을 한다.
(비휘발성 메모리 장치의 제조방법)
도 7a 내지 도 7f는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 사시도들이다.
도 7a를 참조하면, 반도체 기판(100) 상에 절연막 및 제 1 도전막이 형성된다. 절연막은 열 산화에 방법으로 형성된 것으로, 20 내지 200Å의 두께를 갖는 실리콘 산화막인 것이 바람직하며, 유전 상수가 높은 금속 산화막일 수도 있다. 제 1 도전막은 불순물이 도핑된 다결정 실리콘막일 수 있다.
제 1 도전막이 형성된 반도체 기판의 소정영역 상에 하드 마스크 패턴(151)이 형성된다. 하드 마스크 패턴(151)은 실리콘 질화막으로 형성될 수 있다. 하드 마스크 패턴(151)은 실리콘 질화막 상에 적층되는 실리콘 산화막(예를 들면, 중온 산화막(medium temperature oxide, MTO)) 및 반사 방지막을 더 포함할 수도 있다. 이에 더하여, 하드 마스크 패턴(151)을 구성하는 막들의 종류, 두께 및 적층 순서는 다양하게 변형될 수 있다. 하드 마스크 패턴(151)을 마스크로 건식 식각 공정이 수행되어, 제 1 도전 패턴(121) 및 게이트 절연막(110)이 형성된다.
도 7b를 참조하면, 상기 하드 마스크 패턴(151)을 식각 마스크로 사용하여 반도체 기판(100)을 식각함으로써, 활성영역(102)을 정의하는 소자분리용 트렌치들(이하 '트렌치')이 형성된다. 트렌치를 형성하는 것은 하드 마스크 패턴(151)에 비해 반도체 기판에 대하여 식각 선택성을 갖는 식각 공정을 사용하여 반도체 기판(100)을 이방성 식각하는 공정을 포함할 수 있다. 트렌치들이 형성된 결과물 상에 트렌치들을 채우는 소자분리막이 형성된다. 이어서, 하드 마스크 패턴(151)의 상부면이 노출될 때까지 소자분리막을 식각함으로써, 하드 마스크 패턴(151)을 둘러싸고 평탄화된 소자분리 패턴(104)이 형성된다. 이때 반사 방지막은 제거될 수 있으며, 혹은 소자분리막의 형성 전에 제거될 수도 있다.
본 발명에 따르면, 소자분리막은 실리콘 산화막인 것이 바람직한데, 다결정 실리콘막, 에피택시얼 실리콘막 및 다공성 절연막 등이 함께 사용될 수도 있다. 또한, 소자분리막을 형성하기 전에, 반도체 기판(100)을 식각하는 동안 발생한 식각 손상을 치유하기 위한 열산화막(도시하지 않음)이 트렌치의 내벽에 형성할 수도 있 다. 열산화막이 형성된 결과물 상에는 활성영역(102)으로 불순물이 침투하는 것을 차단하기 위한 라이너막(도시하지 않음)이 더 형성될 수도 있다. 라이너막은 실리콘 질화막일 수 있다.
소자분리막을 식각하는 것은 하드 마스크 패턴(151)에 비해 소자분리막에 대하여 식각 선택성(etch selectivity)을 갖는 슬러리를 사용하는 화학-기계적 연마 공정(chemical mechanical polishing, CMP)을 포함하는 것이 바람직한데, 건식 또는 습식 전면 식각의 방법 등이 사용될 수도 있다.
도 7c를 참조하면, 상기 하드 마스크 패턴(151)을 선택적으로 제거하여, 소자분리 패턴들(104)의 측면 및 제 1 도전 패턴(121)의 상부면을 노출시키는 갭 영역(106)이 형성된다. 보다 구체적으로 설명하면, 갭 영역을 형성하기 위하여, 소자분리 패턴(104)에 비해 하드 마스크 패턴(151)에 대하여 식각 선택성을 갖는 습식 식각 공정이 사용될 수 있다.
한편, 소자분리 패턴(104)의 노출된 측면은 하드 산화막 패턴(151)을 제거하는 과정에서 소정의 두께로 식각되거나, 하드 마스크 패턴(151)을 제거하는 공정 이후에 연속되는 식각 공정에 의하여 식각될 수도 있다. 연속되는 식각 공정은 소자분리 패턴(104)을 구성하는 물질에 식각 선택성을 갖는 습식 식각 공정일 수 있다. 혹은 하드 마스크 패턴(151)에 제거된 후, 소자분리 패턴(104)이 전면 에치백(etch back)되어 그 측면이 식각될 수도 있다. 이에 따라, 갭 영역(106)의 폭은 제1 도전 패턴(121)보다 넓은 폭을 갖도록 확장된다.
이어서, 갭 영역(106) 내부에 역 T(inverse T)자 모양의 제 2 도전 패턴 (123')이 형성되어, 제 1 도전 패턴(121)과 제 2 도전 패턴(123')이 결합된 부유 게이트 패턴(125)이 형성된다. 이에 따라, 활성영역들(102) 상에는 게이트 절연막(110)을 개재하여, 소자분리 패턴(104)에 의해 둘러싸이면서 활성영역에 수직한 방향(이후 형성될 제어 게이트 전극 방향)으로 절단된 단면이 십자(cross) 모양인 부유 게이트 패턴이 형성된다.
본 발명에서는 상기 역 T(inverse T)자 모양의 제 2 도전 패턴(123')을 형성하기 위한 여러 가지의 실시예들이 제시된다. 먼저, 제 1 실시예에 따른 방법에 개시된다.
도 7d를 참조하면, 확장된 갭 영역(106)을 채우는 제 2 도전막(123)이 형성된다. 제 2 도전막을 구성하는 물질은 화학 기상 증착 공정으로 형성된 도핑된 다결정 실리콘막인 것이 바람직하다. 제 2 도전막은 소자분리 패턴(104)의 상부면이 노출될 때까지 식각된다. 이 식각 공정은 소자분리 패턴(104)에 비해 제 2 도전막에 대해 식각 선택성을 갖는 식각 조건을 사용하여 제 2 도전막을 평탄화 식각한다. 예를 들면, 이러한 평탄화 식각은 화학-기계적 연마 공정을 이용할 수 있으며, 이때 사용되는 슬러리는 실리콘 산화막의 식각 속도에 비해 다결정 실리콘의 식각 속도가 큰 식각 특성을 제공할 수 있는 물질인 것이 바람직하다. 이때, 상술한 갭 영역(106)의 폭 확장 때문에, 제 2 도전막(123)의 폭은 제 1 도전 패턴(121)의 폭보다 크다.
도 7e를 참조하면, 소자분리 패턴(104)을 리세스(recess)하여 제 2 도전막(123)의 상부 측면을 노출시킨다. 상기 리세스는 제 2 도전막에 비해 소자분리 패 턴에 식각 선택성을 갖는 식각 조건으로, 소자분리 패턴(104)이 전면 에치백(etch back) 또는 습식 식각될 수 있다. 상기 리세스되는 깊이는 도 2a, 도 2b 및 도 2c의 상부 게이트 패턴의 높이에 따라 결정되며, 리세스된 소자분리 패턴의 상부면은 중간부 게이트 패턴의 상부면보다 약간 높은 위치인 것이 바람직하다.
도 7f를 참조하면, 상부가 노출된 제 2 도전막(123)이 등방성 식각되어, 제 2 도전 패턴(123')이 형성된다. 제 2 도전 패턴(123')의 상부(124)는 소자분리 패턴에 의해 덮힌 하부(122)보다 좁은 폭을 갖는다. 제 2 도전 패턴(123')의 단면은 역 T(inverse T)자 모양을 가지게 된다. 제 1 도전 패턴(121)과 제 2 도전 패턴(123')이 결합되어, 부유 게이트 패턴(125)을 구성한다. 형성된 부유 게이트 패턴(125)은 활성영역에 수직한 방향(이후 형성될 제어 게이트 전극 방향)의 단면이 십자모양이 된다.
제 2 도전막(123)의 등방성 식각은 소자분리 패턴(104)에 비하여 제 2 도전막(123)을 선택적으로 식각하는 식각 방법이 사용될 수 있다. 바람직하게는 습식식각 방법 또는 불소 가스를 사용하는 화학적 건식 식각(chemical dry etching) 방법이 사용될 수 있다. 이때, 화학적 건식 식각 방법에서는 등방성 식각을 위하여 기판에는 바이어스가 인가되지 않을 수 있다. 제 2 도전막(123)이 등방성 식각됨에 따라, 제 2 도전 패턴의 상부(124)와 제 2 도전 패턴의 하부(1122)의 경계 코너 부분은 완만하게 완곡(rounded)된 형태를 가질 수 있다. 또한, 제 2 도전 패턴의 상부(124)의 코너 부분도 완만하게 완곡(rounded)될 수 있다.
도 7g를 참조하면, 제 2 도전 패턴(123')을 식각 마스크로 사용하여 소자분 리 패턴(104)의 노출된 상부면을 식각한다. 이러한 식각 공정을 통해, 소자분리 패턴(104)의 상부면은 리세스되어, 부유 게이트 패턴(125)의 사이에서 제 1 도전 패턴(121)보다 낮아진다. 도 7g에서는 리세스(105)의 가장자리가 각 진 모양을 하고 있으나, 실제로는 완만한 형태를 가질 수 있다. 한편, 제2 도전 패턴(123')의 폭은 그 아래의 활성영역(102) 폭보다 넓기 때문에, 소자분리 패턴(104)을 리세스시키는 공정에서 활성영역(102) 및 게이트 절연막(110)에 대한 식각 손상을 방지할 수 있다. 소자분리 패턴(104)을 리세스시키는 것이 소자분리 패턴(104)의 상부면이 활성영역(102)의 상부면보다 낮아질 때까지 실시될 수 있다는 점을 고려할 때, 이러한 예방 효과는 자명하다. 앞서 설명한 것처럼, 이러한 식각 손상의 예방을 위해서는 갭 영역(106)의 폭을 확장하는 과정이 필요하다.
도 7h를 참조하면, 소자분리 패턴(104)의 상부면이 리세스된 결과물 상에, 활성영역(102)을 가로지르는 워드 라인 구조물이 형성된다. 워드 라인 구조물은 차례로 적층된 부유 게이트 전극(120), 게이트 층간 절연막(130) 및 제어 게이트 전극(140)으로 이루어진다. 워드 라인 구조물을 형성하는 것은 소자분리 패턴(104)의 상부면이 리세스된 결과물의 전면에 게이트 층간 절연막 및 제어 게이트 도전막을 차례로 형성한 후, 제어 게이트 도전막, 게이트 층간 절연막 및 부유 게이트 패턴(125)을 패터닝하여 활성영역(102)을 노출시키는 것을 포함한다. 상기 패터닝 공정에 의하여, 부유 게이트 패턴(125)을 구성하는 제 1 도전 패턴(121), 제 2 도전 패턴의 하부(122) 및 제 2 도전 패턴의 상부(124)는, 각각 하부 게이트 패턴(120a), 중간부 게이트 패턴(120b) 및 상부 게이트 패턴(120c)으로 되어 부유 게이트 전극(120)을 구성한다. 한편, 인접한 부유 게이트 패턴의 상부들(124) 사이의 간격이 하부들(122)보다 넓으므로, 제어 게이트 도전막을 보이드 없이 형성하는 데 유리하다.
이에 따라, 형성된 부유 게이트 전극(120)은 활성영역(102)에 수직한 방향 즉, 제어 게이트 전극(140)을 따라 신장하는 방향으로 절단된 단면이 십자(cross) 모양이 된다. 활성영역 방향으로의 단면은 직사격형 모양을 가진다. 이후, 워드 라인 구조물을 마스크로 활성영역에 반도체 기판과 반대 도전형의 불순물 이온이 주입되어, 불순물 영역(도 2c의 103)이 형성된다.
게이트 층간 절연막(130)은 30 내지 80Å의 두께를 갖는 실리콘 산화막, 50 내지 140Å의 두께를 갖는 실리콘 질화막 및 30 내지 100Å의 두께를 갖는 실리콘 산화막이 적층된 절연막일 수 있다. 또한, 게이트 층간 절연막(130)은 알루미늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO)을 포함하는 그룹에서 선택된 적어도 하나의 막 또는 이들의 적층막일 수 있다. 제어 게이트 전극(140)은 다결정 실리콘, 실리사이드 및 금속성 물질 중의 적어도 한가지 또는 이들의 적층막으로 이루어질 수 있다.
한편, 일반적인 향상의 부유 게이트 전극을 갖는 비휘발성 메모리 장치에서, 게이트 층간 절연막을 식각할 때, 그 하부의 부유 게이트 전극이 과식각되는 문제가 발생될 수 있다. 즉, 워드 라인 구조물을 형성하기 위해서는, 제어 게이트 전극 상부의 마스크 패턴(미도시)을 식각 마스크로 제어 게이트 전극을 형성한 후, 제어 게이트 전극 양측에 노출된 게이트 층간 절연막을 제거하고 부유 게이트 패턴을 식각한다. 도 8a를 참조하면, 높이 A의 게이트 층간 절연막(130) 측면부가 제거되는 동안에, 부유 게이트 패턴 상부의 게이트 층간 절연막이 완전히 제거되고 이어서 그 하부의 부유 게이트 패턴(125)이 식각되기 시작하여 손상을 받는 것이다. 특히, 게이트 층간 절연막의 식각 조건이 부유 게이트 패턴을 구성하는 물질에 대한 식각 선택비가 크지 않은 경우 더욱 부각될 수 있다.
그러나, 본 발명에 따르면, 십자모양을 갖는 부유 게이트 패턴에서는 이러한 식각 손상이 발생되지 않거나 감소된다.
도 8b를 참조하면, 게이트 층간 절연막(130)의 측면부인 B와 C가 동시에 노출되기 때문에, 이들은 동시에 식각되어 게이트 층간 절연막의 제거 시간이 그 만큼 감소된다. 이와 함께, 제 2 도전 패턴의 상부(124)와 제 2 도전 패턴의 하부(122)의 경계 코너 부분(D)은 완만하게 완곡(rounded)된 형태를 가지므로, 동시에 노출되는 부분이 증가된다. 때문에, B-D'의 높이 만큼 식각되면 게이트 층간 절연막은 완전히 제거될 수 있다. C는 B보다 작은 높이를 가지므로, B 부분이 식각될 때 C는 완전히 제거될 수 있다. 따라서, 종래의 A 높이 또는 B 높이를 식각하여야 하는 것이 B-D'으로 감소되어, 종래 보다 절반 이하의 짧은 시간 내에 게이트 층간 절연막(130)이 제거될 수 있다. 따라서, 게이트 층간 절연막의 식각시 그 하부의 부유 게이트 패턴(125)의 손상이 발생되지 않거나 종래보다 적게 발생될 수 있다.
도 9a 내지 도 9d는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 사시도들이다. 도 7a 내지 도 7d까지의 제조공정 은 제 1 실시예와 동일하므로 자세한 설명은 생략한다.
도 9a를 참조하면, 도 7d에서 형성된 제 2 도전막(123) 및 소자분리 패턴(104)의 상부면에 마스크막이 형성된 후 패터닝되어 제 2 도전막 상부의 양측이 노출되도록, 제 2 도전막과 평행하고 그 폭이 제 2 도전막(123) 보다 좁은 마스크 패턴(153)이 형성된다. 이 마스크 패턴(153)의 폭은 최소 회로 선폭보다 좁은 폭을 가질 수 있다.
도 9b를 참조하면, 상기 마스크 패턴(153)을 식각 마스크로 제 2 도전막 상부의 양측을 식각하여, 제 2 도전 패턴(123')이 형성된다. 이에 따라, 제 2 도전 패턴의 상부(124)는 제 2 도전 패턴의 하부(122)보다 좁은 폭을 갖는다. 제 2 도전 패턴(123')의 단면은 역 T(inverse T)자 모양을 가지게 된다. 제 1 도전 패턴(121)과 제 2 도전 패턴(123')이 결합되어, 부유 게이트 패턴(125)을 구성한다. 형성된 부유 게이트 패턴(125)은 활성영역에 수직한 방향(이후 형성될 제어 게이트 전극 방향)의 단면이 십자모양이 된다. 마스크 패턴(153)은 제거된다.
제 1 실시예에서는 제 2 도전막(123)이 등방성 식각되므로, 제 2 도전 패턴(123')의 모서리가 완곡(rounded)되지만, 도 9b에서는 각진 모서리를 가지는 것으로 도시되어 있다. 이것은 건식 식각 방법으로 제 2 도전막이 식각되는 것을 예시할 뿐이며, 반드시 이러한 구조만을 가지는 것은 아니다. 예컨대, 제 2 실시예서도 등방성 식각 방법, 예를 들면 습식 식각, 이 사용되어 제 1 실시예와 동일하게 완만하게 완곡될 수도 있다.
도 9c를 참조하면, 제 2 도전 패턴(123')을 식각 마스크로 사용하여 소자분 리 패턴(104)의 노출된 상부면을 식각한다. 이러한 식각 공정을 통해, 소자분리 패턴(104)의 상부면은 리세스되어, 부유 게이트 패턴들의 사이에서 제 1 도전 패턴(121)보다 낮아진다. 도 9c에서는 리세스(105)의 가장자리가 각 진 모양을 하고 있으나, 실제로는 완만한 형태를 가질 수 있다. 한편, 제2 도전 패턴(123')의 폭은 그 아래의 활성영역(102) 폭보다 넓기 때문에, 소자분리 패턴(104)을 리세스시키는 공정에서 활성영역(102) 및 게이트 절연막(110)에 대한 식각 손상을 방지할 수 있다.
도 9d를 참조하면, 소자분리 패턴(104)의 상부면이 리세스된 결과물 상에, 활성영역들(102)을 가로지르는 워드 라인 구조물이 형성된다. 워드 라인 구조물은 차례로 적층된 부유 게이트 전극(120), 게이트 층간 절연막(130) 및 제어 게이트 전극(140)으로 이루어진다. 워드 라인 구조물을 형성하는 것은 소자분리 패턴(104)의 상부면이 리세스된 결과물의 전면에 게이트 층간 절연막 및 제어 게이트 도전막을 차례로 형성한 후, 제어 게이트 도전막, 게이트 층간 절연막 및 부유 게이트 패턴(125)을 패터닝하여 활성영역(102)을 노출시키는 것을 포함한다. 상기 패터닝 공정에 의하여, 부유 게이트 패턴(125)을 구성하는 제 1 도전 패턴(121), 제 2 도전 패턴의 하부(122) 및 제 2 도전 패턴의 상부(124)는, 각각 하부 게이트 패턴(120a), 중간부 게이트 패턴(120b) 및 상부 게이트 패턴(120c)으로 되어 부유 게이트 전극(120)을 구성한다. 한편, 인접한 부유 게이트 패턴의 상부들(124) 사이의 간격이 하부들(122)보다 넓으므로, 제어 게이트 도전막을 보이드 없이 형성하는 데 유리하다.
이에 따라, 형성된 부유 게이트 전극(120)은 활성영역(102)에 수직한 방향 즉, 제어 게이트 전극(140)을 따라 신장된 방향으로 절단된 단면이 십자(cross) 모양이 된다. 활성영역 방향으로의 단면은 직사각형 모양일 수 있다.
이후, 워드 라인 구조물을 마스크로 활성영역에 불순물 이온이 주입되어, 불순물 영역들(도 4c의 103)이 형성된다.
도 10a 내지 도 10e는 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 사시도들이다. 도 7a 내지 도 7d까지의 제조공정은 제 1 실시예와 동일하므로 자세한 설명은 생략한다.
도 10a를 참조하면, 도 7d에서 형성된 제 2 도전막(123) 및 소자분리 패턴(104)의 상부면에 마스크막이 형성된 후 패터닝되어, 제 2 도전막(123)보다 좁은 폭을 갖는 기둥형의 마스크 패턴(155)이 형성된다. 기둥은 실린더형일 수 있다. 이 마스크 패턴(155)의 폭은 최소 회로 선폭보다 좁은 폭을 가질 수 있다.
도 10b를 참조하면, 상기 마스크 패턴(155)을 식각 마스크로 제 2 도전막(123)의 상부를 식각하여, 제 2 도전 패턴(123')이 형성된다. 이에 따라, 제 2 도전 패턴의 상부(124)는 제 2 도전 패턴의 하부(122)보다 좁은 폭을 갖는다. 제 2 도전 패턴(123')의 단면은 어느 방향으로도 역 T(inverse T)자 모양을 가진다. 제 1 도전 패턴(121)와 제 2 도전 패턴(123')이 결합되어, 부유 게이트 패턴(125)을 구성한다. 형성된 부유 게이트 패턴(125)은 활성영역에 수직한 방향(이후 형성될 제어 게이트 전극 방향)의 단면이 십자(cross) 모양이 된다. 제 2 도전 패턴(123')의 형성 후 마스크 패턴(155)는 제거될 수 있다.
이때, 제 1 실시예에서는 제 2 도전막(123)이 등방성 식각되므로, 제 2 도전 패턴(125)의 모서리가 완곡(rounded)되지만, 도 10b에서는 각진 모서리를 가지는 것으로 도시되어 있다. 이것은 건식 식각 방법으로 제 2 도전막이 식각되는 것을 예시할 뿐이며, 반드시 이러한 구조만을 가지는 것은 아니다. 예컨대, 제 3 실시예서도 화학적 건식 식각 공정이 추가로 수행되어 제 1 실시예와 동일하게 완만하게 완곡될 수도 있다.
도 10c를 참조하면, 제 2 도전 패턴(123')을 식각 마스크로 사용하여 소자분리 패턴(104)의 노출된 상부면을 식각한다. 이러한 식각 공정을 통해, 소자분리 패턴(104)의 상부면은 리세스되어, 부유 게이트 패턴들의 사이에서 제 1 도전 패턴(121)보다 낮아진다. 도 10c에서는 리세스(105)의 가장자리가 각 진 모양을 하고 있으나, 실제로는 완만한 형태를 가질 수 있다. 한편, 제2 도전 패턴(123')의 폭은 그 아래의 활성영역(102) 폭보다 넓기 때문에, 소자분리 패턴(104)을 리세스시키는 공정에서 활성영역(102) 및 게이트 절연막(110)에 대한 식각 손상을 방지할 수 있다.
도 10d를 참조하면, 소자분리 패턴(104)의 상부면이 리세스된 결과물 상에, 활성영역(102)을 가로지르는 워드 라인 구조물이 형성된다. 워드 라인 구조물은 차례로 적층된 부유 게이트 전극(120), 게이트 층간 절연막(130) 및 제어 게이트 전극(140)으로 이루어진다. 워드 라인 구조물을 형성하는 것은 소자분리 패턴(104)의 상부면이 리세스된 결과물의 전면에 게이트 층간 절연막 및 제어 게이트 도전막을 차례로 형성한 후, 제어 게이트 도전막, 게이트 층간 절연막 및 부유 게 이트 패턴(125)을 패터닝하여 활성영역(102)을 노출시키는 것을 포함한다. 상기 패터닝 공정에 의하여, 부유 게이트 패턴(125)을 구성하는 제 1 도전 패턴(121), 제 2 도전 패턴의 하부(122) 및 제 2 도전 패턴의 상부(124)는, 각각 하부 게이트 패턴(120a), 중간부 게이트 패턴(120b) 및 상부 게이트 패턴(120c)으로 되어 부유 게이트 전극(120)을 구성한다. 한편, 인접한 부유 게이트 패턴의 상부들(124) 사이의 간격이 하부들(122)보다 넓으므로, 제어 게이트 도전막을 보이드 없이 형성하는 데 유리하다.
제 3 실시예에서는 제어 게이트 전극(140)이 부유 게이트 전극을 구성하는 제 2 도전 패턴의 상부(124)보다 넓은 폭을 가지기 때문에, 부유 게이트 전극의 상부가 제어 게이트 전극(140)에 의해 덮어져 감추어진다. 형성된 부유 게이트 전극(120)은 제어 게이트 전극(140)을 따라 신장된 방향으로 절단된 단면이 십자(cross) 모양이 되고, 활성영역(102)을 따라 신장된 방향으로 절단된 단면이 역 T(inverse T)자 모양이 된다.
이후, 워드 라인 구조물(GL)을 마스크로 활성영역에 반도체 기판과 반대 도전형의 불순물 이온이 주입되어, 불순물 영역들(도 5c의 103)이 형성된다.
도 11a 내지 도 11e는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 제조방법을 설명하기 위한 공정 사시도들이다. 도 7a 내지 도 7d까지의 제조공정은 제 1 실시예와 동일하므로 자세한 설명은 생략한다.
도 11a를 참조하면, 도 7d에서 형성된 제 2 도전막(123) 및 소자분리 패턴(104)의 상부면에 마스크막이 형성된 후 패터닝되어, 제 2 도전막(123)를 가로지르 는 방향으로 배열된 마스크 패턴(157)이 형성된다. 이 마스크 패턴(157)은 향후 형성될 제어 게이트 전극이 형성될 위치에 평행하게 형성되며, 그 폭은 제어 게이트 전극보다 좁다. 나아가, 그 폭은 최소 회로 선폭보다 좁은 폭을 가질 수 있다.
도 11b를 참조하면, 상기 마스크 패턴(157)을 식각 마스크로 제 2 도전막의 상부를 식각하여, 제 2 도전 패턴들(123')이 형성된다. 이에 따라, 제 2 도전 패턴의 상부(124)는 제 2 도전 패턴의 하부(122)보다 좁은 폭을 갖는다. 제 2 도전 패턴(123')의 활성영역을 따라 신장된 방향으로 절단된 단면은 역 T(inverse T)자 모양을 가지게 된다. 제 2 도전 패턴(123')의 형성 후 마스크 패턴(157)은 제거될 수 있다.
도 11c를 참조하면, 소자분리 패턴(104)을 리세스(recess)하여 제 2 도전 패턴의 상부(124) 측면을 노출시킨다. 상기 리세스는 제 2 도전막에 비해 소자분리 패턴에 식각 선택성을 갖는 식각 조건으로, 소자분리 패턴(104)이 전면 식각 또는 습식 식각될 수 있다.
도 11d를 참조하면, 제 2 도전 패턴(123')이 등방성 식각된다. 이에 따라, 등방성 식각된 제 2 도전 패턴의 상부(124')는 하부(122')보다 좁은 폭을 가진다. 제 2 도전 패턴(123')의 단면은 어느 방향으로도 역 T(inverse T)자 모양을 가지게 된다. 제 1 도전 패턴(121)과 제 2 도전 패턴(123')이 결합되어, 부유 게이트 패턴(125)을 구성한다. 형성된 부유 게이트 패턴(125)은 활성영역에 수직한 방향(이후 형성될 제어 게이트 전극 방향)으로의 단면이 십자(cross) 모양이 된다.
제 2 도전 패턴(123')의 등방성 식각은 소자분리 패턴(104)에 비하여 제 2 도전막(123)을 선택적으로 식각하는 식각 방법이 사용될 수 있다. 바람직하게는 습식 식각 방법 또는 불소 가스를 사용하는 화학적 건식 식각(chemical dry etching) 방법이 사용될 수 있다. 이때, 화학적 건식 식각 방법에서는 등방성 식각을 위하여 기판에는 바이어스가 인가되지 않을 수 있다. 제 2 도전 패턴(123')이 등방성 식각됨에 따라, 제 2 도전 패턴(123')의 상부(124')와 제 2 도전 패턴(123')의 하부(122')의 경계 코너 부분은 완만하게 완곡(rounded)된 형태를 가질 수 있다. 또한, 제 2 도전 패턴 상부(124')의 코너 부분도 완만하게 완곡(rounded)될 수 있다.
도 11e를 참조하면, 제 2 도전 패턴(123')을 식각 마스크로 사용하여 소자분리 패턴(104)의 노출된 상부면을 식각한다. 이러한 식각 공정을 통해, 소자분리 패턴(104)의 상부면은 리세스되어, 부유 게이트 패턴들의 사이에서 제 1 도전 패턴(121)보다 낮아진다. 도 11e에서는 리세스(105)의 가장자리가 각 진 모양을 하고 있으나, 실제로는 완만한 형태를 가질 수 있다. 한편, 제2 도전 패턴(123')의 폭은 그 아래의 활성영역(102) 폭보다 넓기 때문에, 소자분리 패턴들(104)을 리세스시키는 공정에서 활성영역(102) 및 게이트 절연막(110)에 대한 식각 손상을 방지할 수 있다.
도 11f를 참조하면, 소자분리 패턴(104)의 상부면이 리세스된 결과물 상에, 활성영역(102)을 가로지르는 워드 라인 구조물이 형성된다. 워드 라인 구조물은 차례로 적층된 부유 게이트 전극(120), 게이트 층간 절연막(130) 및 제어 게이트 전극(140)으로 이루어진다. 워드 라인 구조물을 형성하는 것은 소자분리 패턴 (104)의 상부면이 리세스된 결과물의 전면에 게이트 층간 절연막 및 제어 게이트 도전막을 차례로 형성한 후, 제어 게이트 도전막, 게이트 층간 절연막 및 부유 게이트 패턴(125)을 패터닝하여 활성영역(102)을 노출시키는 것을 포함한다. 상기 패터닝 공정에 의하여, 부유 게이트 패턴(125)을 구성하는 제 1 도전 패턴(121), 제 2 도전 패턴의 하부(122) 및 제 2 도전 패턴의 상부(124)는, 각각 하부 게이트 패턴(120a), 중간부 게이트 패턴(120b) 및 상부 게이트 패턴(120c)으로 되어 부유 게이트 전극(120)을 구성한다. 한편, 인접한 부유 게이트 패턴의 상부들(124) 사이의 간격이 하부들(122)보다 넓으므로, 제어 게이트 도전막을 보이드 없이 형성하는 데 유리하다.
제 4 실시예에서는 제어 게이트 전극(140)이 부유 게이트 전극을 구성하는 제 2 도전 패턴의 상부(124')보다 넓은 폭을 가지기 때문에, 부유 게이트 전극의 상부(124')가 제어 게이트 전극(140)에 의해 덮어져 감추어진다. 형성된 부유 게이트 전극(120)은 제어 게이트 전극(140)을 따라 신장된 방향으로 절단된 단면이 십자(cross) 모양이 되고, 활성영역(102) 방향으로의 단면이 역 T(inverse T)자 모양이 된다.
이후, 워드 라인 구조물(GL)을 마스크로 활성영역에 반도체 기판과 반대 도전형의 불순물 이온이 주입되어, 불순물 영역들(도 6c의 103)이 형성된다.
상기 제3 실시예 및 제 4 실시예의 마스크 패턴들(155, 157)은 최소 회로 선폭 보다 좁은 폭을 가질 수 있다. 그러나, 이러한 최소 회로 선폭 보다 좁은 폭을 형성하는 것은 일반적이지 않다.
최소 회로 선폭 보다 좁은 폭을 갖는 마스크 패턴을 형성하는 방법들이 개시된다. 본 발명의 실시예들은 예시되는 방법들에 한정되는 것은 아니며, 다른 여러 가지 가능한 방법들이 사용될 수도 있음은 자명하다.
도 12a 내지 도 12f는 최소 회로 선폭 보다 좁은 폭을 갖는 마스크 패턴을 형성하는 방법의 일 예를 도시한다.
도 12a를 참조하면, 반도체 기판(210) 상에 반사 방지막(211) 및 하드 마스크막(212)이 형성된다. 반사 방지막(211)은 반사도(reflectivity)가 낮은 통상의 유기 ARC(organic antireflection coating)으로 형성될 수 있다. 하드 마스크막(212)은 예를 들면, 400Å 정도의 두께를 가지는 실리콘옥시나이트라이드막 또는 실리콘 질화막일 수 있다. 실리콘을 포함하지 않은 포토레지스트막이 코팅되고, 통상적인 노광 및 현상 공정으로 최소 회로 선폭을 갖는 포토레지스트 패턴(213)이 형성된다.
다른 방법으로, 반사 방지막(211) 및 하드마스크막(212) 대신 다른 포토레지스트막이 코팅되어 사용될 수도 있다.
도 12b를 참조하면, 포토레지스트 패턴(213)은 플로우 공정을 통하여 원래 형성된 간격보다 좁은 간격을 가지는 패턴(213')으로 변형된다. 이에 따라, 패턴들(213') 사이의 간격이 10 내지 40nm 만큼 감소될 수 있다. 플로우 공정은 포토레지스트 패턴을 120 내지 150℃에서 열처리하는 것에 의하여 수행될 수 있다.
도 12c를 참조하면, 플로우 공정으로 좁아진 간격의 내부에 실리콘을 포함하는 유기물(214)로 채워진다. 실리콘 함유 유기막(214)은 실리콘이 함유된 포토레 지스트막으로, ArF, KrF 또는 F2용 포토레지스트막일 수 있다.
도 12d를 참조하면, 실리콘을 포함하지 않은 포토레지스트 패턴(213')이 선택적으로 제거되어, 실리콘을 포함하는 유기물 패턴(214')이 생성된다. 실리콘을 포함하지 않은 포토레지스트 패턴의 선택적 제거를 위하여, 산소 플라즈마 또는 건식 식각 공정이 수행될 수 있다. 산소 플라즈마가 사용될 경우, 아르곤(Ar), 염소(Cl2), 이산화황(SO2), CF4 가스 등이 추가로 포함될 수 있다.
도 12e를 참조하면, 실리콘을 포함하는 유기물 패턴(214')을 식각 마스크로 하여, 그 하부의 하드 마스크막(212) 및 반사 방지막(211)을 식각하여 최소 회로 선폭보다 좁은 폭을 가지는 마스크 패턴(215)이 형성된다.
도 12b에서 설명된 방법으로, 포토레지스트 패턴(213)에 플로우 공정이 수행되면, 패턴들(213') 사이의 간격을 효과적으로 감소시킬 수 있는 장점이 있다. 반면, 도 13과 같이, 패턴들(213')의 측면이 곡면을 가지게 되므로, 패턴들 간의 간격이 정확하게 정의되지 못할 수 있다.
도 14a 내지 도 14c는 포토레지스트 패턴의 플로우 공정 이외의 다른 방법으로 포토레지스트 패턴들 사이의 간격을 감소시킬 수 있는 일 예를 개시한다.
도 14a를 참조하면, 도 12a와 유사한 방법으로 반도체 기판(210) 상에 제 1 포토레지스트막을 코팅하고 통상의 노광 및 현상 공정으로 제 1 포토레지스트 패턴(213)이 형성된다. 필요에 따라 반도체 기판(210) 상에 하드 마스크막, 반사 방지막 또는 이들의 적층막(211)이 더 형성될 수도 있다. 제1 포토레지스트 패턴(213) 은 노광 공정에서 정의할 수 있는 최소 회로 선폭으로 형성될 수 있다.
도 14b 및 도 14c를 참조하면, 상기 제1 포토레지스트 패턴(213) 상에 유기막(214)이 형성된다. 유기막은 포토레지스트막일 수 있다. 이어서, 화학흡착법(chemical attachment process)을 이용하여, 제 2 포토레지스트 패턴(214')이 형성된다. 화학흡착법에 의하면, 제 1 포토레지스트 패턴(213) 상에 형성된 제 2 포토레지스트막(214)이 110 내지 150℃에서 베이크 처리된다. 이에 따라, 제 2 포토레지스트막(214)이 제 1 포토레지스트 패턴 표면에 잔류된 산과 반응하여 제 1 포토레지스트막과의 접촉부분이 폴리머 형태로 결합한다. 제 2 포토레지스트막이 폴리머 형태로 결합된 결과물을 린스하여 미반응된 제 2 포토레지스트막을 제거하면, 제 1 포토레지스트 패턴들의 측벽 및 상부면에 폴리머 형태의 제 2 포토레지스트막 만이 잔존한다. 이에 따라, 제 2 포토레지스트 패턴(214')이 형성되고, 패턴들 사이의 간격이 10 내지 40nm 만큼 감소되어 최소 회로 선폭 이하의 간격을 가질 수 있다.
도 15a 내지 도 15d는 포토레지스트 패턴의 플로우 공정 이외의 다른 방법으로 포토레지스트 패턴들 사이의 간격을 감소시킬 수 있는 다른 예를 개시한다.
도 15a를 참조하면, 도 12a와 유사한 방법으로 반도체 기판(210) 상에 포토레지스트막을 코팅하고 통상의 노광 및 현상 공정으로 포토레지스트 패턴(213)이 형성된다. 필요에 따라 반도체 기판(210) 상에 하드 마스크막, 반사 방지막 또는 이들의 적층막(211)이 더 형성될 수도 있다. 포토레지스트 패턴(213)은 노광 공정에서 정의할 수 있는 최소 회로 선폭으로 형성될 수 있다.
도 15b를 참조하면, 상기 포토레지스트 패턴(213) 상에 패턴들 사이의 간격을 채우도록 유기막(214)이 형성된다. 유기막(214)은 포토레지스트막일 수 있다.
도 15c 및 도 15d를 참조하면, 유기막(214)으로 덮혀진 포토레지스트 패턴(213)을 플로우시킨다. 이에 따라, 원래 형성된 폭보다 좁은 폭을 가지는 패턴(213')으로 변형된다. 이때의 변형은 도 12b 단계의 플로우에서와는 달리, 플로우되는 포토레지스트의 상부가 유기막으로 덮혀져 있기 때문에, 도 13과 같이 측면이 곡면을 이루는 것을 감소시킬 수 있다. 따라서, 도 13보다 정확한 모양의 패턴이 정의될 수 있다. 유기막(214)는 선택적으로 제거된다. 이에 따라, 패턴(213') 사이의 폭이 10 내지 40nm 만큼 감소될 수 있다. 플로우 공정은 포토레지스트 패턴을 120 내지 150℃에서 열처리하는 것에 의하여 수행될 수 있다.
본 발명에 따르면, 부유 게이트 전극의 제어 게이트 전극을 따라 신장된 방향으로 절단된 단면이 십자(cross) 모양으로 된다. 더구나, 부유 게이트 전극의 활성영역을 따라 신장된 방향으로 절단된 단면이 역 T(inverse T)자 모양으로 될 수 있다. 이에 따라, 부유 게이트 전극의 단면 면적을 감소시킬 수 있고 부유 게이트 전극 간의 거리를 증가시킬 수 있다. 때문에, 인접하는 워드라인의 제어 게이트 전극 및 부유 게이트 전극, 또는 동일 워드 라인의 부유 게이트 전극에 의한 간섭 효과를 최소화할 수 있다. 이러한 간섭 효과의 감소는 부유 게이트 전극의 표면적을 증가시킬 수 있는 공정 상의 여유를 만들기 때문에, 본 발명에 따른 부유 게이트 전극은 간섭 효과의 증가 없이 커플링 비율을 증가시킬 수 있다. 그 결과, 본 발명에 따른 비휘발성 메모리 장치는 고집적화에 따른 전기적 간섭 및 커플링 비율의 감소 문제를 극복할 수 있다.
Claims (22)
- 반도체 기판의 소정영역에 형성되되, 활성영역을 한정하는 소자분리 패턴;상기 활성영역의 상부에 일 방향으로 절단된 단면이 십자(cross) 모양을 갖는 부유 게이트 전극;상기 부유 게이트 전극과 상기 활성영역 사이에 개재된 게이트 절연막;상기 부유 게이트 전극 상에 배치되되, 상기 활성영역을 가로지르는 제어 게이트 전극; 및상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 개재된 게이트 층간 절연막을 포함하는 비휘발성 메모리 장치.
- 청구항 1에 있어서,상기 일 방향은 상기 제어 게이트 전극을 따라 신장된 방향인 비휘발성 메모리 장치.
- 청구항 2에 있어서,상기 활성영역을 따라 신장된 방향으로 절단된 상기 부유 게이트 전극의 단면은 직사각형 모양 또는 역 T(inverse T)자 모양인 비휘발성 메모리 장치.
- 청구항 1에 있어서,상기 부유 게이트 전극은,상기 게이트 절연막 상의 하부 게이트 패턴;상기 하부 게이트 패턴 상의 중간부 게이트 패턴; 및상기 중간부 게이트 패턴 상의 상부 게이트 패턴을 포함하되;상기 중간부 게이트 패턴은 상기 하부 게이트 패턴 및 상기 상부 게이트 패턴보다 넓은 폭을 갖는 비휘발성 메모리 장치.
- 청구항 4에 있어서,상기 중간부 게이트 패턴과 상기 상부 게이트 패턴 경계의 코너는 완만하게 완곡(rounded)된 비휘발성 메모리 장치.
- 청구항 4에 있어서,상기 하부 게이트 패턴의 폭은 상기 활성영역 상부면의 것과 동일한 비휘발성 메모리 장치.
- 청구항 4에 있어서,상기 상부 게이트 패턴의 폭은 상기 제어 게이트 전극의 폭보다 작고, 상기 상부 게이트 패턴은 상기 제어 게이트 전극에 의해 덮여지는 비휘발성 메모리 장치.
- 청구항 1에 있어서,상기 제어 게이트 전극은 상기 부유 게이트 전극의 하부면보다 낮은 하부면을 갖는 비휘발성 메모리 장치.
- 반도체 기판의 소정영역에 형성되되, 활성영역을 한정하는 소자분리 패턴;상기 활성영역의 상부에 게이트 절연막을 개재하여 배치되되, 제 1 게이트 패턴 및 상기 제 1 게이트 패턴 상부의 제 2 게이트 패턴을 포함하는 부유 게이트 전극; 및상기 부유 게이트 전극 상에 게이트 층간 절연막을 개재하여 배치되고, 상기 활성영역을 가로지르는 제어 게이트 전극을 포함하되;상기 제 2 게이트 패턴 상부면의 폭은 상기 제 1 게이트 패턴의 것보다 좁고, 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴의 경계는 완만하게 완곡(rounded)된 비휘발성 메모리 장치.
- 소자분리 패턴에 의해 한정되는 반도체 기판의 활성영역 상에 게이트 절연막을 개재하여, 상기 소자분리 패턴에 의해 둘러싸이면서 일 방향으로 절단된 단면이 십자(cross) 모양을 갖는 부유 게이트 패턴을 형성하고;상기 부유 게이트 패턴 상에 게이트 층간 절연막 및 제어 게이트 도전막을 형성하고; 그리고상기 제어 게이트 도전막, 상기 게이트 층간 절연막 및 상기 부유 게이트 패 턴을 패터닝하여, 상기 활성영역을 가로지르는 제어 게이트 전극을 형성하는 것을 포함하되, 상기 활성영역과 상기 제어 게이트 전극 사이에는 게이트 층간 절연막 및 부유 게이트 전극이 개재되는 비휘발성 메모리 장치의 제조방법.
- 청구항 10에 있어서,상기 부유 게이트 패턴을 형성하는 것은,상기 반도체 기판상에 게이트 절연막, 제 1 도전막 및 그 상부의 하드 마스크패턴을 형성하고;상기 하드 마스크 패턴을 식각 마스크로, 상기 제 1 도전막을 식각하여 제 1 도전패턴을 형성하고, 이어서 상기 반도체 기판을 식각하여 상기 활성영역을 한정하는 트렌치를 형성하고;상기 트렌치를 채우되, 상기 하드 마스크 패턴을 노출하도록 평탄화된 소자분리 패턴을 형성하고;상기 하드 마스크 패턴을 선택적으로 제거하여, 상기 소자분리 패턴의 측면 및 상기 제 1 도전패턴의 상부면을 노출시키는 갭 영역을 형성하고;상기 노출된 소자분리 패턴의 측면을 식각하여, 상기 갭 영역을 상기 제 1 도전패턴보다 넓은 폭을 갖도록 확장하고; 그리고상기 갭 영역 내부에 역 T(inverse T)자 모양의 제 2 도전패턴을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
- 청구항 11에 있어서,상기 제 2 도전패턴을 형성하는 것은,상기 갭 영역 내부에 채우되, 상기 소자분리 패턴을 노출하도록 평탄화된 제 2 도전막을 형성하고;상기 소자분리 패턴을 리세스하여, 상기 제2 도전막의 상부를 노출시키고; 그리고상기 노출된 제 2 도전막의 상부를 등방성 식각하여, 상기 제 2 도전막의 상부가 상기 소자분리 패턴에 의해 덮인 제 2 도전막의 하부보다 좁은 폭을 갖도록 하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
- 청구항 11에 있어서,상기 제 2 도전패턴을 형성하는 것은,상기 갭 영역 내부에 채우되, 상기 소자분리 패턴을 노출하도록 평탄화된 제 2 도전막을 형성하고;상기 제 2 도전막 상에, 상기 제 2 도전막의 상부 양측이 노출되도록, 상기 제 2 도전막 보다 좁은 폭을 갖는 마스크 패턴을 형성하고; 그리고상기 마스크 패턴을 식각 마스크로 상기 노출된 제 2 도전막의 상부 양측을 식각하여, 상기 제 2 도전막의 상부가 상기 제 2 도전막의 하부보다 좁은 폭을 갖도록 하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
- 청구항 11에 있어서,상기 제 2 도전패턴을 형성하는 것은,상기 갭 영역 내부에 채우되, 상기 소자분리 패턴을 노출하도록 평탄화된 제 2 도전막을 형성하고;상기 제 2 도전막 상에, 상기 제 2 도전막 보다 좁은 폭을 갖는 실린더형의 마스크 패턴을 형성하고; 그리고상기 실린더형의 마스크 패턴을 식각 마스크로 상기 제 2 도전막 상부를 식각하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
- 청구항 11에 있어서,상기 제 2 도전패턴을 형성하는 것은,상기 갭 영역 내부에 채우되, 상기 소자분리 패턴을 노출하도록 평탄화된 제 2 도전막을 형성하고;상기 제2 도전막 상에, 상기 제2 도전막을 가로지르는 마스크 패턴을 형성하고;상기 마스크 패턴을 식각 마스크로 상기 제 2 도전막의 상부를 식각하고;상기 소자분리 패턴을 리세스하여, 상기 제 2 도전막의 상부를 노출시키고; 그리고상기 노출된 제 2 도전막의 상부를 등방성 식각하여, 상기 제 2 도전막의 상부가 상기 소자분리 패턴에 의해 덮인 제 2 도전막의 하부보다 좁은 폭을 갖도록 하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
- 청구항 14 또는 청구항 15에 있어서,상기 마스크 패턴은 상기 제어 게이트 전극이 형성될 위치에 형성되되, 상기 제어 게이트 전극보다 좁은 폭을 갖는 비휘발성 메모리 장치의 제조방법.
- 청구항 13 내지 청구항 15 중 어느 한 항에 있어서,상기 마스크 패턴을 형성하는 것은,상기 평탄화된 제2 도전막 및 소자분리 패턴의 상부면에 마스크막을 형성하고; 그리고최소 회로 선폭보다 좁은 폭을 갖는 마스크 패턴을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
- 청구항 17에 있어서,상기 최소 회로 선폭보다 좁은 폭을 갖는 마스크 패턴을 형성하는 것은,상기 마스크막 상에 포토레지스트막을 증착한 후 노광하여, 최소 회로 간격의 포토레지스트 패턴을 형성하고;상기 포토레지스트 패턴의 간격을 감소시킨 후, 상기 감소된 간격의 내부에 실리콘을 포함하는 유기물을 채우고;상기 포토레지스트 패턴을 제거하여, 상기 유기물 패턴을 형성하고; 그리고상기 유기물 패턴을 식각 마스크로 상기 마스크막을 패터닝하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
- 청구항 18에 있어서,상기 간격을 감소시키는 것은,상기 포토레지스트 패턴을 플로우하는 것에 의한 비휘발성 메모리 장치의 제조방법.
- 청구항 18에 있어서,상기 간격을 감소시키는 것은,상기 포토레지스트 패턴 상부에 유기막을 형성하고;상기 유기막을 열처리하여, 상기 유기막의 일부가 상기 포토레지스트 패턴과 반응하여 부착되도록 하고; 그리고상기 미반응된 유기막을 제거하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
- 청구항 18에 있어서,상기 간격을 감소시키는 것은,상기 포토레지스트 패턴 상부에 유기막을 형성하고;상기 포토레지스트 패턴을 플로우하는 상기 간격을 감소시키고; 그리고상기 유기막을 제거하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
- 청구항 10에 있어서,상기 소자분리 패턴의 상부면이 적어도 상기 부유 게이트 패턴의 하부면 보다 낮아질 때까지 상기 부유 게이트 패턴 사이의 상기 소자분리 패턴을 리세스하는 것을 더 포함하는 비휘발성 메모리 장치의 제조방법.
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| KR100880323B1 (ko) * | 2007-05-11 | 2009-01-28 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
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Also Published As
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