JP2014135514A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体基板2に形成されたトレンチ3には、埋設絶縁体4が埋設されている。埋設絶縁体4の上部は、半導体基板2の表面よりも上方に突出している。半導体基板2の表面上には、トンネル酸化膜5が形成されている。埋設絶縁体4の側方において、トンネル酸化膜5上には、フローティングゲート6が埋設絶縁体の上部を超える高さまで形成されている。フローティングゲート6は、埋設絶縁体の上部から間隔を開けた位置において当該埋設絶縁体4の上方に迫り出した側部を含む。フローティングゲート6の上部および側部上には、ONO膜13が当該フローティングゲート6の上部および側部に接して形成されている。そして、ONO膜13上には、コントロールゲート14が形成されている。
【選択図】図2
Description
図4は、STI構造を有するフラッシュメモリの構造を示す模式的な断面図である。
各トレンチ103には、酸化シリコン(SiO2)からなる埋設体104が埋設されている。埋設体104は、シリコン基板102の表面から突出しており、その突出した部分の側面は、シリコン基板102の表面と直交する平面になっている。また、埋設体104の上面は、その側面に直交し、シリコン基板102の表面と平行をなす平面になっている。
トレンチ103が延びる方向と直交する方向における埋設体104の側方において、トンネル酸化膜105上には、第1ポリシリコン層106および第2ポリシリコン層107からなるフローティングゲート108が形成されている。フローティングゲート108は、トレンチ103が延びる方向に所定幅を有している。
絶縁膜109上には、ポリシリコンからなるコントロールゲート110が形成されている。コントロールゲート110は、フローティングゲート108上だけでなく、その側方にも形成されている。
そこで、本発明の目的は、カップリング比の増大を図ることができる、半導体記憶装置を提供することである。
請求項3に記載の発明は、前記フローティングゲートの側部は、前記埋設絶縁体の上部から上方に突出する第1側部と、前記第1側部の上に形成され、前記埋設絶縁体から間隔を開けた位置において前記埋設絶縁体の上方に迫り出した第2側部とを含む、請求項1または2に記載の半導体記憶装置である。
この構成により、フローティングゲートとコントロールゲートとの間の容量CONOを確実に増大させることができる。
請求項5に記載の発明は、前記コントロールゲートにおける前記曲面と対向する部分は、前記第2絶縁膜と接している、請求項4に記載の半導体記憶装置である。
この構成により、フローティングゲートの側面積をさらに拡大することができる。その結果、フローティングゲートとコントロールゲートとの間の容量CONOをさらに増大させることができ、カップリング比をさらに増大させることができる。
請求項8に記載の発明のように、前記埋設絶縁体の上部は、前記半導体基板の表面に対して平行な平面を有していることが好ましい。
請求項9に記載の発明のように、前記トレンチは、その開口幅が、当該トレンチの底部から前記半導体基板の表面に向けて広がる断面視テーパ状に形成されていてもよい。
請求項11に記載の発明のように、前記ポリシリコンは、ドープトポリシリコンであることが好ましい。
請求項12に記載の発明のように、前記埋設絶縁体は、酸化シリコンからなることが好ましい。
請求項14に記載の発明のように、前記第2絶縁膜は、窒化シリコン膜を1対の酸化シリコン膜で挟み込んだONO(oxide-nitride-oxide)構造を有していることが好ましい。
図1は、本発明の一実施形態に係る半導体記憶装置の各部のレイアウトを示す平面図である。図2は、図1に示す半導体記憶装置の切断線II−IIにおける模式的な断面図である。
半導体記憶装置1は、STI構造を有するNOR型のフラッシュメモリである。半導体記憶装置1は、図2に示すように、半導体基板2を備えている。半導体基板2は、たとえば、シリコン基板である。半導体基板2には、複数のトレンチ3が所定方向(以下、この方向を「WL方向」という。)に一定の間隔で並列に形成されている。
各トレンチ3の間は、トレンチ3により分離されるアクティブエリアAAである。各アクティブエリアAAには、複数のフローティングゲート6がWL方向と直交する方向(以下、この方向を「BL方向」という。)に一定の間隔で並べて形成されている。また、フローティングゲート6は、WL方向にも整列している。すなわち、フローティングゲート6は、WL方向およびBL方向にそれぞれ一定の間隔を有する格子点上に配置されている。各フローティングゲート6は、BL方向に所定幅(たとえば、90nm)を有している。
第1導電層7は、埋設絶縁体4を超える位置まで形成されていて、たとえば、ドープトポリシリコンからなる。第1導電層7(フローティングゲート6)の第1側部9は、埋設絶縁体4における半導体基板2の表面から突出した部分の側面に沿った平面になっている。第1導電層7の上面は、第1導電層7(フローティングゲート6)の第1側部9と直交する平面になっている。
フローティングゲート6上には、窒化シリコン膜を1対の酸化シリコン膜で挟み込んだONO(oxide-nitride-oxide)構造を有するONO膜13が形成されている。ONO膜13のBL方向の幅は、フローティングゲート6のBL方向の幅と同じである。ONO膜13は、フローティングゲート6の第2側部、つまり第2導電層8の上面12およびWL方向の側面(平面10および曲面11)を被覆し、第1導電層7のWL方向の第1側部9の一部と接し、埋設絶縁体4の上面をさらに被覆している。これにより、WL方向に並ぶ各フローティングゲート6上のONO膜13は、連続している。
また、半導体基板2上には、図1に示すように、複数のビットラインBLがWL方向に並列に設けられている。各ビットラインBLは、アクティブエリアAA上に層間絶縁膜を介して設けられ、BL方向に延び、その下方の各ドレイン領域にコンタクトされている。ビットラインBLは、たとえば、タングステンからなる。
このように、フローティングゲート6に電子が蓄積されている状態と蓄積されていない状態とでは、メモリセルの閾値電圧が異なる。メモリセルからのデータの読み出し時には、ソースラインSLとビットラインBLとの間に電位差が形成され、コントロールゲートに適当な読み出し電圧が印加される。この読み出し電圧の印加により、ドレイン−ソース間に電流が流れれば、論理信号「1」が得られる。一方、ドレイン−ソース間に電流が流れなければ、論理信号「0」が得られる。
まず、図3Aに示すように、熱酸化法により、半導体基板2の表面上に、トンネル酸化膜5が形成される。そして、熱CVD(Chemical Vapor Deposition:化学気相成長)法により、トンネル酸化膜5上に、ドープトポリシリコン層32および窒化シリコン(SiN)層33がこの順に積層される。
その後、図3Dに示すように、熱酸化法(ライナー酸化法)により、トレンチ3の内面上に、シリコン酸化膜が形成される。次いで、HDP−CVD(High Density Plasma Chemical Vapor Deposition:高密度プラズマ化学的気相蒸着)法により、トレンチ3上に、酸化シリコンの堆積層が形成される。この堆積層により、トレンチ3が埋め尽くされるとともに、窒化シリコン層33の表面の全域が覆われる。トレンチ3の内面上のシリコン酸化膜とHDP−CVD法により形成された酸化シリコンの堆積層とは、一体化して酸化シリコン層34となる。
次いで、図3Fに示すように、リン酸(H3PO4)を用いたエッチングにより、窒化シリコン層33が除去される。
次に、図3Hに示すように、熱CVD法により、ドープトポリシリコン層32上に新たなドープトポリシリコン層35が積層される。そして、CMP法により、ドープトポリシリコン層35が研磨される。この研磨は、ドープトポリシリコン層35の表面が酸化シリコン層34の表面と面一になるまで続けられる。
以上のように、半導体記憶装置1では、半導体基板2に、トレンチ3が形成されている。トレンチ3には、埋設絶縁体4が埋設されている。埋設絶縁体4の上部は、半導体基板2の表面よりも上方に突出している。半導体基板2の表面上には、トンネル酸化膜5が形成されている。埋設絶縁体4の側方において、トンネル酸化膜5上には、フローティングゲート6が埋設絶縁体4の上部を超える高さまで形成されている。フローティングゲート6は、埋設絶縁体4の上部から間隔を開けた位置において当該埋設絶縁体4の上方に迫り出した側部を含む。
フローティングゲート6の側部(第2側部)が埋設絶縁体4の上方に迫り出しているので、フローティングゲート6が埋設絶縁体4の上方に迫り出していない構成と比較して、メモリセルの平面サイズを拡大することなく、フローティングゲート6の平面サイズを拡大することができる。また、フローティングゲート6の第2側部が平面10および曲面11からなる側面を含むので、その側面が平面のみからなる構成と比較して、フローティングゲート6の高さを大きくすることなく、フローティングゲート6の側面積を拡大することができる。その結果、フローティングゲート6とコントロールゲート14との対向面積を拡大することができる。フローティングゲート6とコントロールゲート14との対向面積の拡大により、フローティングゲート6とコントロールゲート14との間の容量CONOを増大させることができ、その容量CONOおよび半導体基板とフローティングゲート6との間の容量CTOXの和に対する容量CONOの比であるカップリング比CONO/(CONO+CTOX)を増大させることができる。
さらにまた、フローティングゲート6は、埋設絶縁体4の上部から上方に突出する第1側部9をさらに含む。つまり、フローティングゲート6の第1導電層7の第1側部9は、第2導電層8の曲面11の下方に連続している。そして、ONO膜13は、第1導電層7の第1側部9の一部に接している。これにより、フローティングゲート6の側面積をさらに拡大することができる。その結果、フローティングゲート6とコントロールゲート14との間の容量CONOをさらに増大させることができ、カップリング比をさらに増大させることができる。
また、本発明は、フラッシュメモリに限らず、EPROM(Erasable Programmable Read Only Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)およびDRAM(Dynamic Random Access Memory)など、フローティングゲートを有する不揮発性の半導体記憶装置に広く適用することができる。
項1.半導体基板と、前記半導体基板に形成されたトレンチに埋設され、その上部が前記半導体基板の表面よりも上方に突出した埋設絶縁体と、前記半導体基板の表面上に形成された第1絶縁膜と、前記埋設絶縁体の側方において、前記第1絶縁膜上に形成され、その側部が前記埋設絶縁体の上方に迫り出し、その側面が平面およびその下方に連続する曲面からなるフローティングゲートと、前記フローティングゲートの上面、前記平面および前記曲面に接する第2絶縁膜と、前記第2絶縁膜を挟んで前記フローティングゲートの前記上面、前記平面および前記曲面と対向するコントロールゲートとを含む、半導体記憶装置。
この構成により、フローティングゲートとコントロールゲートとの間の容量CONOを確実に増大させることができる。
項3.前記フローティングゲートは、第1導電層および第2導電層を前記第1絶縁膜上にこの順に積層した構造を有し、前記第2導電層の側部が前記埋設絶縁体の上方に迫り出し、前記第2導電層の側面に前記平面および前記曲面を有している、項1または2に記載の半導体記憶装置。
この構成により、フローティングゲートの側面積をさらに拡大することができる。その結果、フローティングゲートとコントロールゲートとの間の容量CONOをさらに増大させることができ、カップリング比をさらに増大させることができる。
項6.前記埋設絶縁体は、前記第1導電材料層の側面の一部が露出するまで除去され、前記第2絶縁膜は、前記第1導電材料層の露出している側面上にも形成される、項5に記載の半導体記憶装置の製造方法。
2 半導体基板
3 トレンチ
4 埋設絶縁体
5 トンネル酸化膜(第1絶縁膜)
6 フローティングゲート
7 第1導電層
8 第2導電層
9 第1側部(フローティングゲート(第1導電層)の第1側部)
10 平面(フローティングゲート(第2導電層)の平面)
11 曲面(フローティングゲート(第2導電層)の曲面)
12 上面(フローティングゲート(第2導電層)の上面)
13 ONO膜(第2絶縁膜)
14 コントロールゲート
32 ドープトポリシリコン層(第1導電材料層)
34 酸化シリコン層(堆積層)
35 ドープトポリシリコン層(第2導電材料層)
Claims (14)
- 半導体基板と、
前記半導体基板に形成されたトレンチに埋設され、その上部が前記半導体基板の表面よりも上方に突出した埋設絶縁体と、
前記半導体基板の表面上に形成された第1絶縁膜と、
前記埋設絶縁体の側方において、前記埋設絶縁体の上部を超える高さまで形成されたフローティングゲートであって、前記埋設絶縁体の上部から間隔を開けた位置において前記埋設絶縁体の上方に迫り出した側部を含むフローティングゲートと、
前記フローティングゲートの上部および側部に接する第2絶縁膜と、
前記第2絶縁膜を挟んで前記フローティングゲートの上部および側部と対向するコントロールゲートとを含む、半導体記憶装置。 - 前記フローティングゲートの側部は、前記埋設絶縁体の最上部よりも高い位置において、前記埋設絶縁体の上方に迫り出している、請求項1に記載の半導体記憶装置。
- 前記フローティングゲートの側部は、前記埋設絶縁体の上部から上方に突出する第1側部と、前記第1側部の上に形成され、前記埋設絶縁体から間隔を開けた位置において前記埋設絶縁体の上方に迫り出した第2側部とを含む、請求項1または2に記載の半導体記憶装置。
- 前記フローティングゲートの前記第2側部は、平面およびその下方に連続する曲面からなる側面を含む、請求項3に記載の半導体記憶装置。
- 前記コントロールゲートにおける前記曲面と対向する部分は、前記第2絶縁膜と接している、請求項4に記載の半導体記憶装置。
- 前記第2絶縁膜は、前記第1側部の少なくとも一部に接している、請求項3〜5のいずれか一項に記載の半導体記憶装置。
- 前記埋設絶縁体の上部は、平坦な表面を有している、請求項1〜6のいずれか一項に記載の半導体記憶装置。
- 前記埋設絶縁体の上部は、前記半導体基板の表面に対して平行な平面を有している、請求項1〜7のいずれか一項に記載の半導体記憶装置。
- 前記トレンチは、その開口幅が、当該トレンチの底部から前記半導体基板の表面に向けて広がる断面視テーパ状に形成されている、請求項1〜8のいずれか一項に記載の半導体記憶装置。
- 前記フローティングゲートは、ポリシリコンを含む、請求項1〜9のいずれか一項に記載の半導体記憶装置。
- 前記ポリシリコンは、ドープトポリシリコンである、請求項10に記載の半導体記憶装置。
- 前記埋設絶縁体は、酸化シリコンからなる、請求項1〜11のいずれか一項に記載の半導体記憶装置。
- 前記第1絶縁膜は、酸化シリコンからなる、請求項1〜12のいずれか一項に記載の半導体記憶装置。
- 前記第2絶縁膜は、窒化シリコン膜を1対の酸化シリコン膜で挟み込んだONO(oxide-nitride-oxide)構造を有している、請求項1〜13のいずれか一項に記載の半導体記憶装置。
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