JP2002203919A - 半導体装置、及び、不揮発性メモリの製造方法 - Google Patents
半導体装置、及び、不揮発性メモリの製造方法Info
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Abstract
くしても浮遊ゲート間容量が大きくなりにくく、素子分
離幅を狭めることが可能な半導体装置を提供する。 【解決手段】 半導体基板上に第1の絶縁膜、第1の導
電体膜、キャップ材膜を順次堆積し、同一のマスクで、
第1の絶縁膜、第1の導電体膜、キャップ材膜と基板を
エッチングし、溝部を形成する。この溝部を第2の絶縁
膜で埋め込み、キャップ材膜を除去する。そして、第2
の導電体膜を形成し、第2の絶縁膜の側面に第2の導電
体膜に残すエッチングを行う。このことにより、浮遊ゲ
ートの制御ゲートに対向する面積を拡大させても、他の
浮遊ゲートに対向する面積はそれほど拡大しない。
Description
域、浮遊ゲートと制御ゲートを有する半導体装置に関
し、特に、浮遊ゲートと制御ゲート間の容量結合によっ
てセルを動作させる不揮発性メモリの製造方法に関する
ものである。
リセルで構成されている。この不揮発性メモリセルは、
浮遊ゲートと制御ゲートを有する。浮遊ゲートと制御ゲ
ート間の容量結合により浮遊ゲートの電位を制御する。
制御ゲートと浮遊ゲートの容量結合が大きい程、制御ゲ
ートの電圧を低くする事ができる。容量結合を大きくす
るために、制御ゲートと浮遊ゲート間の対向面積を以下
のように大きくする。浮遊ゲートは、第1層目の多結晶
シリコン(Si)膜と第2層目の多結晶シリコンの2層
構造を有する。第1層目の多結晶シリコン膜は、溝型素
子分離領域と自己整合的に形成される。第2層目の多結
晶シリコンは、溝型素子分離領域上に張り出すように形
成される。第2層目の多結晶シリコンの上に絶縁膜が形
成される。この絶縁膜の上に制御ゲートが形成される。
セルの素子分離幅Wtとして、第2層目の多結晶シリコ
ン同士を分離する為のスペースとリソグラフィ工程の時
の合わせ余裕が、必要である。
ト間の容量結合を大きくするために、浮遊ゲートの膜厚
を厚くすることが有効である。浮遊ゲートの膜厚を厚く
すると、セル間の浮遊ゲートの容量結合C2が大きくな
る。容量結合C2が大きくなると、隣のセルのデータの
状態によって、セルのスレシホールド電圧が変調を受け
やすい問題がある。
鑑みてなされたものであり、その目的とするところは、
浮遊ゲートと制御ゲート間の容量を大きく維持したまま
素子分離幅Wtを狭めることが可能な半導体装置を提供
することにある。
間の容量結合を大きくしても浮遊ゲート間容量が大きく
なりにくく、セル間の電気的干渉を防ぐことができる半
導体装置の製造方法を提供することにある。
めの本発明の特徴は、表面に溝を有する半導体基板と、
その溝に埋め込まれ側面の上部が半導体基板の表面より
高い第1と第2の絶縁体と、半導体基板の表面上に設け
られ、一端が第1の絶縁体と接し、他端が第2の絶縁体
と接する第3の絶縁膜と、第3の絶縁膜の表面上に設け
られ、一端面が第1の絶縁体と接し、他端面が第2の絶
縁体と接する第1の導電体と、第1の導電体の一端面の
近傍に設けられる第2の導電体と、第1の導電体の他端
面の近傍に設けられる第3の導電体と、第2の導電体の
第1の側面と第3の導電体の第2の側面に接し、第1の
導電体の上面と接する第4の絶縁膜と、第4の絶縁膜の
上に設けられる第4の導電体とを有する半導体装置にあ
る。
実施の形態について説明する。以下の図面の記載におい
て、同一又は類似の部分には同一又は類似の符号を付し
ている。また、図面は模式的なものであり、厚みと平面
寸法との関係、各層の厚みの比率等は現実のものとは異
なることに留意すべきである。
の第1の実施の形態に係る半導体装置の上面図である。
図1(b)は図1(a)の半導体装置のI−I方向の断
面図である。図2(a)は図1(a)の半導体装置のI
I−II方向の断面図である。図2(b)は図1(a)
の半導体装置のIII−III方向の断面図である。
置は、以下の特徴を有する。半導体基板1は、表面に溝
を有する。素子分離領域21乃至24は、その溝に埋め
込まれる。素子分離領域21乃至24の側面が、基板1
の表面より高い位置まで伸びている。トンネル酸化膜3
1乃至33が、基板1の表面上に設けられる。トンネル
酸化膜31乃至33の両端が素子分離領域21乃至24
と接している。
けられ両端面が素子分離領域21乃至24と接している
第1の導電体41乃至43と、第1の導電体41乃至4
3の表面上に設けられ第1の導電体の一方の端面の近傍
に設けられ第1の側面が素子分離領域21乃至24と接
している第2の導電体51、53、55と、第1の導電
体41乃至43の表面上に設けられ第1の導電体の他方
の端面の近傍に設けられ第1の側面が素子分離領域21
乃至24と接している第3の導電体52、54、56と
で構成される浮遊ゲート電極と、第2の導電体51、5
3、55と第3の導電体52、54、56の第2の側面
と接し、第1の導電体41乃至43の表面と接する絶縁
膜6と、絶縁膜6の上に設けられる制御ゲート7とで構
成される。
電極(電荷蓄積領域)を、慣例に従い浮遊ゲート電極と
して示すが、用途に応じた保持時間、例えば、不揮発性
メモリ用途では10年、揮発性メモリ用途では1秒(s
econd)程度の時間だけ電荷保持を行える電極であ
ればよい。
の下方以外の領域81乃至87の導電型は、他の領域の
導電型と異なっている。さらに、図1(a)に示すよう
に、溝型素子分離領域21乃至24を縦方向に複数平行
に配置し、制御ゲート7と27を横方向に複数平行に配
置することで、基板1上に不揮発性メモリセルを多数集
積することができる。
体41乃至43であり、第2層目が第2と第3の導電体
51乃至56である2層構造になっている。第2と第3
の導電体は、第1の導電体と電気的に接続しており、第
1乃至第3の導電体が一体となって浮遊ゲート電極とし
て機能する。
の浮遊ゲート電極層41乃至43のパターンは互いに反
転パターンの関係にあり、溝型素子分離領域21乃至2
4によって第1層目の浮遊ゲート電極層41乃至43が
自己整合的に分離されている。第2の浮遊ゲート電極層
51乃至56は第1の浮遊ゲート電極41乃至43の端
部において素子分離絶縁膜21乃至24の側面に側壁状
に形成され、その側壁内面部分で制御ゲート7の下に凸
の部分に対向している。
7を有するフラッシュメモリにおいて、浮遊ゲート4
2、53、54と制御ゲート7間の容量結合を維持しな
がら微細化する為に、溝型素子分離領域22、23と、
活性領域及び自己整合的に形成された第1の浮遊ゲート
電極42を形成する第一の電極層の両端部に自己整合的
に側壁53、54が形成され、その側壁53、54と制
御ゲート7の容量結合を有効に利用する。これにより、
制御ゲート7と浮遊ゲート42、53、54間の容量結
合が増しメモリセルの性能が向上する。
の素子分離領域21と接し、第3の導電体52の側面が
第2の素子分離領域22と接する。このことにより、素
子分離領域21、22に対して自己整合的に導電体5
1、52を製造することが可能になる。
浮遊ゲート44あるいは71乃至74の多結晶シリコン
の膜厚を素子分離領域22、23に沿って側壁状に薄く
できるため、隣接セル61乃至64間の浮遊ゲート電極
間の寄生容量C1を小さくできる。このことにより、寄
生容量C1を介したセル間干渉を低減することができ
る。
係る半導体装置を製造する方法を示す工程断面図であ
る。以下に製造方法を説明する。
モリセルの素子分離22と23用の溝部10と、第1の
浮遊ゲート41乃至43及び活性領域は自己整合的に加
工され、第1の浮遊ゲート41乃至43は活性領域を分
離する素子分離領域22、23への落ち込みは全くない
ように形成される。
性メモリセルのトンネル(Tunnel)酸化膜となる
3nm以上15nm以下、例えば膜厚10nmの酸化膜
または酸窒化膜31乃至33、浮遊ゲートの一部の第1
の浮遊ゲート電極となる第1の多結晶シリコン(Si)
膜41乃至43、キャップ材として機能するシリコン窒
化膜91乃至93を順次堆積する。このキャップ材91
乃至93の膜厚に対応して、後で素子分離領域の側壁に
形成される第2の浮遊ゲート電極51乃至56の高さが
決まる。すなわち、キャップ材91乃至93の膜厚を厚
くすることにより、第2の浮遊ゲート電極51乃至56
の高さを高くすることができる。第1の多結晶シリコン
膜41乃至43の膜厚は10nm以上で500nm以下
の範囲で例えば30nmである。シリコン窒化膜91乃
至93の膜厚は3nm以上500nm以下の範囲で例え
ば100nmである。
り、素子分離領域21乃至24となる領域に溝10を掘
る。具体的にはキャップ材91乃至93(シリコン窒化
膜)、第1の浮遊ゲート材料31乃至33、Si基板1
を順次エッチングする。素子分離用の溝10と、第一の
多結晶シリコン膜41乃至43、シリコン窒化膜91乃
至93は自己整合的に形成される事になる。シリコン基
板1中に掘る素子分離用の溝10の深さは、50nm以
上1000nm以下で例えば300nmといった深さで
ある。素子分離用の溝10を掘った後、必要に応じて薄
い酸化膜を例えば熱酸化法により形成する。この膜厚は
3nm以上20nm以下で例えば10nmといった膜厚
である。
部10と、第一の浮遊ゲート41乃至43及び活性領域
は、自己整合的に加工され、第一の浮遊ゲート41乃至
43は活性領域を分離する素子分離領域21乃至24へ
の落ち込みは全くないように形成される。これは、セル
の微細化を実現すると共に、活性領域のコーナー部を覆
うように浮遊ゲート41乃至43が形成される事がない
為、電界集中の効果によるメモリセル特性のバラツキを
抑制する事ができる。
素子分離領域21乃至24に例えば、高密度プラズマ
(HDP:High Density Plasma)
法により絶縁膜を埋め込む。次に、図3(b)に示すよ
うに、この埋め込み材を堆積後、ケミカルメカニカルポ
リッシュ(CMP:Chemical Mechani
cal Polish)等の方法で、キャップ材91乃
至93の上面まで絶縁膜21乃至24を平坦化する。素
子分離領域21乃至24に埋め込まれている絶縁性埋め
込み材は浮遊ゲートの端部に自己整合的に埋め込まれ
る。
材91乃至93であるシリコン窒化膜を除去することに
より、埋め込み材21乃至24で取り囲まれた溝部11
を形成する。例えばキャップ材91乃至93がシリコン
窒化膜であれば、熱(ホット)リン酸(H3PO4)と
いった薬液で処理すれば、キャップ材91乃至93のみ
を容易に除去する事ができる。
領域21乃至24の側壁に第2の浮遊ゲート電極51乃
至56を形成する為に、薄い多結晶シリコン膜5を堆積
する。
晶シリコン膜5をエッチバックすることにより、素子分
離領域に埋め込まれた絶縁膜21乃至24の側面部に第
2の浮遊ゲート材51乃至56を形成する。このエッチ
バック工程で、セル間に存在する素子分離領域21乃至
24の上の第2の多結晶シリコン膜5は自己整合的に除
去され、セル毎に分離することができる。例えば第2の
浮遊ゲート材52と53は分離される。第1の浮遊ゲー
ト材41乃至43と第2の浮遊ゲート材51乃至56
は、第2の浮遊ゲート材51乃至56の底面で電気的に
接続される。なお、第1と第2の浮遊ゲート間に薄い絶
縁膜が存在していても容量結合される為、電気的に接続
される場合と同様の動作が行われる。
ト42、53、54と制御ゲート7間の層間絶縁膜6を
形成する。層間絶縁膜6としては、シリコン酸化膜/シ
リコン窒化膜/シリコン酸化膜の3層構造膜いわゆるO
NO膜を用いる。なお、この工程時の半導体装置の上方
からの透視図を図5に示す。図5のI−I方向の断面図
が図4(c)である。
で三方を囲まれた溝部11の内部を埋め込むように制御
ゲート材7を形成する。素子分離領域の側壁に形成され
た第2の浮遊ゲート材料51乃至56と制御ゲート材料
7の容量結合が確保できる。
フィ工程とエッチングにより、制御ゲート材7と27を
短冊状に形成する。このとき同じマスクを用い、さらに
領域21乃至24もマスクに、図2の(a)(b)のよ
うに浮遊ゲート42、44等もエッチングする。なお、
このエッチングにおいては、図1(b)に示すように、
厚さが厚さH1でみな等しいゲート材7、導電体56等
と絶縁膜6を同時に同じ速度でエッチングする必要が生
じる場合がある。この場合はスパッタ性の高いエッチン
グ条件を選択してもよいし、後述する第2の変形例を採
用することで材料によってエッチング速度が異なってい
ても良好なエッチング形状を得ることができる。
料7、27をマスクに基板1にイオン注入を行い、活性
化処理を行って、ソース・ドレイン領域81乃至87を
形成する。
遊ゲートを分離する為のリソグラフィとエッチング工程
が不要である。浮遊ゲート41乃至43と活性領域の合
わせ余裕も不要である。素子分離領域21乃至24と活
性領域が自己整合的に形成できる。このことにより、セ
ルが微細化できる。図1(b)に示すようにセルの横幅
を最小デザインルールをFとした時に、領域23等の幅
と間隔をそれぞれFに設定できるので、2倍のFまで縮
小できる。そして、高電圧を用いる半導体集積回路にお
いて、その素子分離スペースをFに縮小することがで
き、チップ面積を縮小できるので、コストを削減する事
ができる。
第1の浮遊ゲート(導電膜)41乃至43の両端部に自
己整合的に第2の浮遊ゲート(導電膜)51乃至56に
よる側壁が形成される。浮遊ゲート41乃至43の多結
晶シリコンの膜厚を側壁状に薄くできるため、隣接セル
間の浮遊ゲート電極間の寄生容量C1を介したセル間干
渉を低減することもできる。このように、浮遊ゲートと
制御ゲートを有するフラッシュメモリにおいて、浮遊ゲ
ート41乃至43等と制御ゲート7間の容量結合を維持
しながら微細化できる。
に示すように、高さH2を大きくすることによって、浮
遊ゲートと制御ゲート間の容量結合を大きくすることが
できる。高さH2を大きくするには、原理的にはキャッ
プ材91等の膜厚をH2に設定すればよい。この時、導
電体41の膜厚を厚くする必要が無く、幅の狭い導電体
51、52等の高さが大きくなるだけなので、浮遊ゲー
ト同士の間の容量結合C1は増大するもののその増大率
は、浮遊ゲート41、51、52と制御ゲート7間の容
量結合の増大率より小さくできる。
の実施の形態では、素子分離領域21乃至24の側面に
設けられる第2の浮遊ゲート51等の側面が、基板1の
表面に対し垂直である。この垂直の場合、図1(a)に
示すような短冊状の制御ゲート7、27をリアクティブ
イオンエッチング(RIE:Reactive Ion
Etching)により形成するときに、自己整合的
に同じマスクを用いて連続的に、制御ゲート7等と浮遊
ゲート51、52等をエッチング加工する。このとき
に、浮遊ゲート51、52等の側面と制御ゲート7等の
側面の間の垂直の絶縁膜6が除去されにくい。この除去
されない絶縁膜6により、下層の第1層多結晶Si膜4
1等のエッチングにおいて、エッチング残りが発生する
可能性がある。このエッチング残りはセル同士の浮遊ゲ
ートをショートさせ半導体装置の歩留りを低下させる恐
れがある。
すように素子分離領域21乃至24に側面に設けられる
側壁の第2の浮遊ゲート電極層151乃至156の断面
形状を順テーパー形状にする。この形状により、エッチ
ング時の絶縁膜16の加工性を高める。これは、浮遊ゲ
ート電極層151等の形状を順テーパー形状にすること
で、絶縁膜16が斜めに配置されるので、RIEのよう
な異方性エッチングでも絶縁膜を少ないエッチング量で
容易に除去することができるからである。この順テーパ
ー形状は、例えば浮遊ゲート電極層151乃至156を
形成するエッチバック時のエッチング条件を変えること
(例えば基板温度を下げる等)により実現できる。
は、側壁の浮遊ゲート51等の2面ある側面のうちの溝
11の内側の側面のみで、浮遊ゲート51等は制御ゲー
ト7と対向し容量結合している。第2の実施の形態で
は、図8(b)に示すように、溝11の外側の側面でも
浮遊ゲート51等と制御ゲート7が対向する。第2の実
施の形態の半導体装置では、第1の実施の形態の半導体
装置より、浮遊ゲート51等と制御ゲート7の容量結合
をさらに増大させることが可能である。
(5)の図4(b)まで同じである。次に図8(a)に
示すように例えばウェット(wet)エッチング法によ
り素子分離領域(STI)21乃至24の溝部内に埋め
込まれている絶縁膜をエッチバックする。以降の工程は
第1の実施の形態の工程(6)の図4(c)以降と同じ
である。すなわち、図8(b)に示すように、第1の浮
遊ゲート41乃至43と第2の浮遊ゲート51乃至56
の上に絶縁膜6を形成し、さらに、絶縁膜6上に制御ゲ
ート7となる導電膜を形成する。このような構造を用い
ることにより、第2の浮遊ゲート51等の両側面で、制
御ゲート7と容量結合させることができる。第2の浮遊
ゲート51等の高さが同一であれば、第1の実施の形態
より第2の浮遊ゲート51等と制御ゲート7の間の容量
結合を大きくすることができる。また、第1の実施の形
態と同じ大きさの容量結合を得るために、第2の浮遊ゲ
ート51等の高さを第1の実施の形態より低くすること
ができる。
は、メモリセル部の素子分離領域の絶縁膜21乃至24
の高さは、第1の浮遊ゲート41乃至43の多結晶シリ
コン膜の上面の高さより高くする。このことにより、図
1(a)及び図2(a)に示す制御ゲート7と制御ゲー
ト27のショートを防止することができる。
ル部の素子分離領域の絶縁膜22の高さが、第1の浮遊
ゲート41の上面の高さより低い場合について説明す
る。この場合に、制御ゲート電極7が、第1の浮遊ゲー
ト41の上面の高さより低い位置に設けられる。そし
て、制御ゲート電極7が、領域116のように第2の浮
遊ゲート52の下方に設けられる。第2の浮遊ゲート5
2が、第1の浮遊ゲート41よりも、素子分離領域22
側に広がる。第2の浮遊ゲート52が、素子分離領域2
2の上方に設けられる。この広がりは、第1の浮遊ゲー
ト41の上に第2の浮遊ゲート52を形成する処理の前
処理で生じる。この前処理では、第1の浮遊ゲート41
の上の自然酸化膜をエッチング除去する。このとき、露
出している素子分離領域22もエッチングされ、素子分
離領域21と22の間隔が広がる。
する。制御ゲート7、ブロック絶縁膜6と浮遊ゲート5
2、41を異方性エッチングによってほぼ垂直にエッチ
ング加工しようとすると、この分離加工に困難が生じ
る。制御ゲート7を全面形成後、MISFETのソースまたは
ドレイン電極を形成するために、異方性エッチングであ
るRIEによって、制御ゲート7、ブロック絶縁膜6、
浮遊ゲート電極52、41を、ほぼ垂直に加工する。
直加工する。ブロック絶縁膜6はエッチングされずに残
る。制御ゲート電極7の第2の浮遊ゲート電極52の下
方の領域116もエッチングされずに残る。これは、領
域116がエッチャントから第2の浮遊ゲート52でマ
スクされるからである。
ングする。第2の浮遊ゲート52の下のブロック絶縁膜
114は、エッチングされずに残る。これは、膜114
がエッチャントから第2の浮遊ゲート52でマスクされ
るからである。領域116もエッチングされずに残る。
グによって取り除く。このエッチングのときも、膜11
4と領域116は除去されずに残る場合がある。
データ制御線7と27の間の短絡不良を生じさせる。こ
の短絡不良は、本発明者らが初めて見出した。領域11
6が除去されて存在せず、膜114のみがエッチング後
に残った場合も、ソース/ドレイン領域を形成するため
のイオン注入を行うときや、ソース/ドレイン領域への
コンタクト電極を形成するためのエッチングを行うとき
に、イオン注入やエッチングのマスクとなるため、問題
である。
メモリセル部の素子分離領域21乃至24の高さは、第
1の浮遊ゲート41の上面より高くなるように制御す
る。このことにより、制御ゲート電極7のエッチング残
りの領域116を生じなくする。
は、素子分離領域21乃至24の側面部に側壁状に第2
の浮遊ゲート材51乃至56を形成する。第2の浮遊ゲ
ート材51乃至56のそれぞれの分離は、エッチバック
工程で行う。このエッチバック工程に関し、以下の問題
が発生する場合があると考えられる。
51乃至56の材料は多結晶シリコン膜である。第2の
浮遊ゲート51乃至56の下層には、第1の浮遊ゲート
41乃至43が設けられている。この第1の浮遊ゲート
41乃至43の材料も多結晶シリコン膜である。エッチ
バック工程において、第2の浮遊ゲート54と55を確
実に分離させる為に、第1の浮遊ゲート41乃至43も
エッチングされる。これにより第1の浮遊ゲートの仕上
がりの膜厚が、半導体記憶装置の間と内部でばらつく。
このばらつきにより、セル特性がばらつく可能性を発明
者は考えた。
ために、第1の浮遊ゲート41乃至43の膜厚を薄くす
ることができる。これは、この膜厚を減らしても、制御
ゲートと浮遊ゲートの容量結合を減らすことがないから
である。しかし、第1の浮遊ゲート41乃至43の膜厚
を薄くすると、この薄い膜41乃至43の表面がエッチ
バック工程においてエッチングされる。このエッチング
により、薄い膜41乃至43にピンホールといった欠陥
が発生する。この欠陥により、膜41乃至43の下層の
トンネル酸化膜31乃至33の信頼性を劣化させる可能
性を発明者は考えた。
ゲート51乃至56は、下層の第一の浮遊ゲート41乃
至43と密着する面積が小さい。このことにより、第2
の浮遊ゲート51乃至56の高さを高くしすぎると、第
2の浮遊ゲート51乃至56が、第一の浮遊ゲート41
乃至43から剥がれ倒れる可能性を発明者は考えた。
は、メモリセルの2つの第2の浮遊ゲート51と52を
分離せず接続された一体のままの構造を有する。そし
て、第2の浮遊ゲート54と55を分離するエッチバッ
ク工程では、第2の浮遊ゲート55と56の間に、第1
の浮遊ゲート43を露出させない。
置は、図11(a)に示すように、表面に溝を有する半
導体基板1を有する。素子分離領域21乃至24は、そ
の溝に埋め込まれ側面が基板1の表面より高い位置まで
伸びている。素子分離領域21乃至24の上面は、基板
1の表面より高い。トンネル酸化膜31乃至33は、基
板1の表面上に設けられる。トンネル酸化膜31乃至3
3の両端が素子分離領域21乃至24と接している。浮
遊ゲートは、第1の導電体41乃至43と、第2の導電
体51乃至53を有している。第1の導電体41乃至4
3は、トンネル酸化膜31乃至33の表面上に設けられ
る。第1の導電体41乃至43の両端面が、素子分離領
域21乃至24と接している。第2の導電体51乃至5
3は、第1の導電体41乃至43の表面上に設けられ
る。第2の導電体51、53、55の底部が第1の導電
体41乃至43に接する。第2の導電体51、53、5
5の両端部は、中央部より高い。その両端部の高さは、
素子分離領域の上面の高さとほぼ等しい。浮遊ゲートと
制御ゲートの間の絶縁膜6は、第2の導電体51乃至5
3の表面に接する。絶縁膜6は、素子分離領域21乃至
24の上面の上に設けられる。制御ゲート7は、絶縁膜
6の上に設けられる。
第2の導電体51乃至53の2層の積層構造になってい
る。導電体41乃至43と51乃至53は、いずれも厚
さを薄く設定することにより、浮遊ゲートと制御ゲート
の間の接合容量を減らすことなく、隣接メモリセルの浮
遊ゲート間の寄生容量C1を小さくできる。
製造方法を説明する。
(a)を用いて説明した半導体装置の製造方法と基本的
に同じ製造方法をまず行う。すなわち、メモリセルの素
子分離用の溝部10と、第1の浮遊ゲート41乃至43
及び活性領域は自己整合的に加工される。第1の浮遊ゲ
ート41乃至43は素子分離領域21乃至24への落ち
込みは全くない。
コン(Si)基板1上に、シリコン酸化膜または酸窒化
膜31乃至33を熱酸化により成膜する。このシリコン
酸化膜または酸窒化膜31乃至33は、不揮発性メモリ
セルのトンネル(Tunnel)酸化膜となる。このシ
リコン酸化膜31乃至33の膜厚は3nm以上15nm
以下、例えば10nm程度である。続けて、浮遊ゲート
の一部で第1の導電体41乃至43となる多結晶シリコ
ン(Si)膜を、シリコン酸化膜31乃至33の上に形
成する。第1の導電体41乃至43の膜厚は10nm以
上500nm以下で、例えば30nm程度である。さら
に、キャップ材91乃至93として機能するシリコン窒
化膜を、第1の導電体41乃至43の上に堆積する。こ
のキャップ材91乃至93の膜厚によって、後で形成す
る第2の導電体51乃至53の高さが決まる。キャップ
材91乃至93の膜厚は3nm以上500nm以下の範
囲で、例えば120nm程度である。
り、素子分離領域21乃至24となる領域に溝10を掘
る。具体的には、素子分離領域21乃至24となる領域
のキャップ材91乃至93、第1の導電体41乃至4
3、シリコン基板1を順次エッチングする。図3(a)
に示すように、溝10と、第1の導電体41乃至43、
キャップ材91乃至93は自己整合的に形成できる。こ
れにより、セルの微細化を実現すると共に、活性領域の
コーナー部を覆うように浮遊ゲートが形成される事がな
い為、電界集中の効果によるメモリセル特性のバラツキ
を抑制する事ができる。シリコン基板1中の溝10の深
さは、50nm以上1000nm以下の範囲で、例えば
300nm程度である。素子分離用の溝10の形成後、
必要に応じて薄いシリコン酸化膜を、基板1と第1導電
体の露出面の上に熱酸化法により形成する。この薄いシ
リコン酸化膜の膜厚は3nm以上20nm以下の範囲
で、例えば5nm程度である。
DP:High DensityPlasma)法によ
り絶縁膜を埋め込む。埋め込み材を堆積後、ケミカルメ
カニカルポリッシュ(CMP:Chemical Me
chanical Polish)等の方法で、キャッ
プ材91乃至93の上面まで絶縁膜を研磨して平坦化す
る。図3(b)に示すように、素子分離領域21乃至2
4として埋め込まれる絶縁性埋め込み材は、浮遊ゲート
41乃至43の端部に自己整合的に埋め込まれる。次
に、図3(c)に示すように、キャップ材91乃至93
を除去する。このことにより、素子分離領域21乃至2
4で取り囲まれた溝部11を形成する。次に、浮遊ゲー
ト電極の第2の導電体51乃至53となる薄い多結晶シ
リコン膜5を堆積する。この多結晶シリコン膜5の膜厚
は3nm以上250nm以下の範囲で、例えば20nm
程度である。ここまでの製造方法は基本的には第1の実
施形態と同じである。
ばフォトレジスト76を多結晶シリコン膜5の上の全面
に塗布する。図12(b)に示すように、レジスト76
をエッチバックする。このことにより、素子分離領域2
1乃至24の上に位置する多結晶シリコン膜5を露出さ
せる。エッチバックされたレジスト77乃至79は、溝
11の中に埋め込まれる。図12(c)に示すように、
例えばRIE法によるエッチバックで、素子分離領域21
乃至24の上の多結晶シリコン膜5を除去する。浮遊ゲ
ート電極の第2の導電体51乃至53が形成される。図
12(d)に示すように、レジスト77乃至79を剥離
する。
子分離領域21乃至24の上に、浮遊ゲートと制御ゲー
ト間の絶縁膜6を形成する。そして、図11(a)に示
すように、制御ゲート7となる多結晶シリコン膜を堆積
する。
実施形態の第1の変形例の半導体装置は、図11(b)
に示すように素子分離領域21乃至24の上面の高さ
が、第2の導電体51乃至53の最上部の高さより低
い。そして、素子分離領域21乃至24の上面の高さ
が、第2の導電体51乃至53の最下部の高さより高い
か等しい。このことにより、図9のエッチング残り11
6を生じさせることがない。素子分離領域21乃至24
の上方に配置される制御ゲート7と、第2の導電体51
乃至53とが、絶縁膜6を介して対向する。すなわち、
第2の導電体51乃至53の外側の側面部でも、第2の
導電体51乃至53が制御ゲート7と絶縁膜6を介して
対向する。このことにより、第3の実施形態の第1の変
形例は、第3の実施形態に比較して、制御ゲート7と浮
遊ゲート51乃至53の間の容量結合をより高くでき
る。
導体装置の製造方法について説明する。図4(a)に示
す第2の導電体5を堆積するところまでは第1と第3の
実施形態と同じである。次に、図13(a)に示すよう
に、シリコン酸化膜120をCVD法で堆積する。図1
3(b)に示すように、シリコン酸化膜120のエッチ
バックを行う。素子分離領域21乃至24の上方の第2
の導電体5が露出する。シリコン酸化膜121乃至12
3は、溝11の内部に埋め込まれる。この時、溝11の
内のシリコン酸化膜121乃至123の残り膜厚dは、
後で素子分離領域21乃至24をエッチング除去する深
さよりも薄いことが望ましい。
法あるいはエッチバック法により、素子分離領域21乃
至24の上の第2の導電体5を除去する。第2の導電体
5は第2の導電体51乃至53は分割される。CMP法
によれば、溝11の側面に残る第2の導電体の高さを良
好に制御できる。
コン酸化膜121乃至123と素子分離領域21乃至2
4のエッチングを行う。このエッチングにより、溝11
の内のシリコン酸化膜121乃至123を除去する。第
2の導電体の上面を露出させる。そして、素子分離領域
21乃至24を所望の深さまでエッチングする。この
時、所望の深さよりも、シリコン酸化膜121乃至12
3の残り膜厚dが薄ければ、素子分離領域21乃至24
のエッチングと同時にシリコン酸化膜121乃至123
の除去ができる。このエッチングにより、第2の導電体
51乃至53の外側面部のフィン状の突起が露出する。
第2の導電体51乃至53の底面の全面が、第1の導電
体41乃至43の上面の全面に接しているので、突起は
倒れにくい。
分離領域21乃至24の上と、第2の導電体51乃至5
3の上に、絶縁膜6を形成する。絶縁膜6の上に制御ゲ
ート7となる多結晶シリコン膜を堆積する。
実施形態の第2の変形例の半導体装置は、図11(c)
に示すように、第2の導電体57乃至59が、素子分離
領域124乃至127の上に配置される。このことによ
り、浮遊ゲート57乃至59と制御ゲート7の絶縁膜6
を介して対向する部分の面積を、第3の実施形態の半導
体装置より広くできる。第3の実施形態の第2の変形例
は、第3の実施形態に比較して、制御ゲート7と浮遊ゲ
ート57乃至59の間の容量結合をより高くできる。
体装置の製造方法について説明する。図3(c)に示す
キャップ材91乃至93を除去するところまでは第1と
第3の実施形態と同じである。次に、図14(a)に示
すように、素子分離領域124乃至127をウェット
(wet)エッチング等の等方性エッチングによりエッ
チングする。このエッチングにより、素子分離領域12
4乃至127は後退する。第1の導電体41乃至43の
側方の素子分離領域124乃至127も除去される。溝
11の幅は広がる。
導電体5を、素子分離領域124乃至127の上と、第
1の導電体41乃至43の上に成膜する。特に、第2の
導電体5は、第1の導電体41乃至43の側面の上にも
成膜する。この後の製造方法は、図12(a)から図1
2(d)に示す第3の実施形態の製造方法と同じであ
る。すなわち、図14(c)に示すように、フォトレジ
スト77乃至79で、溝11の内部の第2の導電体57
乃至59を保護しながら、第2の導電体57乃至59を
分割する。このような工程により、素子分離領域124
乃至127に第2の導電体57乃至59を張り出す形状
を形成することができる。
実施形態の第3の変形例の半導体装置は、図11(d)
に示すように、第3の実施形態の第1の変形例と第3の
実施形態の第2の変形例の特徴を兼ね備えている。第2
の導電体57乃至59の外側の側面が、制御ゲートと絶
縁物6を介して対向している。また、第2の導電体57
乃至59が、素子分離領域124乃至127の上に配置
され、素子分離領域124乃至127に張り出してい
る。
さが、第2の導電体57乃至59の最上部の高さより低
い。そして、素子分離領域124乃至127の上面の高
さが、第2の導電体57乃至59の最下部の高さより高
いか等しい。このことにより、図9のエッチング残り1
16を生じさせることがない。素子分離領域124乃至
127の上方に配置される制御ゲート7と、第2の導電
体57乃至59とが、絶縁膜6を介して対向する。この
ことにより、第3の実施形態の第3の変形例は、第3の
実施形態に比較して、制御ゲート7と浮遊ゲート57乃
至59の間の容量結合をより高くできる。第3の実施形
態の第3の変形例の半導体装置の製造方法は、第3の実
施形態の第1の変形例と第3の実施形態の第2の変形例
の製造方法に基づく。
は、第3の実施形態の、特に、第3の変形例を、さらに
詳細に説明する。第4の本実施形態の半導体装置は、N
AND構造の不揮発性の半導体記憶装置である。第4の
本実施形態の半導体装置は、メモリセル領域と周辺回路
領域の間の領域と、メモリセル領域の制御ゲート電極7
の上面の段差が小さいことを特徴とする。なお、第4の
実施形態において、図15(b)の絶縁膜101、10
2も素子分離領域124乃至127とみなせる。このこ
とにより、第4の実施形態の素子分離領域101、10
2、124乃至127の形状は、図11(d)の第3の
実施形態の第3の変形例の素子分離領域124乃至12
7の形状と同じであると考えられる。
装置の上方からの透視図である。図15(a)の左側が
メモリセル領域である。図15(a)の右側が周辺回路
領域である。図15(b)は図15(a)のI−I方向
の断面図である。図15(c)は図15(a)のVI−
VI方向の断面図である。互いに等しい幅の制御ゲート
28、7、27が等間隔に平行に横方向に配置されてい
る。素子分離領域124乃至127が制御ゲート28、
7、27の下方において、平行に縦方向に配置されてい
る。メモリセル領域において、素子分離領域124乃至
127は、例えば互いに等しい幅を有し、等間隔に配置
されることが、素子分離耐圧を揃え、チャネルコンダク
タンスを揃え、均一なデバイスを形成するのに望まし
い。メモリセル162、163とダミーセル161のソ
ース/ドレイン領域81乃至87は、上方に制御ゲート
28、7、27と、素子分離領域124乃至127が配
置されていない領域に設けられる。周辺回路164のソ
ース/ドレイン領域88は、上方に制御ゲート28、
7、27と、素子分離領域124が配置されていない領
域に設けられる。
成された制御ゲート電極7の底面は、第1の導電体41
乃至43の上面よりも積み上げ方向の上方に配置され
る。第2の導電体58、59の2つの外側の側面の最大
の距離は、第1の導電体42、43の2つの端面の距離
よりも大きい。第2の導電体58、59の下面すなわち
外側の側面の下端は、第1の導電体42、43の上面よ
りも下に設けられる。第2の導電体58、59は、第1
の導電体42、43の上で連結された一体の導電体であ
る。第2の導電体58、59の2つの外側の側面の距離
は、この側面の上部ほど狭い。制御ゲート電極7は、ブ
ロック絶縁膜6を介して第2の導電体58、59の上面
と側面に対向する。素子分離領域125は、第2の導電
体57に接する。素子分離領域124も、第2の導電体
57に接する。素子分離領域124は、素子分離領域1
25より幅が広い。素子分離領域124の上面の高さ
は、素子分離領域125の上面の高さより高い。
62、163からなるメモリセルアレイと周辺回路16
4との間に形成される。ダミーセル161は、メモリセ
ル162、163の動作やプロセス制御性を安定させ
る。ダミーセル161は、メモリセル162、163と
ほぼ同等の構造を有し、メモリセル162、163と隣
接して形成される。ダミーセル161は1つに限らず、
勿論複数形成しても構わない。また、記号をわかりやす
く表示する便宜上、ダミーセル161と周辺回路164
の間を分離して示した。ダミーセル161と周辺回路1
64は、素子分離領域124を同一として連続して形成
される。周辺回路164とは、メモリセル162、16
3以外で、MISトランジスタとして機能するデバイス
のことである。
物濃度は、1014cm−3以上で1019cm−3以
下である。p型シリコン基板1の上に、例えば、3nm
以上で15nm以下の厚さのシリコン酸化膜またはオキ
シナイトライド膜であるゲート絶縁膜31乃至33、3
5が設けられている。ゲート絶縁膜31乃至33、35
の上には、ポリシリコンからなる第1の導電体41乃至
43、141が設けられている。第1の導電体42と4
3は、メモリセル163、162の浮遊ゲートの第1の
電荷蓄積層として機能する。第1の導電体41乃至4
3、141には、例えばリン(P)または砒素(As)
が不純物濃度で1018cm−3以上で1021cm
−3以下の範囲で添加されている。第1の導電体41乃
至43、141の厚さは10nm以上で500nm以下
の範囲である。また、ゲート絶縁膜31乃至33、35
と第1の導電体41乃至43、141は、段差のない平
面上に設けられている。このことにより、メモリセル1
62と163の電気特性のセル間のばらつきを均一にす
ることができる。第1の導電体41乃至43、141の
側面には、浮遊ゲート側壁酸化膜101が設けられてい
る。
遊ゲート側壁酸化膜101の上には、第2の導電体57
乃至59と157が設けられている。この第2の導電体
57乃至59と157は、例えばリンまたは砒素を不純
物として不純物濃度1018cm−3以上で1021c
m−3以下の範囲で添加されているポリシリコンであ
る。第2の導電体57乃至59の厚さは、3nm以上で
500nm以下の範囲である。好ましくは、第2の導電
体57乃至59の厚さは、第1の導電体41乃至43の
厚さの半分よりも小さく、例えば、3nm以上で100
nm以下の範囲である。
結合を小さくすることがない。また、データの読み出し
時間や書き込み時間を著しく長くするほどに、抵抗成分
が大きくなることもない。一方、セル間の結合容量を小
さくすることができる。
体41乃至43の上面の全面と、対向する側面の上部に
接している。すなわち、第2の導電体57乃至59は、
第1の導電体41乃至43の上面および側面を覆ってい
る。また、第2の導電体57乃至59は、図1(b)の
導電体51、52と異なり、一体の導電体である。これ
らのことにより、第2の導電体57乃至59と第1の導
電体41乃至43は、より広い面積で密着するため、第
2の導電体57乃至59の内部応力や、第2の導電体5
7乃至59に対する外力による剥離を防止することがで
きる。
62、163の浮遊ゲートの第2の電荷蓄積層として機
能する。第2の導電体58、59の外側面部の上面は、
内部の上面より高い。第2の導電体58、59は大文字
のHの形状を有している。第2の導電体58、59は、
外側の右側に第1の側面と、外側の左側に第2の側面を
有している。第2の導電体58、59は、内側の右側に
第3の側面と、内側の左側に第4の側面を有している。
第2の導電体58、59の外側の第1と第2の側面の下
部は素子分離領域125乃至127に接している。第2
の導電体58、59の外側の第1と第2の側面と内側の
第3と第4の側面の上部の上にはブロック絶縁膜6が設
けられている。第2の導電体58、59の内部の上面に
もブロック絶縁膜6が設けられている。このブロック絶
縁膜6の上には制御ゲート7が設けられている。ブロッ
ク絶縁膜6は、例えば、厚さ5nm以上で30nm以下
の範囲のシリコン酸化膜またはオキシナイトライド膜、
または、それぞれの厚さが2nm以上で100nm以下
の範囲のシリコン酸化膜/シリコン窒化膜/シリコン酸
化膜からなる積層膜(ONO膜)である。制御ゲート7
は、例えばリン、砒素、またはボロンを不純物として不
純物濃度1017cm−3以上で1021cm−3以下
の範囲で添加されているポリシリコンである。又、制御
ゲート7は、タングステンシリサイド(WSi)とポリ
シリコンとのスタック構造であってもよい。また、ニッ
ケルシリサイド(NiSi)、モリブデンシリサイド
(MoSi)、チタニウムシリサイド(TiSi)、コ
バルトシリサイド(CoSi)とポリシリコンのスタッ
ク構造であってもよい。制御ゲート7の厚さは、10n
m以上で500nm以下の範囲の厚さである。素子分離
領域125乃至127の上方に位置するブロック絶縁膜
6および制御ゲート7は、第1の導電体42、43の上
面よりも上方に形成されている。同様に、素子分離領域
125乃至127の上方に位置するブロック絶縁膜6お
よび制御ゲート7は、第2の導電体58、59の最下面
よりも上方に形成されている。すなわち、図15(b)
の高さHは、正の値になる。このことにより、図9で説
明した制御ゲート7のエッチング残り116が発生する
ことがない。
102を介して素子分離領域124乃至127が設けら
れている。素子分離領域124乃至127は、例えば、
シリコン酸化膜からなる。素子分離領域124乃至12
7が形成されていないシリコン基板1の表面上に、ゲー
ト絶縁膜31乃至33、35と第1の導電体41乃至4
3、141と第2の導電体57乃至59が自己整合的に
設けられている。
8、59が一体の導電体である。このことにより、第1
の導電体42、43と第2の導電体58、59との接触
面積が増大する。このことによって、第1の導電体4
2、43と第2の導電体58、59の間の容量またはコ
ンダクタンスを大きくできる。よって、第2の導電体5
8、59の電位変動に対して、第1の導電体42、43
の電位変動を大きくできる。また、第1の導電体42、
43と制御ゲート電極7とのカップリング比を向上させ
ることができる。
は、内部に傾いている。凸部の対向する内側の側面の距
離は、凸部の上方ほど狭い。また、第2の導電体58、
59の外側面部の凸部の対向する外側の側面の距離は、
凸部の上方ほど大きい。このことにより、素子分離領域
125乃至127で挟まれたシリコン基板1の幅で決ま
るトランジスタセルのチャネル幅を変えることなく一定
にしたままで、隣接するメモリセルの第2の導電体5
8、59間の容量結合を小さくすることができる。よっ
て、チャネル幅によって決まるトランジスタの電流駆動
能力を一定に保ったままで、隣接するメモリセル間の容
量結合によるしきい値変化を小さくすることができる。
また、隣接するメモリセルの第2の導電体58、59間
の短絡による不具合を減少させることができる。
方法を説明する。第4の実施形態の半導体装置の製造方
法では、半導体装置のメモリセル領域と周辺回路領域を
製造する方法を説明する。製造方法の途中までは、基本
的には第1の実施形態の製造方法と同じである。図16
乃至図20に第4の実施形態の半導体装置の製造途中の
断面図を示す。図16乃至図20の左側の(a)と
(c)がメモリセル領域の断面図である。図16乃至図
20の右側の(b)と(d)が周辺回路領域の断面図で
ある。
メモリセル162、163、ダミーセル161と周辺回
路164の素子分離用の溝部10と、第1の浮遊ゲート
(電荷蓄積層)41乃至43、周辺回路のゲート電極1
41及び活性領域1は自己整合的に加工される。第1の
浮遊ゲート41乃至43、周辺回路のゲート電極141
は、活性領域1の側面には形成されない。これにより、
セル161乃至163の微細化を実現すると共に、活性
領域1のコーナー部を覆うように浮遊ゲート42、43
が形成される事がない為、電界集中の効果によるメモリ
セル特性のバラツキを抑制する事ができる。
33、35をシリコン基板1の酸化または酸窒化により
形成する。絶縁膜31乃至33、35の厚さは、3nm
以上で15nm以下の範囲の厚さである。この絶縁膜3
1乃至33、35は、不揮発性メモリセル162、16
3のトンネル(Tunnel)酸化膜32、33と、ダ
ミーセル161の絶縁膜31と、周辺回路のゲート絶縁
膜35として機能する。
第1の導電体41乃至43、141を成膜する。第1の
導電体41乃至43、141の材料は、多結晶シリコン
であり、膜厚は、10nm以上で500nm以下の範囲
の膜厚である。第1の導電体41乃至43、141は、
メモリセル162、163の第1の浮遊ゲート42、4
3と、ダミーセル161の導電体41と、周辺回路の第
1のゲート電極141として機能する。
に、キャップ材91乃至94として機能するシリコン窒
化膜を堆積する。このキャップ材91乃至94の膜厚に
よって、後で形成する第2の浮遊ゲート57乃至59、
すなわち、第2の電荷蓄積層の高さが決まる。このキャ
ップ材91乃至94の膜厚は100nm以上で500n
m以下の範囲の膜厚である。
リソグラフィエ程とエッチングにより、素子分離領域1
24乃至127となる領域に溝10を掘る。具体的に
は、素子分離領域124乃至127となる領域以外をマ
スクするレジストパターンを形成する。このレジストパ
ターン及びこのレジスタパターンでパターニングされた
キャップ材91乃至94をマスクに、キャップ材91乃
至94、第1の導電体41乃至43、141、絶縁膜3
1乃至33、35とシリコン基板1を順次エッチングす
る。素子分離用の溝10と、第1の導電体41乃至4
3、141、キャップ材91乃至94は自己整合的に形
成される。シリコン基板1中の素子分離用の溝10の深
さは、50nm以上で500nm以下の範囲の深さであ
る。溝10の側壁の形状は順テーパであることが好まし
い。特に、キャップ材91乃至94の露出する側壁が順
テーパであることが好ましい。このことにより、制御ゲ
ート電極のエッチング残りを発生させることなくメモリ
セルを分離することができる。
じて、溝10の内壁の上に薄いライナー酸化膜102を
成膜する。ライナー酸化膜102は、シリコン基板1を
熱酸化して形成する。ライナー酸化膜102の膜厚は、
3nm以上で15nm以下の範囲の膜厚である。この熱
酸化の際に、第1の導電体41乃至43、141の側面
も酸化され、シリコン酸化膜101が形成される。キャ
ップ材91乃至94はほとんど酸化されない。キャップ
材91乃至94よりも、第1の導電体41乃至43、1
41の方が酸化速度が速い。図16(c)(d)に示す
ように、第1の導電体41乃至43、141の幅は、キ
ャップ材91乃至94の幅よりも狭くなる。
度プラズマ(HDP:High Density pl
asma)法で形成したシリコン酸化膜21乃至24を
埋め込む。シリコン酸化膜21乃至24は、減圧(L
P)CVD法で形成しても良い。図16(c)(d)に
示すように、シリコン酸化膜21乃至24を堆積後、C
MP法で、キャップ材91乃至94をCMP法のストッ
プ材としてシリコン酸化膜21乃至24を平坦化する。
これにより、素子分離領域21乃至24は、キャップ材
91乃至94とシリコン酸化膜101の側面に自己整合
的に形成される。
プ材91乃至94を選択的に除去する。このことによ
り、素子分離領域21乃至24で取り囲まれた溝部11
を形成する。ここまでの工程は基本的には第1の実施形
態の半導体装置の製造方法を適用させることができる。
この溝部11の形成によって、第1の導電体41乃至4
3、141の表面は、空気に晒される。このため、いわ
ゆる自然酸化膜103が第1の導電体41乃至43、1
41の表面上に成膜される。自然酸化膜103の膜厚
は、0.3nmから2nmの範囲の膜厚である。この酸
化膜103の膜厚は、ついで行われる第2の導電体5、
57乃至59の堆積までの放置時間に依存する。この酸
化膜103は、膜厚の均一性や制御性が劣るため、均一
なカップリング比を得るためには取り除くことが必要が
ある。フッ酸によるウェットエッチングにより酸化膜1
03を、取り除く。フッ酸によるウェットエッチングを
行うと、図17(c)(d)に示すように、シリコン酸
化膜で形成された素子分離領域21乃至24の上部がエ
ッチングされ、その上部の幅が狭まった素子分離領域1
24乃至127が形成される。溝部11の幅が広がる。
酸化膜101も同時にエッチングされる。ここで、酸化
膜101もエッチングされるのは、第1の導電体41乃
至43、141の幅はキャップ材91乃至94の幅1よ
りも狭いので、キャップ材91乃至94を除去すると、
酸化膜101が露出するからである。
第1の導電体41乃至43、141と絶縁膜101と、
素子分離領域124乃至127の上に第2の導電体5を
成膜する。第2の導電膜5の材料は、多結晶シリコン膜
であり、膜厚は、3nm以上で100nm以下の範囲の
膜厚である。特に、10nm以上で30nm以下の範囲
の膜厚が好ましい。この範囲であれば、セル間の容量結
合は十分に小さく、電荷蓄積電極の内部の分布抵抗も十
分に小さい。第2の導電体5は、第2の電荷蓄積電極
(浮遊ゲート)58、59として機能する。
ク絶縁膜104を成膜する。側壁マスク絶縁膜104と
しては、例えば、テトラエトキシシラン(TEOS)を
原料とするシリコン酸化膜やHTO(High Temperatur
e Oxide)膜を用いる。側壁マスク絶縁膜104の膜厚
は、3nm以上で100nm以下の範囲の膜厚で、例え
ば、10nm程度の膜厚である。フォトレジスト77乃
至80を塗布する。次に、部分露光する。メモリセル1
62、163とダミーセル161の上のレジストを露光
し、周辺回路164の上のレジストを露光しない。この
露光の際に、露光量を調整することにより、図18
(c)(d)に示すように、メモリセル162、163
およびダミーセル161の溝部11の底部にレジスト7
7乃至79を残す。周辺回路164の活性領域とその周
辺の素子分離領域124はレジスト80で覆う。この露
光の際、メモリセル162、163およびダミーセル1
61のピッチよりも、波長が長い、例えば安価なi線の
レジストを用いることができる。このことにより、メモ
リセル162、163およびダミーセル161の溝部1
1の底部にあるレジスト77乃至79までは露光されな
い。この露光の条件は、メモリセル162、163およ
びダミーセル161の活性領域にレジストが残ること
と、メモリセル162、163およびダミーセル161
の素子分離領域124乃至127上部のレジストは露光
され剥離されることである。
レジスト77乃至80をマスクとして、異方性エッチン
グを行い、側壁マスク絶縁膜104を除去する。ここ
で、第2の導電体5の溝部11の内部で対向する側面の
間隔は、溝部11の上部ほど狭くなっている。よって、
溝部11の側壁に形成された絶縁膜104は、素子分離
領域124乃至127の上面の上に設けられた第2の導
電体5にマスクされ、エッチングされずに残る。レジス
ト77乃至79の厚さのばらつきとは無関係に、側壁マ
スク絶縁膜104の最大高さが決定される。側壁マスク
絶縁膜104の最大高さは、異方性エッチングのエッチ
ング量によって決定される。側壁マスク絶縁膜104の
最大高さを、均一な高さで制御性良く形成することがで
きる。
側壁マスク絶縁膜104をマスクとして、素子分離領域
124乃至127をエッチングストッパーとして、図1
9(c)(d)に示すように、第2の導電体5をエッチ
ングする。素子分離領域124乃至127の上の第2の
導電体5は除去される。このことにより、第2の導電体
57乃至59、157は互いに分離する。このエッチン
グとしては、エッチングダメージの少ない等方性エッチ
ングを用いる。勿論、ダメージが問題とならない場合に
は、側壁マスク絶縁膜104をマスクとして異方性エッ
チングを行っても良い。異方性エッチングでは、図19
(d)に示すような、第2の導電膜157の横方向のエ
ッチング量は小さくできる。なお、第2の導電体57乃
至59、157に直接レジスト77乃至80が接しない
ため、レジスト77乃至80から第2の導電体へのナト
リウム(Na)や鉄(Fe)、クロム(Cr)などの金
属汚染や炭素汚染を防ぐことができる。また、第2の導
電体57乃至59、157のエッチングにCMP法を用
いていない。このことにより、CMP法に特有のスクラ
ッチよる残差残りや面積が広い部分のオーバーポリッシ
ュ(over polish)現象が生じない。
ル161の一部と、周辺回路の素子分離領域124を覆
うようにレジスト106を露光し、パターニングする。
この露光では、メモリセルの溝部11の底も完全に露光
されるような条件を選ぶ。図20(a)(b)に示すよ
うに、レジスト106をマスクとして、例えば等方性エ
ッチングで側壁マスク絶縁膜104を剥離する。引き続
き、レジスト106をマスクとして、異方性エッチング
で素子分離絶縁膜124乃至127をエッチバックす
る。素子分離領域124乃至127の上面の高さは、第
1の導電体41乃至43の上面よりも高く配置する。ま
た、素子分離領域124乃至127の上面の高さは、第
2の導電体57乃至59の下面よりも高く配置する。す
なわち、素子分離領域124乃至127の側面と第2の
導電体57乃至59の側面は接する。さらに、レジスト
106が第2の導電体57乃至59、157の端面にの
み接触する。このため、第3の実施形態の図12(a)
のように、第2の導電体5の全面にレジスト76を塗布
するよりも、レジスト106からの第2の導電体57乃
至59、157への汚染を抑制することができる。ま
た、第2の導電体57乃至59の端部の凸部が露出する
が倒れることはない。これは、第2の導電体57乃至5
9の底部の面積が広いからである。
57乃至59、157の表面は、空気に晒されるため、
いわゆる自然酸化膜が0.3nm〜2nm程度成長す
る。この自然酸化膜の膜厚は、ついで行われるブロック
絶縁膜6の堆積までの時間に依存する。従って、この自
然酸化膜の膜厚は、均一性や制御性が劣る。浮遊ゲート
と制御ゲートの均一なカップリング比を得るためには、
この自然酸化膜を取り除くことが必要である。そこで、
例えば、この自然酸化膜のフッ酸によるエッチング処理
を行う。
導電体57乃至59、157の露出する表面と、素子分
離領域124乃至127の上に、ブロック絶縁膜6を堆
積する。ブロック絶縁膜6としては、例えば、厚さ5n
mから30nmの範囲のシリコン酸化膜またはオキシナ
イトライド膜、または、それぞれの厚さが2nmから1
00nmの範囲のシリコン酸化膜/シリコン窒化膜/シ
リコン酸化膜の積層構造を有するONO膜が用いられ
る。
ィとエッチングを行う。このことにより、周辺回路16
4の第2の導電体157の上と、ダミーセル161と周
辺回路164の間の素子分離領域124の上のブロック
絶縁膜6を取り除く。制御ゲート電極7を、ブロック絶
縁膜6と第2の導電体157の上に堆積する。制御ゲー
ト電極7としては、例えばリン、砥素、またはボロンを
不純物として、不純物濃度1017cm−3以上で10
21cm−3以下の範囲で添加されているポリシリコン
を用いる。または、制御ゲート電極7としては、タング
ステンシリサイド(WSi)とポリシリコンとのスタッ
ク構造、または、NiSi, MoSi、TiSi、C
oSiとポリシリコンのスタック構造であってもよい。
制御ゲート電極7の膜厚は、10nm以上で500nm
以下の範囲の膜厚である。この制御ゲート電極7の膜厚
は、第2の導電体57乃至59の端部の凸部の最大間隔
の1/2以上とする。このことにより、第2の導電体5
7乃至59の凹部を埋め、凸部の上方に平坦化した制御
ゲート電極7の上面を設けることができる。そして、制
御ゲート電極7のリソグラフィ余裕を確保することがで
きる。
に、制御ゲート電極7、ブロック絶縁膜6、電荷蓄積電
極となる第1と第2の導電体42、43,58,59を
半導体表面内のパターンで線状に異方性エッチングで加
工する。図15(a)に示すような、制御ゲート電極
7、27、28に分割する。ここで、第2の導電体57
乃至59の周辺部の凸部の間隔は、積み上げ方向に向か
って狭くなる。このことにより、制御ゲート7の加工時
の異方性エッチングの際に制御ゲート電極7のエッチン
グ残りを減少させることができる。ソースドレイン領域
81乃至88を制御ゲート電極7、27、28の両側に
形成する。
の実施形態の製造工程で、図20(a)(b)に示され
るのレジスト106のパターニングプロセスと、レジス
ト106によるマスクエッチングプロセスを省略した場
合の半導体装置の断面図と上面図である。レジスト10
6によるマスクエッチングプロセスを省略すると、周辺
回路164とダミーセル161の間の広い素子分離領域
124がエッチバックされる。このエッチバックによ
り、メモリセル162、163の間の狭い素子分離領域
125乃至127も共にエッチバックされるため、素子
分離領域124乃至127の上面の高さはほぼ等しい。
すなわち、一見すると、良好な平坦化がなされた状態で
ある。しかし、図21(a)(b)に示すように、制御
ゲート電極7を堆積すると、メモリセル領域の上面と、
ダミーセル161と周辺回路164の間の広い素子分離
領域124の上面とに、第2の導電体57乃至59の外
側面部の凸部の高さ程度の段差Dが形成される。この段
差Dにより、図21(c)に示すように、制御ゲート電
極7、27、28の線幅が、広い素子分離領域124の
上において、太くなる。制御ゲート電極7、27、28
の線幅が太くなることにより、制御ゲート電極7、2
7、28の間で短絡が生じやすくなる場合が考えられ
た。あるいは、その段差Dによって、制御ゲート電極
7、27、28を加工するリソグラフィの余裕が大幅に
縮小することがわかった。このことにより、制御ゲート
電極7、27、28の断線や、短絡を生じやすくなる場
合が考えられた。
ート電極7、27、28を加工するリソグラフィにおい
て、段差Dを小さくする。このために、あえて、図20
(a)(b)に示すように、広い素子分離領域124の
上面の高さを、素子分離領域125乃至127の上面の
高さより高くする。このことにより、段差Dが小さくで
きるので、制御ゲート電極7、27、28を加工するリ
ソグラフィの余裕の幅が広い。そして、制御ゲート電極
7、27、28の断線や、短絡が生じにくくなる。
態の変形例は、第3の実施形態の第1の変形例を、さら
に詳細に説明する。第4の実施形態の変形例の半導体装
置は、メモリセル領域と周辺回路領域の間の領域と、メ
モリセル領域の制御ゲート電極7の上面の段差が小さい
ことを特徴とする。また、第4の実施形態の変形例の半
導体装置は、図9に示す制御ゲート電極7のエッチング
残り116を生じさせない。このために、第4の実施形
態の変形例では、図22(b)(c)に示すように、第
2の導電体57乃至59、157は、第1の導電体41
乃至43、141の上面のみの上に形成される。そし
て、第2の導電体57乃至59、157の最大幅は、第
1の導電体41乃至43、141の幅よりも小さい。す
なわち、第2の導電体57乃至59の2つの外側の側面
の最大の距離は、第1の導電体41乃至43の2つの端
面の距離よりも小さい。
の半導体装置の上方からの透視図である。図22(a)
の左側がメモリセル領域である。図22(a)の右側が
周辺回路領域である。図22(b)は図22(a)のI
−I方向の断面図である。図22(c)は図22(a)
のVI−VI方向の断面図である。互いに等しい幅の制
御ゲート28、7、27が等間隔に平行に横方向に配置
されている。素子分離領域21乃至24が制御ゲート2
8、7、27の下方において、平行に縦方向に配置され
ている。メモリセル領域において、素子分離領域21乃
至24は、互いに等しい幅を有し、等間隔に配置され
る。メモリセル162、163とダミーセル161のソ
ース/ドレイン領域81乃至87は、上方に制御ゲート
28、7、27と、素子分離領域21乃至24が配置さ
れていない領域に設けられる。周辺回路164のソース
/ドレイン領域88は、上方に制御ゲート28、7、2
7と、素子分離領域124が配置されていない領域に設
けられる。
31乃至33、35が設けられている。ゲート絶縁膜3
1乃至33、35の上には、第1の導電体41乃至4
3、141が設けられている。このことにより、メモリ
セル162と163の電気特性のセル間のばらつきを均
一にすることができる。第1の導電体41乃至43、1
41の側面には、浮遊ゲート側壁酸化膜101が設けら
れている。第1の導電体41乃至43、141の上に
は、第2の導電体57乃至59と157が設けられてい
る。一方、浮遊ゲート側壁酸化膜101と素子分離領域
21乃至24の上には、第2の導電体57乃至59は配
置されない。
は、第1の導電体41乃至43の上面と接している。す
なわち、第2の導電体57乃至59の底面の全面は、第
1の導電体41乃至43の上面で覆われている。第2の
導電体57乃至59も、一体の導電体である。より広い
面積で第1の導電体と密着する。このため、第2の導電
体57乃至59の内部応力や、第2の導電体57乃至5
9に対する外力による剥離を防止することができる。第
2の導電体58、59は、外側面部において高く、内部
において低い、いわゆる漢字の凹の形状を有している。
第2の導電体58、59の外側の側面の下部は、素子分
離領域21乃至24に接していることが好ましい。浮遊
ゲート側壁酸化膜101は、素子分離絶縁膜21乃至2
4に接している。第2の導電体58、59の外側と内側
の両側面の上にはブロック絶縁膜6が設けられている。
第2の導電体58、59の内部の上面にもブロック絶縁
膜6が設けられている。このブロック絶縁膜6の上には
制御ゲート7が設けられている。素子分離領域21乃至
24の上方に位置するブロック絶縁膜6および制御ゲー
ト7は、第1の導電体42、43の上面(第2の導電体
58、59の下面と一致する)よりも上方に形成されて
いる。すなわち、図22(b)の高さHは、正の値にな
る。このことにより、図9で説明した制御ゲート7のエ
ッチング残り116が発生することがない。なお、素子
分離領域21乃至24の上方に位置するブロック絶縁膜
6および制御ゲート7は、第1の導電体42、43の下
面よりも上方に形成されていてもよい。このことによっ
ても、図9で説明した制御ゲート7のエッチング残り1
16が発生することがない。
102を介して素子分離領域21乃至24が設けられて
いる。素子分離領域21乃至24が形成されていないシ
リコン基板1の表面上に、ゲート絶縁膜31乃至33、
35と第1の導電体41乃至43、141と第2の導電
体57乃至59、157が自己整合的に設けられてい
る。
電体58、59が一体の導電体である。このことによ
り、第1の導電体42、43と第2の導電体58、59
との接触面積が増大する。このことによって、第1の導
電体42、43と第2の導電体58、59の間の容量ま
たはコンダクタンスを大きくできる。
置の製造方法を説明する。第4の実施形態の変形例の半
導体装置の製造方法では、半導体装置のメモリセル領域
と周辺回路領域を製造する方法を説明する。第4の実施
形態の製造方法の一部を変更する。図23に第4の実施
形態の変形例の半導体装置の製造途中の断面図を示す。
図23の左側の(a)と(c)がメモリセル領域の断面
図である。図23の右側の(b)と(d)が周辺回路領
域の断面図である。
(b)に示された構造が得られるまで、第4の実施形態
の製造方法を実行する。次に、キャップ材91乃至94
を、熱燐酸でエッチングする。キャップ材91乃至94
を厚さで5nmから50nmまで範囲で除去する。図2
3(a)(b)に示すように、このエッチングにより、
キャップ材95乃至98を形成できる。この除去する厚
さは、浮遊ゲート側壁酸化膜101を形成によるときの
第1の導電体41乃至43、141の減少量と、第1の
導電体41乃至43、141の自然酸化膜を除去すると
きの素子分離領域21乃至24の減少量との和よりも大
きい。次に、溝10の内壁の上に薄いライナー酸化膜1
02を成膜する。この後は、第4の実施形態の製造方法
で説明したのと同じ工程を行う。
導電体41乃至43、141の自然酸化膜を除去した直
後で、第2の導電体5を堆積する直前においては、第1
の導電体41乃至43、141の上面の上方にのみ開口
が設けられている。第1の導電体41乃至43、141
の側面は露出していない。このことにより、第2の導電
体57乃至59、157が、第1の導電体41乃至4
3、141の側面から下に落ち込むことがない。これに
より、制御ゲート電極7は、第2の導電膜57乃至5
9、157の上面または側面に選択的に形成される。一
方、制御ゲート電極7は、第2の導電膜57乃至59、
157の下方には配置されない。また、制御ゲート電極
7の底面が、第1の電荷蓄積層41の底面よりも積み上
げ方向で上方に形成されれば、第2の導電体57乃至5
9、157がマスクとなって、制御ゲート電極7のエッ
チング残り116が生じることがない。
分離領域や絶縁膜の形成法は、シリコンをシリコン酸化
膜やシリコン窒化膜に変換する酸化や窒化の方法に限ら
れない。例えば、酸素イオンを堆積したシリコンに注入
する方法や、堆積したシリコンを酸化する方法、シリコ
ン窒化膜をシリコン酸化膜に転換する方法を用いてもよ
い。
限られない。半導体基板は、n型シリコン基板やSOI
基板のシリコン層、またはシリコンゲルマニウム(Si
Ge)混晶、炭化シリコンゲルマニウム(SiGeC)
混晶など、シリコンを含む単結晶の半導体基板であって
もよい。なお、p型シリコン基板からn型シリコン基板
に置き換える場合は、n型MOSFETの形成にかえて、p型
MOSFETの形成に置き換える。すなわち、上述の実施形態
のn型をp型に読み替え、p型をn型と読み替える。さ
らに、ドーピング不純物種の砒素(As)、リン(P)
をインジウム(In)、ボロン(B)のいずれかと読み
替えればよい。
はシリコン半導体、SiGe混晶、SiGeC混晶、T
iSi、NiSi、CoSi、TaSi、WSi、Mo
Siなどのシリサイドやポリサイド、チタニウム(T
i)、アルミニウム(Al)、銅(Cu)、窒化チタニウ
ム(TiN)、タングステン(W)などの金属を用いる
ことができる。これらの材料は多結晶であってもよい。
さらに、制御ゲート電極および電荷蓄積領域は、これら
材料の積層構造であってもよい。また、制御ゲート電極
および電荷蓄積領域には、アモルファスSi、 アモル
ファスSiGe混晶、または アモルファスSiGeC
混晶を用いることができ、これらの積層構造にしてもよ
い。さらに、電荷蓄積領域はドット状に形成されていて
も構わず、本発明が適用できることは言うまでもない。
その他、本発明の要旨を逸脱しない範囲で、様々に変形
して実施することができる。
浮遊ゲートと制御ゲート間の容量を大きく維持したまま
素子分離幅Wtを狭めることが可能な半導体装置を提供
できる。
ゲート間の容量結合を大きくしても浮遊ゲート間容量が
大きくなりにくく、セル間の電気的干渉を防ぐことがで
きる半導体装置の製造方法を提供できる。
面図である。
る。
の断面図(その1)である。
の断面図(その2)である。
(図4(c)に相当する工程における)の上方からの透
視図である。
置の断面図である。
置の断面図である。
る。
部の断面図である。
よって得られる浮遊ゲート間の結合容量低減の効果を説
明するための図である。
例に係る半導体装置の断面図である。
毎の断面図である。
装置の製造工程毎の断面図である。
装置の製造工程毎の断面図である。
断面図である。
毎の断面図(その1)である。
毎の断面図(その2)である。
毎の断面図(その3)である。
毎の断面図(その4)である。
毎の断面図(その5)である。
上面図と断面図である。
上面図と断面図である。
製造工程毎の断面図である。
膜、ONO膜 7、17、27、28 制御ゲート 8、81乃至87 主電極領域、ソース・ドレイン領域 10 溝 11 溝 21乃至24 素子分離領域、STI 31乃至34 トンネル酸化膜 35 シリコン酸化膜 41乃至44、71乃至74 浮遊ゲートの第1部分 51乃至60、151乃至156 浮遊ゲートの第2部
分 61乃至64 メモリセル 65 選択トランジスタ 66 ソース拡散層 75 選択ゲート 76乃至80 フォトレジスト 91乃至94 キャップ材 120乃至123 シリコン酸化膜 124乃至127 素子分離領域、STI 141、157 周辺回路のゲート電極 161 ダミーセル 162、163 メモリセル 164 周辺トランジスタ
Claims (26)
- 【請求項1】 表面に溝を有する半導体基板と、 前記溝に埋め込まれ側面の上部が前記基板の表面より高
い第1と第2の絶縁体と、 前記基板の表面上に設けられ、一端が前記第1の絶縁体
と接し、他端が前記第2の絶縁体と接する第3の絶縁膜
と、 前記第3の絶縁膜の表面上に設けられ、一端面が前記第
1の絶縁体と接し、他端面が前記第2の絶縁体と接する
第1の導電体と、 前記第1の導電体の前記一端面の近傍に設けられる第2
の導電体と、 前記第1の導電体の前記他端面の近傍に設けられる第3
の導電体と、 前記第2の導電体の第1の側面と前記第3の導電体の第
2の側面に接し、前記第1の導電体の上面と接する第4
の絶縁膜と、 前記第4の絶縁膜の上に設けられる第4の導電体とを有
することを特徴とする半導体装置。 - 【請求項2】 前記第2の導電体の第2の側面が前記第
1の絶縁体と接し、 前記第3の導電体の第1の側面が前記第2の絶縁体と接
することを特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記第1の絶縁体は縦方向に複数平行に
配置され、前記第2の絶縁体は前記縦方向に複数平行に
配置され、前記第4の導電体は横方向に複数平行に配置
されることを特徴とする請求項1又は請求項2に記載の
半導体装置。 - 【請求項4】 前記第2の導電体が前記第1の導電体と
電気的に接続し、前記第3の導電体が前記第1の導電体
と電気的に接続することを特徴とする請求項1乃至請求
項3のいずれか1つに記載の半導体装置。 - 【請求項5】 前記第2と第3の導電体の断面幅が積み
上げ方向下向きに広くなることを特徴とする請求項1乃
至請求項4のいずれか1つに記載の半導体装置。 - 【請求項6】 前記第1の絶縁体の上方に形成された前
記第4の導電体の底面は、前記第1の導電体の上面より
も高いことを特徴とする請求項1乃至請求項5のいずれ
か1つに記載の半導体装置。 - 【請求項7】 前記第2の導電体の前記第2の側面と前
記第3の導電体の前記第1の側面の最大の間隔は前記第
1の導電体の前記一端面と前記他端面の距離よりも大き
く、前記第2の導電体の下面は前記第1の導電体の上面
よりも低いことを特徴とする請求項2乃至請求項6のい
ずれか1つに記載の半導体装置。 - 【請求項8】 前記第2の導電体の前記第2の側面と前
記第3の導電体の前記第1の側面の最大の間隔は前記第
1の導電体の前記一端面と前記他端面の距離よりも小さ
いことを特徴とする請求項2乃至請求項6のいずれか1
つに記載の半導体装置。 - 【請求項9】 前記第2の導電体の前記第2の側面と前
記第3の導電体の前記第1の側面の間隔は上ほど狭いこ
とを特徴とする請求項1乃至請求項6のいずれか1つに
記載の半導体装置。 - 【請求項10】 前記第2の導電体の前記第2の側面と
前記第4の導電体の間に、前記第4の絶縁膜が配置され
ることを特徴とする請求項2乃至請求項9のいずれか1
つに記載の半導体装置。 - 【請求項11】 前記第2の絶縁体は前記第1の絶縁体
より幅が広く、前記第2の絶縁体の上面の高さは前記第
1の絶縁体の上面の高さより高いことを特徴とする請求
項1乃至請求項10のいずれか1つに記載の半導体装
置。 - 【請求項12】 表面に溝を有する半導体基板と、 前記溝に埋め込まれ上面が前記基板の表面より高い第1
と第2の絶縁体と、 前記基板の表面上に設けられる第3の絶縁膜と、 前記第3の絶縁膜の表面上に設けられる第1の導電体
と、 前記第1の導電体の表面上に設けられ、外側面部の上面
の高さが内部の上面の高さより高い第2の導電体と、 前記第2の導電体の前記内部の上面と接する第4の絶縁
膜と、 前記第4の絶縁膜の上に設けられる第4の導電体とを有
することを特徴とする半導体装置。 - 【請求項13】 前記第2の導電体の第1の側面が前記
第2の絶縁体と接し、前記第2の導電体の第2の側面が
前記第1の絶縁体と接することを特徴とする請求項12
に記載の半導体装置。 - 【請求項14】 前記第1の絶縁体は縦方向に複数平行
に配置され、前記第2の絶縁体は前記縦方向に複数平行
に配置され、前記第4の導電体は横方向に複数平行に配
置されることを特徴とする請求項12又は請求項13に
記載の半導体装置。 - 【請求項15】 前記第2の導電体が前記第1の導電体
と電気的に接続することを特徴とする請求項12乃至請
求項14のいずれか1つに記載の半導体装置。 - 【請求項16】 前記第2の導電体の前記外側面部の断
面幅が積み上げ方向下向きに広くなることを特徴とする
請求項12乃至請求項15のいずれか1つに記載の半導
体装置。 - 【請求項17】 前記第1の絶縁体の上方に形成された
前記第4の導電体の底面は、前記第1の導電体の上面よ
りも高いことを特徴とする請求項12乃至請求項15の
いずれか1つに記載の半導体装置。 - 【請求項18】 前記第2の導電体の前記第1の側面と
前記第2の側面の最大の間隔は前記第1の導電体の幅よ
りも大きく、前記第2の導電体の下面は前記第1の導電
体の上面よりも低いことを特徴とする請求項13乃至請
求項17のいずれか1つに記載の半導体装置。 - 【請求項19】 前記第2の導電体の前記第1の側面と
前記第2の側面の最大の間隔は前記第1の導電体の幅よ
りも小さいことを特徴とする請求項13乃至請求項17
のいずれか1つに記載の半導体装置。 - 【請求項20】 前記第2の導電体の前記第1の側面と
前記第2の側面の間隔は上ほど狭いことを特徴とする請
求項13乃至請求項19のいずれか1つに記載の半導体
装置。 - 【請求項21】 前記第2の導電体の前記第2の側面と
前記第4の導電体の間に、前記第4の絶縁膜が配置され
ることを特徴とする請求項13乃至請求項20のいずれ
か1つに記載の半導体装置。 - 【請求項22】 前記第2の絶縁体は前記第1の絶縁体
より幅が広く、前記第2の絶縁体の上面の高さは前記第
1の絶縁体の上面の高さより高いことを特徴とする請求
項12乃至請求項21のいずれか1つに記載の半導体装
置。 - 【請求項23】 半導体基板上に第1の絶縁膜、第1の
浮遊ゲート膜、キャップを順に形成することと、 同一のパターンに、前記第1の絶縁膜、前記第1の浮遊
ゲート膜、前記キャップと前記基板をエッチングするこ
とと、 前記パターンに第2の絶縁膜を埋めることと、 前記キャップを除去することと、 第2の絶縁膜の側面と前記第1の浮遊ゲート膜の上面
に、外側面部の上面の高さが内部の上面の高さより高い
第2の浮遊ゲート膜を形成することとを有することを特
徴とする不揮発性メモリの製造方法。 - 【請求項24】 前記第2の浮遊ゲート膜を形成するこ
との後に、その第2の絶縁膜をエッチングすることを特
徴とする請求項23に記載の不揮発性メモリの製造方
法。 - 【請求項25】 前記第2の絶縁膜の側面に第2の浮遊
ゲート膜を形成することにおいて、前記第2の浮遊ゲー
ト膜が一体であり、前記第1の浮遊ゲートの上に配置さ
れることを特徴とする請求項23又は請求項24に記載
の不揮発性メモリの製造方法。 - 【請求項26】 その第2の浮遊ゲート膜上及びその第
2の絶縁膜上に第4の絶縁膜を形成することと、 その第4の絶縁膜上に第4の導電体膜を形成することと
をさらに有することを特徴とする請求項23乃至請求項
25のいずれか1つに記載の不揮発性メモリの製造方
法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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