JP2002203919A - 半導体装置、及び、不揮発性メモリの製造方法 - Google Patents
半導体装置、及び、不揮発性メモリの製造方法Info
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Abstract
(57)【要約】
【課題】 浮遊ゲートと制御ゲート間の容量結合を大き
くしても浮遊ゲート間容量が大きくなりにくく、素子分
離幅を狭めることが可能な半導体装置を提供する。 【解決手段】 半導体基板上に第１の絶縁膜、第１の導
電体膜、キャップ材膜を順次堆積し、同一のマスクで、
第１の絶縁膜、第１の導電体膜、キャップ材膜と基板を
エッチングし、溝部を形成する。この溝部を第２の絶縁
膜で埋め込み、キャップ材膜を除去する。そして、第２
の導電体膜を形成し、第２の絶縁膜の側面に第２の導電
体膜に残すエッチングを行う。このことにより、浮遊ゲ
ートの制御ゲートに対向する面積を拡大させても、他の
浮遊ゲートに対向する面積はそれほど拡大しない。
くしても浮遊ゲート間容量が大きくなりにくく、素子分
離幅を狭めることが可能な半導体装置を提供する。 【解決手段】 半導体基板上に第１の絶縁膜、第１の導
電体膜、キャップ材膜を順次堆積し、同一のマスクで、
第１の絶縁膜、第１の導電体膜、キャップ材膜と基板を
エッチングし、溝部を形成する。この溝部を第２の絶縁
膜で埋め込み、キャップ材膜を除去する。そして、第２
の導電体膜を形成し、第２の絶縁膜の側面に第２の導電
体膜に残すエッチングを行う。このことにより、浮遊ゲ
ートの制御ゲートに対向する面積を拡大させても、他の
浮遊ゲートに対向する面積はそれほど拡大しない。
Description
【０００１】
【発明の属する技術分野】本発明は、溝型素子分離領
域、浮遊ゲートと制御ゲートを有する半導体装置に関
し、特に、浮遊ゲートと制御ゲート間の容量結合によっ
てセルを動作させる不揮発性メモリの製造方法に関する
ものである。
域、浮遊ゲートと制御ゲートを有する半導体装置に関
し、特に、浮遊ゲートと制御ゲート間の容量結合によっ
てセルを動作させる不揮発性メモリの製造方法に関する
ものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置は不揮発性メモ
リセルで構成されている。この不揮発性メモリセルは、
浮遊ゲートと制御ゲートを有する。浮遊ゲートと制御ゲ
ート間の容量結合により浮遊ゲートの電位を制御する。
制御ゲートと浮遊ゲートの容量結合が大きい程、制御ゲ
ートの電圧を低くする事ができる。容量結合を大きくす
るために、制御ゲートと浮遊ゲート間の対向面積を以下
のように大きくする。浮遊ゲートは、第１層目の多結晶
シリコン（Ｓｉ）膜と第２層目の多結晶シリコンの２層
構造を有する。第１層目の多結晶シリコン膜は、溝型素
子分離領域と自己整合的に形成される。第２層目の多結
晶シリコンは、溝型素子分離領域上に張り出すように形
成される。第２層目の多結晶シリコンの上に絶縁膜が形
成される。この絶縁膜の上に制御ゲートが形成される。
リセルで構成されている。この不揮発性メモリセルは、
浮遊ゲートと制御ゲートを有する。浮遊ゲートと制御ゲ
ート間の容量結合により浮遊ゲートの電位を制御する。
制御ゲートと浮遊ゲートの容量結合が大きい程、制御ゲ
ートの電圧を低くする事ができる。容量結合を大きくす
るために、制御ゲートと浮遊ゲート間の対向面積を以下
のように大きくする。浮遊ゲートは、第１層目の多結晶
シリコン（Ｓｉ）膜と第２層目の多結晶シリコンの２層
構造を有する。第１層目の多結晶シリコン膜は、溝型素
子分離領域と自己整合的に形成される。第２層目の多結
晶シリコンは、溝型素子分離領域上に張り出すように形
成される。第２層目の多結晶シリコンの上に絶縁膜が形
成される。この絶縁膜の上に制御ゲートが形成される。
【０００３】しかしながら、このセル構造では、メモリ
セルの素子分離幅Ｗｔとして、第２層目の多結晶シリコ
ン同士を分離する為のスペースとリソグラフィ工程の時
の合わせ余裕が、必要である。
セルの素子分離幅Ｗｔとして、第２層目の多結晶シリコ
ン同士を分離する為のスペースとリソグラフィ工程の時
の合わせ余裕が、必要である。
【０００４】このセル構造では、浮遊ゲートと制御ゲー
ト間の容量結合を大きくするために、浮遊ゲートの膜厚
を厚くすることが有効である。浮遊ゲートの膜厚を厚く
すると、セル間の浮遊ゲートの容量結合Ｃ２が大きくな
る。容量結合Ｃ２が大きくなると、隣のセルのデータの
状態によって、セルのスレシホールド電圧が変調を受け
やすい問題がある。
ト間の容量結合を大きくするために、浮遊ゲートの膜厚
を厚くすることが有効である。浮遊ゲートの膜厚を厚く
すると、セル間の浮遊ゲートの容量結合Ｃ２が大きくな
る。容量結合Ｃ２が大きくなると、隣のセルのデータの
状態によって、セルのスレシホールド電圧が変調を受け
やすい問題がある。
【０００５】
【発明が解決しようとする課題】本発明は、上記事情に
鑑みてなされたものであり、その目的とするところは、
浮遊ゲートと制御ゲート間の容量を大きく維持したまま
素子分離幅Ｗｔを狭めることが可能な半導体装置を提供
することにある。
鑑みてなされたものであり、その目的とするところは、
浮遊ゲートと制御ゲート間の容量を大きく維持したまま
素子分離幅Ｗｔを狭めることが可能な半導体装置を提供
することにある。
【０００６】また、本発明は、浮遊ゲートと制御ゲート
間の容量結合を大きくしても浮遊ゲート間容量が大きく
なりにくく、セル間の電気的干渉を防ぐことができる半
導体装置の製造方法を提供することにある。
間の容量結合を大きくしても浮遊ゲート間容量が大きく
なりにくく、セル間の電気的干渉を防ぐことができる半
導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めの本発明の特徴は、表面に溝を有する半導体基板と、
その溝に埋め込まれ側面の上部が半導体基板の表面より
高い第１と第２の絶縁体と、半導体基板の表面上に設け
られ、一端が第１の絶縁体と接し、他端が第２の絶縁体
と接する第３の絶縁膜と、第３の絶縁膜の表面上に設け
られ、一端面が第１の絶縁体と接し、他端面が第２の絶
縁体と接する第１の導電体と、第１の導電体の一端面の
近傍に設けられる第２の導電体と、第１の導電体の他端
面の近傍に設けられる第３の導電体と、第２の導電体の
第１の側面と第３の導電体の第２の側面に接し、第１の
導電体の上面と接する第４の絶縁膜と、第４の絶縁膜の
上に設けられる第４の導電体とを有する半導体装置にあ
る。
めの本発明の特徴は、表面に溝を有する半導体基板と、
その溝に埋め込まれ側面の上部が半導体基板の表面より
高い第１と第２の絶縁体と、半導体基板の表面上に設け
られ、一端が第１の絶縁体と接し、他端が第２の絶縁体
と接する第３の絶縁膜と、第３の絶縁膜の表面上に設け
られ、一端面が第１の絶縁体と接し、他端面が第２の絶
縁体と接する第１の導電体と、第１の導電体の一端面の
近傍に設けられる第２の導電体と、第１の導電体の他端
面の近傍に設けられる第３の導電体と、第２の導電体の
第１の側面と第３の導電体の第２の側面に接し、第１の
導電体の上面と接する第４の絶縁膜と、第４の絶縁膜の
上に設けられる第４の導電体とを有する半導体装置にあ
る。
【０００８】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態について説明する。以下の図面の記載におい
て、同一又は類似の部分には同一又は類似の符号を付し
ている。また、図面は模式的なものであり、厚みと平面
寸法との関係、各層の厚みの比率等は現実のものとは異
なることに留意すべきである。
実施の形態について説明する。以下の図面の記載におい
て、同一又は類似の部分には同一又は類似の符号を付し
ている。また、図面は模式的なものであり、厚みと平面
寸法との関係、各層の厚みの比率等は現実のものとは異
なることに留意すべきである。
【０００９】（第１の実施の形態）図１（ａ）は本発明
の第１の実施の形態に係る半導体装置の上面図である。
図１（ｂ）は図１（ａ）の半導体装置のＩ−Ｉ方向の断
面図である。図２（ａ）は図１（ａ）の半導体装置のＩ
Ｉ−ＩＩ方向の断面図である。図２（ｂ）は図１（ａ）
の半導体装置のＩＩＩ−ＩＩＩ方向の断面図である。
の第１の実施の形態に係る半導体装置の上面図である。
図１（ｂ）は図１（ａ）の半導体装置のＩ−Ｉ方向の断
面図である。図２（ａ）は図１（ａ）の半導体装置のＩ
Ｉ−ＩＩ方向の断面図である。図２（ｂ）は図１（ａ）
の半導体装置のＩＩＩ−ＩＩＩ方向の断面図である。
【００１０】本発明の第１の実施の形態に係る半導体装
置は、以下の特徴を有する。半導体基板１は、表面に溝
を有する。素子分離領域２１乃至２４は、その溝に埋め
込まれる。素子分離領域２１乃至２４の側面が、基板１
の表面より高い位置まで伸びている。トンネル酸化膜３
１乃至３３が、基板１の表面上に設けられる。トンネル
酸化膜３１乃至３３の両端が素子分離領域２１乃至２４
と接している。
置は、以下の特徴を有する。半導体基板１は、表面に溝
を有する。素子分離領域２１乃至２４は、その溝に埋め
込まれる。素子分離領域２１乃至２４の側面が、基板１
の表面より高い位置まで伸びている。トンネル酸化膜３
１乃至３３が、基板１の表面上に設けられる。トンネル
酸化膜３１乃至３３の両端が素子分離領域２１乃至２４
と接している。
【００１１】トンネル酸化膜３１乃至３３の表面上に設
けられ両端面が素子分離領域２１乃至２４と接している
第１の導電体４１乃至４３と、第１の導電体４１乃至４
３の表面上に設けられ第１の導電体の一方の端面の近傍
に設けられ第１の側面が素子分離領域２１乃至２４と接
している第２の導電体５１、５３、５５と、第１の導電
体４１乃至４３の表面上に設けられ第１の導電体の他方
の端面の近傍に設けられ第１の側面が素子分離領域２１
乃至２４と接している第３の導電体５２、５４、５６と
で構成される浮遊ゲート電極と、第２の導電体５１、５
３、５５と第３の導電体５２、５４、５６の第２の側面
と接し、第１の導電体４１乃至４３の表面と接する絶縁
膜６と、絶縁膜６の上に設けられる制御ゲート７とで構
成される。
けられ両端面が素子分離領域２１乃至２４と接している
第１の導電体４１乃至４３と、第１の導電体４１乃至４
３の表面上に設けられ第１の導電体の一方の端面の近傍
に設けられ第１の側面が素子分離領域２１乃至２４と接
している第２の導電体５１、５３、５５と、第１の導電
体４１乃至４３の表面上に設けられ第１の導電体の他方
の端面の近傍に設けられ第１の側面が素子分離領域２１
乃至２４と接している第３の導電体５２、５４、５６と
で構成される浮遊ゲート電極と、第２の導電体５１、５
３、５５と第３の導電体５２、５４、５６の第２の側面
と接し、第１の導電体４１乃至４３の表面と接する絶縁
膜６と、絶縁膜６の上に設けられる制御ゲート７とで構
成される。
【００１２】なお、以下の実施例では、電荷蓄積を担う
電極（電荷蓄積領域）を、慣例に従い浮遊ゲート電極と
して示すが、用途に応じた保持時間、例えば、不揮発性
メモリ用途では１０年、揮発性メモリ用途では１秒（ｓ
ｅｃｏｎｄ）程度の時間だけ電荷保持を行える電極であ
ればよい。
電極（電荷蓄積領域）を、慣例に従い浮遊ゲート電極と
して示すが、用途に応じた保持時間、例えば、不揮発性
メモリ用途では１０年、揮発性メモリ用途では１秒（ｓ
ｅｃｏｎｄ）程度の時間だけ電荷保持を行える電極であ
ればよい。
【００１３】半導体基板１の表面近傍で浮遊ゲート電極
の下方以外の領域８１乃至８７の導電型は、他の領域の
導電型と異なっている。さらに、図１（ａ）に示すよう
に、溝型素子分離領域２１乃至２４を縦方向に複数平行
に配置し、制御ゲート７と２７を横方向に複数平行に配
置することで、基板１上に不揮発性メモリセルを多数集
積することができる。
の下方以外の領域８１乃至８７の導電型は、他の領域の
導電型と異なっている。さらに、図１（ａ）に示すよう
に、溝型素子分離領域２１乃至２４を縦方向に複数平行
に配置し、制御ゲート７と２７を横方向に複数平行に配
置することで、基板１上に不揮発性メモリセルを多数集
積することができる。
【００１４】浮遊ゲート電極は、第１層目が第１の導電
体４１乃至４３であり、第２層目が第２と第３の導電体
５１乃至５６である２層構造になっている。第２と第３
の導電体は、第１の導電体と電気的に接続しており、第
１乃至第３の導電体が一体となって浮遊ゲート電極とし
て機能する。
体４１乃至４３であり、第２層目が第２と第３の導電体
５１乃至５６である２層構造になっている。第２と第３
の導電体は、第１の導電体と電気的に接続しており、第
１乃至第３の導電体が一体となって浮遊ゲート電極とし
て機能する。
【００１５】溝型素子分離領域２１乃至２４と第１層目
の浮遊ゲート電極層４１乃至４３のパターンは互いに反
転パターンの関係にあり、溝型素子分離領域２１乃至２
４によって第１層目の浮遊ゲート電極層４１乃至４３が
自己整合的に分離されている。第２の浮遊ゲート電極層
５１乃至５６は第１の浮遊ゲート電極４１乃至４３の端
部において素子分離絶縁膜２１乃至２４の側面に側壁状
に形成され、その側壁内面部分で制御ゲート７の下に凸
の部分に対向している。
の浮遊ゲート電極層４１乃至４３のパターンは互いに反
転パターンの関係にあり、溝型素子分離領域２１乃至２
４によって第１層目の浮遊ゲート電極層４１乃至４３が
自己整合的に分離されている。第２の浮遊ゲート電極層
５１乃至５６は第１の浮遊ゲート電極４１乃至４３の端
部において素子分離絶縁膜２１乃至２４の側面に側壁状
に形成され、その側壁内面部分で制御ゲート７の下に凸
の部分に対向している。
【００１６】浮遊ゲート４２、５３、５４と制御ゲート
７を有するフラッシュメモリにおいて、浮遊ゲート４
２、５３、５４と制御ゲート７間の容量結合を維持しな
がら微細化する為に、溝型素子分離領域２２、２３と、
活性領域及び自己整合的に形成された第１の浮遊ゲート
電極４２を形成する第一の電極層の両端部に自己整合的
に側壁５３、５４が形成され、その側壁５３、５４と制
御ゲート７の容量結合を有効に利用する。これにより、
制御ゲート７と浮遊ゲート４２、５３、５４間の容量結
合が増しメモリセルの性能が向上する。
７を有するフラッシュメモリにおいて、浮遊ゲート４
２、５３、５４と制御ゲート７間の容量結合を維持しな
がら微細化する為に、溝型素子分離領域２２、２３と、
活性領域及び自己整合的に形成された第１の浮遊ゲート
電極４２を形成する第一の電極層の両端部に自己整合的
に側壁５３、５４が形成され、その側壁５３、５４と制
御ゲート７の容量結合を有効に利用する。これにより、
制御ゲート７と浮遊ゲート４２、５３、５４間の容量結
合が増しメモリセルの性能が向上する。
【００１７】すなわち、第２の導電体５１の側面が第１
の素子分離領域２１と接し、第３の導電体５２の側面が
第２の素子分離領域２２と接する。このことにより、素
子分離領域２１、２２に対して自己整合的に導電体５
１、５２を製造することが可能になる。
の素子分離領域２１と接し、第３の導電体５２の側面が
第２の素子分離領域２２と接する。このことにより、素
子分離領域２１、２２に対して自己整合的に導電体５
１、５２を製造することが可能になる。
【００１８】また、図２（ａ）と図１０に示すように、
浮遊ゲート４４あるいは７１乃至７４の多結晶シリコン
の膜厚を素子分離領域２２、２３に沿って側壁状に薄く
できるため、隣接セル６１乃至６４間の浮遊ゲート電極
間の寄生容量Ｃ１を小さくできる。このことにより、寄
生容量Ｃ１を介したセル間干渉を低減することができ
る。
浮遊ゲート４４あるいは７１乃至７４の多結晶シリコン
の膜厚を素子分離領域２２、２３に沿って側壁状に薄く
できるため、隣接セル６１乃至６４間の浮遊ゲート電極
間の寄生容量Ｃ１を小さくできる。このことにより、寄
生容量Ｃ１を介したセル間干渉を低減することができ
る。
【００１９】図３と４は、本発明の第１の実施の形態に
係る半導体装置を製造する方法を示す工程断面図であ
る。以下に製造方法を説明する。
係る半導体装置を製造する方法を示す工程断面図であ
る。以下に製造方法を説明する。
【００２０】（１）まず、図３（ａ）に示すように、メ
モリセルの素子分離２２と２３用の溝部１０と、第１の
浮遊ゲート４１乃至４３及び活性領域は自己整合的に加
工され、第１の浮遊ゲート４１乃至４３は活性領域を分
離する素子分離領域２２、２３への落ち込みは全くない
ように形成される。
モリセルの素子分離２２と２３用の溝部１０と、第１の
浮遊ゲート４１乃至４３及び活性領域は自己整合的に加
工され、第１の浮遊ゲート４１乃至４３は活性領域を分
離する素子分離領域２２、２３への落ち込みは全くない
ように形成される。
【００２１】ｐ型シリコン（Ｓｉ）基板１上に、不揮発
性メモリセルのトンネル（Ｔｕｎｎｅｌ）酸化膜となる
３ｎｍ以上１５ｎｍ以下、例えば膜厚１０ｎｍの酸化膜
または酸窒化膜３１乃至３３、浮遊ゲートの一部の第１
の浮遊ゲート電極となる第１の多結晶シリコン（Ｓｉ）
膜４１乃至４３、キャップ材として機能するシリコン窒
化膜９１乃至９３を順次堆積する。このキャップ材９１
乃至９３の膜厚に対応して、後で素子分離領域の側壁に
形成される第２の浮遊ゲート電極５１乃至５６の高さが
決まる。すなわち、キャップ材９１乃至９３の膜厚を厚
くすることにより、第２の浮遊ゲート電極５１乃至５６
の高さを高くすることができる。第１の多結晶シリコン
膜４１乃至４３の膜厚は１０ｎｍ以上で５００ｎｍ以下
の範囲で例えば３０ｎｍである。シリコン窒化膜９１乃
至９３の膜厚は３ｎｍ以上５００ｎｍ以下の範囲で例え
ば１００ｎｍである。
性メモリセルのトンネル（Ｔｕｎｎｅｌ）酸化膜となる
３ｎｍ以上１５ｎｍ以下、例えば膜厚１０ｎｍの酸化膜
または酸窒化膜３１乃至３３、浮遊ゲートの一部の第１
の浮遊ゲート電極となる第１の多結晶シリコン（Ｓｉ）
膜４１乃至４３、キャップ材として機能するシリコン窒
化膜９１乃至９３を順次堆積する。このキャップ材９１
乃至９３の膜厚に対応して、後で素子分離領域の側壁に
形成される第２の浮遊ゲート電極５１乃至５６の高さが
決まる。すなわち、キャップ材９１乃至９３の膜厚を厚
くすることにより、第２の浮遊ゲート電極５１乃至５６
の高さを高くすることができる。第１の多結晶シリコン
膜４１乃至４３の膜厚は１０ｎｍ以上で５００ｎｍ以下
の範囲で例えば３０ｎｍである。シリコン窒化膜９１乃
至９３の膜厚は３ｎｍ以上５００ｎｍ以下の範囲で例え
ば１００ｎｍである。
【００２２】次に、リソグラフィ工程とエッチングによ
り、素子分離領域２１乃至２４となる領域に溝１０を掘
る。具体的にはキャップ材９１乃至９３（シリコン窒化
膜）、第１の浮遊ゲート材料３１乃至３３、Ｓｉ基板１
を順次エッチングする。素子分離用の溝１０と、第一の
多結晶シリコン膜４１乃至４３、シリコン窒化膜９１乃
至９３は自己整合的に形成される事になる。シリコン基
板１中に掘る素子分離用の溝１０の深さは、５０ｎｍ以
上１０００ｎｍ以下で例えば３００ｎｍといった深さで
ある。素子分離用の溝１０を掘った後、必要に応じて薄
い酸化膜を例えば熱酸化法により形成する。この膜厚は
３ｎｍ以上２０ｎｍ以下で例えば１０ｎｍといった膜厚
である。
り、素子分離領域２１乃至２４となる領域に溝１０を掘
る。具体的にはキャップ材９１乃至９３（シリコン窒化
膜）、第１の浮遊ゲート材料３１乃至３３、Ｓｉ基板１
を順次エッチングする。素子分離用の溝１０と、第一の
多結晶シリコン膜４１乃至４３、シリコン窒化膜９１乃
至９３は自己整合的に形成される事になる。シリコン基
板１中に掘る素子分離用の溝１０の深さは、５０ｎｍ以
上１０００ｎｍ以下で例えば３００ｎｍといった深さで
ある。素子分離用の溝１０を掘った後、必要に応じて薄
い酸化膜を例えば熱酸化法により形成する。この膜厚は
３ｎｍ以上２０ｎｍ以下で例えば１０ｎｍといった膜厚
である。
【００２３】これにより、メモリセルの素子分離用の溝
部１０と、第一の浮遊ゲート４１乃至４３及び活性領域
は、自己整合的に加工され、第一の浮遊ゲート４１乃至
４３は活性領域を分離する素子分離領域２１乃至２４へ
の落ち込みは全くないように形成される。これは、セル
の微細化を実現すると共に、活性領域のコーナー部を覆
うように浮遊ゲート４１乃至４３が形成される事がない
為、電界集中の効果によるメモリセル特性のバラツキを
抑制する事ができる。
部１０と、第一の浮遊ゲート４１乃至４３及び活性領域
は、自己整合的に加工され、第一の浮遊ゲート４１乃至
４３は活性領域を分離する素子分離領域２１乃至２４へ
の落ち込みは全くないように形成される。これは、セル
の微細化を実現すると共に、活性領域のコーナー部を覆
うように浮遊ゲート４１乃至４３が形成される事がない
為、電界集中の効果によるメモリセル特性のバラツキを
抑制する事ができる。
【００２４】（２）次に必要に応じて酸化膜を形成し、
素子分離領域２１乃至２４に例えば、高密度プラズマ
（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）
法により絶縁膜を埋め込む。次に、図３（ｂ）に示すよ
うに、この埋め込み材を堆積後、ケミカルメカニカルポ
リッシュ（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈ）等の方法で、キャップ材９１乃
至９３の上面まで絶縁膜２１乃至２４を平坦化する。素
子分離領域２１乃至２４に埋め込まれている絶縁性埋め
込み材は浮遊ゲートの端部に自己整合的に埋め込まれ
る。
素子分離領域２１乃至２４に例えば、高密度プラズマ
（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）
法により絶縁膜を埋め込む。次に、図３（ｂ）に示すよ
うに、この埋め込み材を堆積後、ケミカルメカニカルポ
リッシュ（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈ）等の方法で、キャップ材９１乃
至９３の上面まで絶縁膜２１乃至２４を平坦化する。素
子分離領域２１乃至２４に埋め込まれている絶縁性埋め
込み材は浮遊ゲートの端部に自己整合的に埋め込まれ
る。
【００２５】（３）図３（ｃ）に示すように、キャップ
材９１乃至９３であるシリコン窒化膜を除去することに
より、埋め込み材２１乃至２４で取り囲まれた溝部１１
を形成する。例えばキャップ材９１乃至９３がシリコン
窒化膜であれば、熱（ホット）リン酸（Ｈ３ＰＯ４）と
いった薬液で処理すれば、キャップ材９１乃至９３のみ
を容易に除去する事ができる。
材９１乃至９３であるシリコン窒化膜を除去することに
より、埋め込み材２１乃至２４で取り囲まれた溝部１１
を形成する。例えばキャップ材９１乃至９３がシリコン
窒化膜であれば、熱（ホット）リン酸（Ｈ３ＰＯ４）と
いった薬液で処理すれば、キャップ材９１乃至９３のみ
を容易に除去する事ができる。
【００２６】（４）図４（ａ）に示すように、素子分離
領域２１乃至２４の側壁に第２の浮遊ゲート電極５１乃
至５６を形成する為に、薄い多結晶シリコン膜５を堆積
する。
領域２１乃至２４の側壁に第２の浮遊ゲート電極５１乃
至５６を形成する為に、薄い多結晶シリコン膜５を堆積
する。
【００２７】（５）図４（ｂ）に示すように、この多結
晶シリコン膜５をエッチバックすることにより、素子分
離領域に埋め込まれた絶縁膜２１乃至２４の側面部に第
２の浮遊ゲート材５１乃至５６を形成する。このエッチ
バック工程で、セル間に存在する素子分離領域２１乃至
２４の上の第２の多結晶シリコン膜５は自己整合的に除
去され、セル毎に分離することができる。例えば第２の
浮遊ゲート材５２と５３は分離される。第１の浮遊ゲー
ト材４１乃至４３と第２の浮遊ゲート材５１乃至５６
は、第２の浮遊ゲート材５１乃至５６の底面で電気的に
接続される。なお、第１と第２の浮遊ゲート間に薄い絶
縁膜が存在していても容量結合される為、電気的に接続
される場合と同様の動作が行われる。
晶シリコン膜５をエッチバックすることにより、素子分
離領域に埋め込まれた絶縁膜２１乃至２４の側面部に第
２の浮遊ゲート材５１乃至５６を形成する。このエッチ
バック工程で、セル間に存在する素子分離領域２１乃至
２４の上の第２の多結晶シリコン膜５は自己整合的に除
去され、セル毎に分離することができる。例えば第２の
浮遊ゲート材５２と５３は分離される。第１の浮遊ゲー
ト材４１乃至４３と第２の浮遊ゲート材５１乃至５６
は、第２の浮遊ゲート材５１乃至５６の底面で電気的に
接続される。なお、第１と第２の浮遊ゲート間に薄い絶
縁膜が存在していても容量結合される為、電気的に接続
される場合と同様の動作が行われる。
【００２８】（６）図４（ｃ）に示すように、浮遊ゲー
ト４２、５３、５４と制御ゲート７間の層間絶縁膜６を
形成する。層間絶縁膜６としては、シリコン酸化膜／シ
リコン窒化膜／シリコン酸化膜の３層構造膜いわゆるＯ
ＮＯ膜を用いる。なお、この工程時の半導体装置の上方
からの透視図を図５に示す。図５のＩ−Ｉ方向の断面図
が図４（ｃ）である。
ト４２、５３、５４と制御ゲート７間の層間絶縁膜６を
形成する。層間絶縁膜６としては、シリコン酸化膜／シ
リコン窒化膜／シリコン酸化膜の３層構造膜いわゆるＯ
ＮＯ膜を用いる。なお、この工程時の半導体装置の上方
からの透視図を図５に示す。図５のＩ−Ｉ方向の断面図
が図４（ｃ）である。
【００２９】（７）図１（ｂ）に示すように、絶縁膜６
で三方を囲まれた溝部１１の内部を埋め込むように制御
ゲート材７を形成する。素子分離領域の側壁に形成され
た第２の浮遊ゲート材料５１乃至５６と制御ゲート材料
７の容量結合が確保できる。
で三方を囲まれた溝部１１の内部を埋め込むように制御
ゲート材７を形成する。素子分離領域の側壁に形成され
た第２の浮遊ゲート材料５１乃至５６と制御ゲート材料
７の容量結合が確保できる。
【００３０】（８）図１（ａ）に示すように、リソグラ
フィ工程とエッチングにより、制御ゲート材７と２７を
短冊状に形成する。このとき同じマスクを用い、さらに
領域２１乃至２４もマスクに、図２の（ａ）（ｂ）のよ
うに浮遊ゲート４２、４４等もエッチングする。なお、
このエッチングにおいては、図１（ｂ）に示すように、
厚さが厚さＨ１でみな等しいゲート材７、導電体５６等
と絶縁膜６を同時に同じ速度でエッチングする必要が生
じる場合がある。この場合はスパッタ性の高いエッチン
グ条件を選択してもよいし、後述する第２の変形例を採
用することで材料によってエッチング速度が異なってい
ても良好なエッチング形状を得ることができる。
フィ工程とエッチングにより、制御ゲート材７と２７を
短冊状に形成する。このとき同じマスクを用い、さらに
領域２１乃至２４もマスクに、図２の（ａ）（ｂ）のよ
うに浮遊ゲート４２、４４等もエッチングする。なお、
このエッチングにおいては、図１（ｂ）に示すように、
厚さが厚さＨ１でみな等しいゲート材７、導電体５６等
と絶縁膜６を同時に同じ速度でエッチングする必要が生
じる場合がある。この場合はスパッタ性の高いエッチン
グ条件を選択してもよいし、後述する第２の変形例を採
用することで材料によってエッチング速度が異なってい
ても良好なエッチング形状を得ることができる。
【００３１】最後に、領域２１乃至２４や制御ゲート材
料７、２７をマスクに基板１にイオン注入を行い、活性
化処理を行って、ソース・ドレイン領域８１乃至８７を
形成する。
料７、２７をマスクに基板１にイオン注入を行い、活性
化処理を行って、ソース・ドレイン領域８１乃至８７を
形成する。
【００３２】この構造においては、一般に使用される浮
遊ゲートを分離する為のリソグラフィとエッチング工程
が不要である。浮遊ゲート４１乃至４３と活性領域の合
わせ余裕も不要である。素子分離領域２１乃至２４と活
性領域が自己整合的に形成できる。このことにより、セ
ルが微細化できる。図１（ｂ）に示すようにセルの横幅
を最小デザインルールをＦとした時に、領域２３等の幅
と間隔をそれぞれＦに設定できるので、２倍のＦまで縮
小できる。そして、高電圧を用いる半導体集積回路にお
いて、その素子分離スペースをＦに縮小することがで
き、チップ面積を縮小できるので、コストを削減する事
ができる。
遊ゲートを分離する為のリソグラフィとエッチング工程
が不要である。浮遊ゲート４１乃至４３と活性領域の合
わせ余裕も不要である。素子分離領域２１乃至２４と活
性領域が自己整合的に形成できる。このことにより、セ
ルが微細化できる。図１（ｂ）に示すようにセルの横幅
を最小デザインルールをＦとした時に、領域２３等の幅
と間隔をそれぞれＦに設定できるので、２倍のＦまで縮
小できる。そして、高電圧を用いる半導体集積回路にお
いて、その素子分離スペースをＦに縮小することがで
き、チップ面積を縮小できるので、コストを削減する事
ができる。
【００３３】また、浮遊ゲート電極を構成するために、
第１の浮遊ゲート（導電膜）４１乃至４３の両端部に自
己整合的に第２の浮遊ゲート（導電膜）５１乃至５６に
よる側壁が形成される。浮遊ゲート４１乃至４３の多結
晶シリコンの膜厚を側壁状に薄くできるため、隣接セル
間の浮遊ゲート電極間の寄生容量Ｃ１を介したセル間干
渉を低減することもできる。このように、浮遊ゲートと
制御ゲートを有するフラッシュメモリにおいて、浮遊ゲ
ート４１乃至４３等と制御ゲート７間の容量結合を維持
しながら微細化できる。
第１の浮遊ゲート（導電膜）４１乃至４３の両端部に自
己整合的に第２の浮遊ゲート（導電膜）５１乃至５６に
よる側壁が形成される。浮遊ゲート４１乃至４３の多結
晶シリコンの膜厚を側壁状に薄くできるため、隣接セル
間の浮遊ゲート電極間の寄生容量Ｃ１を介したセル間干
渉を低減することもできる。このように、浮遊ゲートと
制御ゲートを有するフラッシュメモリにおいて、浮遊ゲ
ート４１乃至４３等と制御ゲート７間の容量結合を維持
しながら微細化できる。
【００３４】（第１の実施の形態の第１の変形例）図６
に示すように、高さＨ２を大きくすることによって、浮
遊ゲートと制御ゲート間の容量結合を大きくすることが
できる。高さＨ２を大きくするには、原理的にはキャッ
プ材９１等の膜厚をＨ２に設定すればよい。この時、導
電体４１の膜厚を厚くする必要が無く、幅の狭い導電体
５１、５２等の高さが大きくなるだけなので、浮遊ゲー
ト同士の間の容量結合Ｃ１は増大するもののその増大率
は、浮遊ゲート４１、５１、５２と制御ゲート７間の容
量結合の増大率より小さくできる。
に示すように、高さＨ２を大きくすることによって、浮
遊ゲートと制御ゲート間の容量結合を大きくすることが
できる。高さＨ２を大きくするには、原理的にはキャッ
プ材９１等の膜厚をＨ２に設定すればよい。この時、導
電体４１の膜厚を厚くする必要が無く、幅の狭い導電体
５１、５２等の高さが大きくなるだけなので、浮遊ゲー
ト同士の間の容量結合Ｃ１は増大するもののその増大率
は、浮遊ゲート４１、５１、５２と制御ゲート７間の容
量結合の増大率より小さくできる。
【００３５】（第１の実施の形態の第２の変形例）第１
の実施の形態では、素子分離領域２１乃至２４の側面に
設けられる第２の浮遊ゲート５１等の側面が、基板１の
表面に対し垂直である。この垂直の場合、図１（ａ）に
示すような短冊状の制御ゲート７、２７をリアクティブ
イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）により形成するときに、自己整合的
に同じマスクを用いて連続的に、制御ゲート７等と浮遊
ゲート５１、５２等をエッチング加工する。このとき
に、浮遊ゲート５１、５２等の側面と制御ゲート７等の
側面の間の垂直の絶縁膜６が除去されにくい。この除去
されない絶縁膜６により、下層の第１層多結晶Ｓｉ膜４
１等のエッチングにおいて、エッチング残りが発生する
可能性がある。このエッチング残りはセル同士の浮遊ゲ
ートをショートさせ半導体装置の歩留りを低下させる恐
れがある。
の実施の形態では、素子分離領域２１乃至２４の側面に
設けられる第２の浮遊ゲート５１等の側面が、基板１の
表面に対し垂直である。この垂直の場合、図１（ａ）に
示すような短冊状の制御ゲート７、２７をリアクティブ
イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）により形成するときに、自己整合的
に同じマスクを用いて連続的に、制御ゲート７等と浮遊
ゲート５１、５２等をエッチング加工する。このとき
に、浮遊ゲート５１、５２等の側面と制御ゲート７等の
側面の間の垂直の絶縁膜６が除去されにくい。この除去
されない絶縁膜６により、下層の第１層多結晶Ｓｉ膜４
１等のエッチングにおいて、エッチング残りが発生する
可能性がある。このエッチング残りはセル同士の浮遊ゲ
ートをショートさせ半導体装置の歩留りを低下させる恐
れがある。
【００３６】そこで、第２の変形例としては、図７に示
すように素子分離領域２１乃至２４に側面に設けられる
側壁の第２の浮遊ゲート電極層１５１乃至１５６の断面
形状を順テーパー形状にする。この形状により、エッチ
ング時の絶縁膜１６の加工性を高める。これは、浮遊ゲ
ート電極層１５１等の形状を順テーパー形状にすること
で、絶縁膜１６が斜めに配置されるので、ＲＩＥのよう
な異方性エッチングでも絶縁膜を少ないエッチング量で
容易に除去することができるからである。この順テーパ
ー形状は、例えば浮遊ゲート電極層１５１乃至１５６を
形成するエッチバック時のエッチング条件を変えること
（例えば基板温度を下げる等）により実現できる。
すように素子分離領域２１乃至２４に側面に設けられる
側壁の第２の浮遊ゲート電極層１５１乃至１５６の断面
形状を順テーパー形状にする。この形状により、エッチ
ング時の絶縁膜１６の加工性を高める。これは、浮遊ゲ
ート電極層１５１等の形状を順テーパー形状にすること
で、絶縁膜１６が斜めに配置されるので、ＲＩＥのよう
な異方性エッチングでも絶縁膜を少ないエッチング量で
容易に除去することができるからである。この順テーパ
ー形状は、例えば浮遊ゲート電極層１５１乃至１５６を
形成するエッチバック時のエッチング条件を変えること
（例えば基板温度を下げる等）により実現できる。
【００３７】（第２の実施の形態）第１の実施の形態で
は、側壁の浮遊ゲート５１等の２面ある側面のうちの溝
１１の内側の側面のみで、浮遊ゲート５１等は制御ゲー
ト７と対向し容量結合している。第２の実施の形態で
は、図８（ｂ）に示すように、溝１１の外側の側面でも
浮遊ゲート５１等と制御ゲート７が対向する。第２の実
施の形態の半導体装置では、第１の実施の形態の半導体
装置より、浮遊ゲート５１等と制御ゲート７の容量結合
をさらに増大させることが可能である。
は、側壁の浮遊ゲート５１等の２面ある側面のうちの溝
１１の内側の側面のみで、浮遊ゲート５１等は制御ゲー
ト７と対向し容量結合している。第２の実施の形態で
は、図８（ｂ）に示すように、溝１１の外側の側面でも
浮遊ゲート５１等と制御ゲート７が対向する。第２の実
施の形態の半導体装置では、第１の実施の形態の半導体
装置より、浮遊ゲート５１等と制御ゲート７の容量結合
をさらに増大させることが可能である。
【００３８】製造方法は、第１の実施の形態の工程
（５）の図４（ｂ）まで同じである。次に図８（ａ）に
示すように例えばウェット（ｗｅｔ）エッチング法によ
り素子分離領域（ＳＴＩ）２１乃至２４の溝部内に埋め
込まれている絶縁膜をエッチバックする。以降の工程は
第１の実施の形態の工程（６）の図４（ｃ）以降と同じ
である。すなわち、図８（ｂ）に示すように、第１の浮
遊ゲート４１乃至４３と第２の浮遊ゲート５１乃至５６
の上に絶縁膜６を形成し、さらに、絶縁膜６上に制御ゲ
ート７となる導電膜を形成する。このような構造を用い
ることにより、第２の浮遊ゲート５１等の両側面で、制
御ゲート７と容量結合させることができる。第２の浮遊
ゲート５１等の高さが同一であれば、第１の実施の形態
より第２の浮遊ゲート５１等と制御ゲート７の間の容量
結合を大きくすることができる。また、第１の実施の形
態と同じ大きさの容量結合を得るために、第２の浮遊ゲ
ート５１等の高さを第１の実施の形態より低くすること
ができる。
（５）の図４（ｂ）まで同じである。次に図８（ａ）に
示すように例えばウェット（ｗｅｔ）エッチング法によ
り素子分離領域（ＳＴＩ）２１乃至２４の溝部内に埋め
込まれている絶縁膜をエッチバックする。以降の工程は
第１の実施の形態の工程（６）の図４（ｃ）以降と同じ
である。すなわち、図８（ｂ）に示すように、第１の浮
遊ゲート４１乃至４３と第２の浮遊ゲート５１乃至５６
の上に絶縁膜６を形成し、さらに、絶縁膜６上に制御ゲ
ート７となる導電膜を形成する。このような構造を用い
ることにより、第２の浮遊ゲート５１等の両側面で、制
御ゲート７と容量結合させることができる。第２の浮遊
ゲート５１等の高さが同一であれば、第１の実施の形態
より第２の浮遊ゲート５１等と制御ゲート７の間の容量
結合を大きくすることができる。また、第１の実施の形
態と同じ大きさの容量結合を得るために、第２の浮遊ゲ
ート５１等の高さを第１の実施の形態より低くすること
ができる。
【００３９】第２の実施の形態の半導体装置において
は、メモリセル部の素子分離領域の絶縁膜２１乃至２４
の高さは、第１の浮遊ゲート４１乃至４３の多結晶シリ
コン膜の上面の高さより高くする。このことにより、図
１（ａ）及び図２（ａ）に示す制御ゲート７と制御ゲー
ト２７のショートを防止することができる。
は、メモリセル部の素子分離領域の絶縁膜２１乃至２４
の高さは、第１の浮遊ゲート４１乃至４３の多結晶シリ
コン膜の上面の高さより高くする。このことにより、図
１（ａ）及び図２（ａ）に示す制御ゲート７と制御ゲー
ト２７のショートを防止することができる。
【００４０】逆に、図９（ａ）に示すように、メモリセ
ル部の素子分離領域の絶縁膜２２の高さが、第１の浮遊
ゲート４１の上面の高さより低い場合について説明す
る。この場合に、制御ゲート電極７が、第１の浮遊ゲー
ト４１の上面の高さより低い位置に設けられる。そし
て、制御ゲート電極７が、領域１１６のように第２の浮
遊ゲート５２の下方に設けられる。第２の浮遊ゲート５
２が、第１の浮遊ゲート４１よりも、素子分離領域２２
側に広がる。第２の浮遊ゲート５２が、素子分離領域２
２の上方に設けられる。この広がりは、第１の浮遊ゲー
ト４１の上に第２の浮遊ゲート５２を形成する処理の前
処理で生じる。この前処理では、第１の浮遊ゲート４１
の上の自然酸化膜をエッチング除去する。このとき、露
出している素子分離領域２２もエッチングされ、素子分
離領域２１と２２の間隔が広がる。
ル部の素子分離領域の絶縁膜２２の高さが、第１の浮遊
ゲート４１の上面の高さより低い場合について説明す
る。この場合に、制御ゲート電極７が、第１の浮遊ゲー
ト４１の上面の高さより低い位置に設けられる。そし
て、制御ゲート電極７が、領域１１６のように第２の浮
遊ゲート５２の下方に設けられる。第２の浮遊ゲート５
２が、第１の浮遊ゲート４１よりも、素子分離領域２２
側に広がる。第２の浮遊ゲート５２が、素子分離領域２
２の上方に設けられる。この広がりは、第１の浮遊ゲー
ト４１の上に第２の浮遊ゲート５２を形成する処理の前
処理で生じる。この前処理では、第１の浮遊ゲート４１
の上の自然酸化膜をエッチング除去する。このとき、露
出している素子分離領域２２もエッチングされ、素子分
離領域２１と２２の間隔が広がる。
【００４１】制御ゲート７と制御ゲート２７を分離加工
する。制御ゲート７、ブロック絶縁膜６と浮遊ゲート５
２、４１を異方性エッチングによってほぼ垂直にエッチ
ング加工しようとすると、この分離加工に困難が生じ
る。制御ゲート７を全面形成後、MISFETのソースまたは
ドレイン電極を形成するために、異方性エッチングであ
るＲＩＥによって、制御ゲート７、ブロック絶縁膜６、
浮遊ゲート電極５２、４１を、ほぼ垂直に加工する。
する。制御ゲート７、ブロック絶縁膜６と浮遊ゲート５
２、４１を異方性エッチングによってほぼ垂直にエッチ
ング加工しようとすると、この分離加工に困難が生じ
る。制御ゲート７を全面形成後、MISFETのソースまたは
ドレイン電極を形成するために、異方性エッチングであ
るＲＩＥによって、制御ゲート７、ブロック絶縁膜６、
浮遊ゲート電極５２、４１を、ほぼ垂直に加工する。
【００４２】まず、制御ゲート７をパターニングして垂
直加工する。ブロック絶縁膜６はエッチングされずに残
る。制御ゲート電極７の第２の浮遊ゲート電極５２の下
方の領域１１６もエッチングされずに残る。これは、領
域１１６がエッチャントから第２の浮遊ゲート５２でマ
スクされるからである。
直加工する。ブロック絶縁膜６はエッチングされずに残
る。制御ゲート電極７の第２の浮遊ゲート電極５２の下
方の領域１１６もエッチングされずに残る。これは、領
域１１６がエッチャントから第２の浮遊ゲート５２でマ
スクされるからである。
【００４３】この後、ブロック絶縁膜６を異方性エッチ
ングする。第２の浮遊ゲート５２の下のブロック絶縁膜
１１４は、エッチングされずに残る。これは、膜１１４
がエッチャントから第２の浮遊ゲート５２でマスクされ
るからである。領域１１６もエッチングされずに残る。
ングする。第２の浮遊ゲート５２の下のブロック絶縁膜
１１４は、エッチングされずに残る。これは、膜１１４
がエッチャントから第２の浮遊ゲート５２でマスクされ
るからである。領域１１６もエッチングされずに残る。
【００４４】最後に、第１の浮遊ゲート４１をエッチン
グによって取り除く。このエッチングのときも、膜１１
４と領域１１６は除去されずに残る場合がある。
グによって取り除く。このエッチングのときも、膜１１
４と領域１１６は除去されずに残る場合がある。
【００４５】このエッチング残り領域116は、隣接する
データ制御線７と２７の間の短絡不良を生じさせる。こ
の短絡不良は、本発明者らが初めて見出した。領域１１
６が除去されて存在せず、膜１１４のみがエッチング後
に残った場合も、ソース／ドレイン領域を形成するため
のイオン注入を行うときや、ソース／ドレイン領域への
コンタクト電極を形成するためのエッチングを行うとき
に、イオン注入やエッチングのマスクとなるため、問題
である。
データ制御線７と２７の間の短絡不良を生じさせる。こ
の短絡不良は、本発明者らが初めて見出した。領域１１
６が除去されて存在せず、膜１１４のみがエッチング後
に残った場合も、ソース／ドレイン領域を形成するため
のイオン注入を行うときや、ソース／ドレイン領域への
コンタクト電極を形成するためのエッチングを行うとき
に、イオン注入やエッチングのマスクとなるため、問題
である。
【００４６】これらのことから、第２の実施形態では、
メモリセル部の素子分離領域２１乃至２４の高さは、第
１の浮遊ゲート４１の上面より高くなるように制御す
る。このことにより、制御ゲート電極７のエッチング残
りの領域１１６を生じなくする。
メモリセル部の素子分離領域２１乃至２４の高さは、第
１の浮遊ゲート４１の上面より高くなるように制御す
る。このことにより、制御ゲート電極７のエッチング残
りの領域１１６を生じなくする。
【００４７】（第３の実施の形態）第１の実施形態で
は、素子分離領域２１乃至２４の側面部に側壁状に第２
の浮遊ゲート材５１乃至５６を形成する。第２の浮遊ゲ
ート材５１乃至５６のそれぞれの分離は、エッチバック
工程で行う。このエッチバック工程に関し、以下の問題
が発生する場合があると考えられる。
は、素子分離領域２１乃至２４の側面部に側壁状に第２
の浮遊ゲート材５１乃至５６を形成する。第２の浮遊ゲ
ート材５１乃至５６のそれぞれの分離は、エッチバック
工程で行う。このエッチバック工程に関し、以下の問題
が発生する場合があると考えられる。
【００４８】まず、エッチバックする第２の浮遊ゲート
５１乃至５６の材料は多結晶シリコン膜である。第２の
浮遊ゲート５１乃至５６の下層には、第１の浮遊ゲート
４１乃至４３が設けられている。この第１の浮遊ゲート
４１乃至４３の材料も多結晶シリコン膜である。エッチ
バック工程において、第２の浮遊ゲート５４と５５を確
実に分離させる為に、第１の浮遊ゲート４１乃至４３も
エッチングされる。これにより第１の浮遊ゲートの仕上
がりの膜厚が、半導体記憶装置の間と内部でばらつく。
このばらつきにより、セル特性がばらつく可能性を発明
者は考えた。
５１乃至５６の材料は多結晶シリコン膜である。第２の
浮遊ゲート５１乃至５６の下層には、第１の浮遊ゲート
４１乃至４３が設けられている。この第１の浮遊ゲート
４１乃至４３の材料も多結晶シリコン膜である。エッチ
バック工程において、第２の浮遊ゲート５４と５５を確
実に分離させる為に、第１の浮遊ゲート４１乃至４３も
エッチングされる。これにより第１の浮遊ゲートの仕上
がりの膜厚が、半導体記憶装置の間と内部でばらつく。
このばらつきにより、セル特性がばらつく可能性を発明
者は考えた。
【００４９】次に、セル間の容量結合Ｃ１を減少させる
ために、第１の浮遊ゲート４１乃至４３の膜厚を薄くす
ることができる。これは、この膜厚を減らしても、制御
ゲートと浮遊ゲートの容量結合を減らすことがないから
である。しかし、第１の浮遊ゲート４１乃至４３の膜厚
を薄くすると、この薄い膜４１乃至４３の表面がエッチ
バック工程においてエッチングされる。このエッチング
により、薄い膜４１乃至４３にピンホールといった欠陥
が発生する。この欠陥により、膜４１乃至４３の下層の
トンネル酸化膜３１乃至３３の信頼性を劣化させる可能
性を発明者は考えた。
ために、第１の浮遊ゲート４１乃至４３の膜厚を薄くす
ることができる。これは、この膜厚を減らしても、制御
ゲートと浮遊ゲートの容量結合を減らすことがないから
である。しかし、第１の浮遊ゲート４１乃至４３の膜厚
を薄くすると、この薄い膜４１乃至４３の表面がエッチ
バック工程においてエッチングされる。このエッチング
により、薄い膜４１乃至４３にピンホールといった欠陥
が発生する。この欠陥により、膜４１乃至４３の下層の
トンネル酸化膜３１乃至３３の信頼性を劣化させる可能
性を発明者は考えた。
【００５０】最後に、図８（ａ）において、第２の浮遊
ゲート５１乃至５６は、下層の第一の浮遊ゲート４１乃
至４３と密着する面積が小さい。このことにより、第２
の浮遊ゲート５１乃至５６の高さを高くしすぎると、第
２の浮遊ゲート５１乃至５６が、第一の浮遊ゲート４１
乃至４３から剥がれ倒れる可能性を発明者は考えた。
ゲート５１乃至５６は、下層の第一の浮遊ゲート４１乃
至４３と密着する面積が小さい。このことにより、第２
の浮遊ゲート５１乃至５６の高さを高くしすぎると、第
２の浮遊ゲート５１乃至５６が、第一の浮遊ゲート４１
乃至４３から剥がれ倒れる可能性を発明者は考えた。
【００５１】そこで第三の実施形態では、半導体装置
は、メモリセルの２つの第２の浮遊ゲート５１と５２を
分離せず接続された一体のままの構造を有する。そし
て、第２の浮遊ゲート５４と５５を分離するエッチバッ
ク工程では、第２の浮遊ゲート５５と５６の間に、第１
の浮遊ゲート４３を露出させない。
は、メモリセルの２つの第２の浮遊ゲート５１と５２を
分離せず接続された一体のままの構造を有する。そし
て、第２の浮遊ゲート５４と５５を分離するエッチバッ
ク工程では、第２の浮遊ゲート５５と５６の間に、第１
の浮遊ゲート４３を露出させない。
【００５２】すなわち、第３の実施形態に係る半導体装
置は、図１１（ａ）に示すように、表面に溝を有する半
導体基板１を有する。素子分離領域２１乃至２４は、そ
の溝に埋め込まれ側面が基板１の表面より高い位置まで
伸びている。素子分離領域２１乃至２４の上面は、基板
１の表面より高い。トンネル酸化膜３１乃至３３は、基
板１の表面上に設けられる。トンネル酸化膜３１乃至３
３の両端が素子分離領域２１乃至２４と接している。浮
遊ゲートは、第１の導電体４１乃至４３と、第２の導電
体５１乃至５３を有している。第１の導電体４１乃至４
３は、トンネル酸化膜３１乃至３３の表面上に設けられ
る。第１の導電体４１乃至４３の両端面が、素子分離領
域２１乃至２４と接している。第２の導電体５１乃至５
３は、第１の導電体４１乃至４３の表面上に設けられ
る。第２の導電体５１、５３、５５の底部が第１の導電
体４１乃至４３に接する。第２の導電体５１、５３、５
５の両端部は、中央部より高い。その両端部の高さは、
素子分離領域の上面の高さとほぼ等しい。浮遊ゲートと
制御ゲートの間の絶縁膜６は、第２の導電体５１乃至５
３の表面に接する。絶縁膜６は、素子分離領域２１乃至
２４の上面の上に設けられる。制御ゲート７は、絶縁膜
６の上に設けられる。
置は、図１１（ａ）に示すように、表面に溝を有する半
導体基板１を有する。素子分離領域２１乃至２４は、そ
の溝に埋め込まれ側面が基板１の表面より高い位置まで
伸びている。素子分離領域２１乃至２４の上面は、基板
１の表面より高い。トンネル酸化膜３１乃至３３は、基
板１の表面上に設けられる。トンネル酸化膜３１乃至３
３の両端が素子分離領域２１乃至２４と接している。浮
遊ゲートは、第１の導電体４１乃至４３と、第２の導電
体５１乃至５３を有している。第１の導電体４１乃至４
３は、トンネル酸化膜３１乃至３３の表面上に設けられ
る。第１の導電体４１乃至４３の両端面が、素子分離領
域２１乃至２４と接している。第２の導電体５１乃至５
３は、第１の導電体４１乃至４３の表面上に設けられ
る。第２の導電体５１、５３、５５の底部が第１の導電
体４１乃至４３に接する。第２の導電体５１、５３、５
５の両端部は、中央部より高い。その両端部の高さは、
素子分離領域の上面の高さとほぼ等しい。浮遊ゲートと
制御ゲートの間の絶縁膜６は、第２の導電体５１乃至５
３の表面に接する。絶縁膜６は、素子分離領域２１乃至
２４の上面の上に設けられる。制御ゲート７は、絶縁膜
６の上に設けられる。
【００５３】浮遊ゲートは第１の導電体４１乃至４３と
第２の導電体５１乃至５３の２層の積層構造になってい
る。導電体４１乃至４３と５１乃至５３は、いずれも厚
さを薄く設定することにより、浮遊ゲートと制御ゲート
の間の接合容量を減らすことなく、隣接メモリセルの浮
遊ゲート間の寄生容量Ｃ１を小さくできる。
第２の導電体５１乃至５３の２層の積層構造になってい
る。導電体４１乃至４３と５１乃至５３は、いずれも厚
さを薄く設定することにより、浮遊ゲートと制御ゲート
の間の接合容量を減らすことなく、隣接メモリセルの浮
遊ゲート間の寄生容量Ｃ１を小さくできる。
【００５４】次に、第３の実施形態に係る半導体装置の
製造方法を説明する。
製造方法を説明する。
【００５５】第１の実施形態の図３（ａ）から図４
（ａ）を用いて説明した半導体装置の製造方法と基本的
に同じ製造方法をまず行う。すなわち、メモリセルの素
子分離用の溝部１０と、第１の浮遊ゲート４１乃至４３
及び活性領域は自己整合的に加工される。第１の浮遊ゲ
ート４１乃至４３は素子分離領域２１乃至２４への落ち
込みは全くない。
（ａ）を用いて説明した半導体装置の製造方法と基本的
に同じ製造方法をまず行う。すなわち、メモリセルの素
子分離用の溝部１０と、第１の浮遊ゲート４１乃至４３
及び活性領域は自己整合的に加工される。第１の浮遊ゲ
ート４１乃至４３は素子分離領域２１乃至２４への落ち
込みは全くない。
【００５６】（１）図３（ａ）に示すように、ｐ型シリ
コン（Ｓｉ）基板１上に、シリコン酸化膜または酸窒化
膜３１乃至３３を熱酸化により成膜する。このシリコン
酸化膜または酸窒化膜３１乃至３３は、不揮発性メモリ
セルのトンネル（Ｔｕｎｎｅｌ）酸化膜となる。このシ
リコン酸化膜３１乃至３３の膜厚は３ｎｍ以上１５ｎｍ
以下、例えば１０ｎｍ程度である。続けて、浮遊ゲート
の一部で第１の導電体４１乃至４３となる多結晶シリコ
ン（Ｓｉ）膜を、シリコン酸化膜３１乃至３３の上に形
成する。第１の導電体４１乃至４３の膜厚は１０ｎｍ以
上５００ｎｍ以下で、例えば３０ｎｍ程度である。さら
に、キャップ材９１乃至９３として機能するシリコン窒
化膜を、第１の導電体４１乃至４３の上に堆積する。こ
のキャップ材９１乃至９３の膜厚によって、後で形成す
る第２の導電体５１乃至５３の高さが決まる。キャップ
材９１乃至９３の膜厚は３ｎｍ以上５００ｎｍ以下の範
囲で、例えば１２０ｎｍ程度である。
コン（Ｓｉ）基板１上に、シリコン酸化膜または酸窒化
膜３１乃至３３を熱酸化により成膜する。このシリコン
酸化膜または酸窒化膜３１乃至３３は、不揮発性メモリ
セルのトンネル（Ｔｕｎｎｅｌ）酸化膜となる。このシ
リコン酸化膜３１乃至３３の膜厚は３ｎｍ以上１５ｎｍ
以下、例えば１０ｎｍ程度である。続けて、浮遊ゲート
の一部で第１の導電体４１乃至４３となる多結晶シリコ
ン（Ｓｉ）膜を、シリコン酸化膜３１乃至３３の上に形
成する。第１の導電体４１乃至４３の膜厚は１０ｎｍ以
上５００ｎｍ以下で、例えば３０ｎｍ程度である。さら
に、キャップ材９１乃至９３として機能するシリコン窒
化膜を、第１の導電体４１乃至４３の上に堆積する。こ
のキャップ材９１乃至９３の膜厚によって、後で形成す
る第２の導電体５１乃至５３の高さが決まる。キャップ
材９１乃至９３の膜厚は３ｎｍ以上５００ｎｍ以下の範
囲で、例えば１２０ｎｍ程度である。
【００５７】次に、ホトリソグラフィとエッチングによ
り、素子分離領域２１乃至２４となる領域に溝１０を掘
る。具体的には、素子分離領域２１乃至２４となる領域
のキャップ材９１乃至９３、第１の導電体４１乃至４
３、シリコン基板１を順次エッチングする。図３（ａ）
に示すように、溝１０と、第１の導電体４１乃至４３、
キャップ材９１乃至９３は自己整合的に形成できる。こ
れにより、セルの微細化を実現すると共に、活性領域の
コーナー部を覆うように浮遊ゲートが形成される事がな
い為、電界集中の効果によるメモリセル特性のバラツキ
を抑制する事ができる。シリコン基板１中の溝１０の深
さは、５０ｎｍ以上１０００ｎｍ以下の範囲で、例えば
３００ｎｍ程度である。素子分離用の溝１０の形成後、
必要に応じて薄いシリコン酸化膜を、基板１と第１導電
体の露出面の上に熱酸化法により形成する。この薄いシ
リコン酸化膜の膜厚は３ｎｍ以上２０ｎｍ以下の範囲
で、例えば５ｎｍ程度である。
り、素子分離領域２１乃至２４となる領域に溝１０を掘
る。具体的には、素子分離領域２１乃至２４となる領域
のキャップ材９１乃至９３、第１の導電体４１乃至４
３、シリコン基板１を順次エッチングする。図３（ａ）
に示すように、溝１０と、第１の導電体４１乃至４３、
キャップ材９１乃至９３は自己整合的に形成できる。こ
れにより、セルの微細化を実現すると共に、活性領域の
コーナー部を覆うように浮遊ゲートが形成される事がな
い為、電界集中の効果によるメモリセル特性のバラツキ
を抑制する事ができる。シリコン基板１中の溝１０の深
さは、５０ｎｍ以上１０００ｎｍ以下の範囲で、例えば
３００ｎｍ程度である。素子分離用の溝１０の形成後、
必要に応じて薄いシリコン酸化膜を、基板１と第１導電
体の露出面の上に熱酸化法により形成する。この薄いシ
リコン酸化膜の膜厚は３ｎｍ以上２０ｎｍ以下の範囲
で、例えば５ｎｍ程度である。
【００５８】次に、溝１０に例えば高密度プラズマ（Ｈ
ＤＰ：Ｈｉｇｈ ＤｅｎｓｉｔｙＰｌａｓｍａ）法によ
り絶縁膜を埋め込む。埋め込み材を堆積後、ケミカルメ
カニカルポリッシュ（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）等の方法で、キャッ
プ材９１乃至９３の上面まで絶縁膜を研磨して平坦化す
る。図３（ｂ）に示すように、素子分離領域２１乃至２
４として埋め込まれる絶縁性埋め込み材は、浮遊ゲート
４１乃至４３の端部に自己整合的に埋め込まれる。次
に、図３（ｃ）に示すように、キャップ材９１乃至９３
を除去する。このことにより、素子分離領域２１乃至２
４で取り囲まれた溝部１１を形成する。次に、浮遊ゲー
ト電極の第２の導電体５１乃至５３となる薄い多結晶シ
リコン膜５を堆積する。この多結晶シリコン膜５の膜厚
は３ｎｍ以上２５０ｎｍ以下の範囲で、例えば２０ｎｍ
程度である。ここまでの製造方法は基本的には第１の実
施形態と同じである。
ＤＰ：Ｈｉｇｈ ＤｅｎｓｉｔｙＰｌａｓｍａ）法によ
り絶縁膜を埋め込む。埋め込み材を堆積後、ケミカルメ
カニカルポリッシュ（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）等の方法で、キャッ
プ材９１乃至９３の上面まで絶縁膜を研磨して平坦化す
る。図３（ｂ）に示すように、素子分離領域２１乃至２
４として埋め込まれる絶縁性埋め込み材は、浮遊ゲート
４１乃至４３の端部に自己整合的に埋め込まれる。次
に、図３（ｃ）に示すように、キャップ材９１乃至９３
を除去する。このことにより、素子分離領域２１乃至２
４で取り囲まれた溝部１１を形成する。次に、浮遊ゲー
ト電極の第２の導電体５１乃至５３となる薄い多結晶シ
リコン膜５を堆積する。この多結晶シリコン膜５の膜厚
は３ｎｍ以上２５０ｎｍ以下の範囲で、例えば２０ｎｍ
程度である。ここまでの製造方法は基本的には第１の実
施形態と同じである。
【００５９】次ぎに、図１２（ａ）に示すように、例え
ばフォトレジスト７６を多結晶シリコン膜５の上の全面
に塗布する。図１２（ｂ）に示すように、レジスト７６
をエッチバックする。このことにより、素子分離領域２
１乃至２４の上に位置する多結晶シリコン膜５を露出さ
せる。エッチバックされたレジスト７７乃至７９は、溝
１１の中に埋め込まれる。図１２（ｃ）に示すように、
例えばRIE法によるエッチバックで、素子分離領域２１
乃至２４の上の多結晶シリコン膜５を除去する。浮遊ゲ
ート電極の第２の導電体５１乃至５３が形成される。図
１２（ｄ）に示すように、レジスト７７乃至７９を剥離
する。
ばフォトレジスト７６を多結晶シリコン膜５の上の全面
に塗布する。図１２（ｂ）に示すように、レジスト７６
をエッチバックする。このことにより、素子分離領域２
１乃至２４の上に位置する多結晶シリコン膜５を露出さ
せる。エッチバックされたレジスト７７乃至７９は、溝
１１の中に埋め込まれる。図１２（ｃ）に示すように、
例えばRIE法によるエッチバックで、素子分離領域２１
乃至２４の上の多結晶シリコン膜５を除去する。浮遊ゲ
ート電極の第２の導電体５１乃至５３が形成される。図
１２（ｄ）に示すように、レジスト７７乃至７９を剥離
する。
【００６０】最後に、第２の導電体５１乃至５３と、素
子分離領域２１乃至２４の上に、浮遊ゲートと制御ゲー
ト間の絶縁膜６を形成する。そして、図１１（ａ）に示
すように、制御ゲート７となる多結晶シリコン膜を堆積
する。
子分離領域２１乃至２４の上に、浮遊ゲートと制御ゲー
ト間の絶縁膜６を形成する。そして、図１１（ａ）に示
すように、制御ゲート７となる多結晶シリコン膜を堆積
する。
【００６１】（第３の実施形態の第１の変形例）第３の
実施形態の第１の変形例の半導体装置は、図１１（ｂ）
に示すように素子分離領域２１乃至２４の上面の高さ
が、第２の導電体５１乃至５３の最上部の高さより低
い。そして、素子分離領域２１乃至２４の上面の高さ
が、第２の導電体５１乃至５３の最下部の高さより高い
か等しい。このことにより、図９のエッチング残り１１
６を生じさせることがない。素子分離領域２１乃至２４
の上方に配置される制御ゲート７と、第２の導電体５１
乃至５３とが、絶縁膜６を介して対向する。すなわち、
第２の導電体５１乃至５３の外側の側面部でも、第２の
導電体５１乃至５３が制御ゲート７と絶縁膜６を介して
対向する。このことにより、第３の実施形態の第１の変
形例は、第３の実施形態に比較して、制御ゲート７と浮
遊ゲート５１乃至５３の間の容量結合をより高くでき
る。
実施形態の第１の変形例の半導体装置は、図１１（ｂ）
に示すように素子分離領域２１乃至２４の上面の高さ
が、第２の導電体５１乃至５３の最上部の高さより低
い。そして、素子分離領域２１乃至２４の上面の高さ
が、第２の導電体５１乃至５３の最下部の高さより高い
か等しい。このことにより、図９のエッチング残り１１
６を生じさせることがない。素子分離領域２１乃至２４
の上方に配置される制御ゲート７と、第２の導電体５１
乃至５３とが、絶縁膜６を介して対向する。すなわち、
第２の導電体５１乃至５３の外側の側面部でも、第２の
導電体５１乃至５３が制御ゲート７と絶縁膜６を介して
対向する。このことにより、第３の実施形態の第１の変
形例は、第３の実施形態に比較して、制御ゲート７と浮
遊ゲート５１乃至５３の間の容量結合をより高くでき
る。
【００６２】次に、第３の実施形態の第１の変形例の半
導体装置の製造方法について説明する。図４（ａ）に示
す第２の導電体５を堆積するところまでは第１と第３の
実施形態と同じである。次に、図１３（ａ）に示すよう
に、シリコン酸化膜１２０をＣＶＤ法で堆積する。図１
３（ｂ）に示すように、シリコン酸化膜１２０のエッチ
バックを行う。素子分離領域２１乃至２４の上方の第２
の導電体５が露出する。シリコン酸化膜１２１乃至１２
３は、溝１１の内部に埋め込まれる。この時、溝１１の
内のシリコン酸化膜１２１乃至１２３の残り膜厚ｄは、
後で素子分離領域２１乃至２４をエッチング除去する深
さよりも薄いことが望ましい。
導体装置の製造方法について説明する。図４（ａ）に示
す第２の導電体５を堆積するところまでは第１と第３の
実施形態と同じである。次に、図１３（ａ）に示すよう
に、シリコン酸化膜１２０をＣＶＤ法で堆積する。図１
３（ｂ）に示すように、シリコン酸化膜１２０のエッチ
バックを行う。素子分離領域２１乃至２４の上方の第２
の導電体５が露出する。シリコン酸化膜１２１乃至１２
３は、溝１１の内部に埋め込まれる。この時、溝１１の
内のシリコン酸化膜１２１乃至１２３の残り膜厚ｄは、
後で素子分離領域２１乃至２４をエッチング除去する深
さよりも薄いことが望ましい。
【００６３】次に、図１３（ｃ）に示すように、ＣＭＰ
法あるいはエッチバック法により、素子分離領域２１乃
至２４の上の第２の導電体５を除去する。第２の導電体
５は第２の導電体５１乃至５３は分割される。ＣＭＰ法
によれば、溝１１の側面に残る第２の導電体の高さを良
好に制御できる。
法あるいはエッチバック法により、素子分離領域２１乃
至２４の上の第２の導電体５を除去する。第２の導電体
５は第２の導電体５１乃至５３は分割される。ＣＭＰ法
によれば、溝１１の側面に残る第２の導電体の高さを良
好に制御できる。
【００６４】次ぎに、図１３（ｄ）に示すように、シリ
コン酸化膜１２１乃至１２３と素子分離領域２１乃至２
４のエッチングを行う。このエッチングにより、溝１１
の内のシリコン酸化膜１２１乃至１２３を除去する。第
２の導電体の上面を露出させる。そして、素子分離領域
２１乃至２４を所望の深さまでエッチングする。この
時、所望の深さよりも、シリコン酸化膜１２１乃至１２
３の残り膜厚ｄが薄ければ、素子分離領域２１乃至２４
のエッチングと同時にシリコン酸化膜１２１乃至１２３
の除去ができる。このエッチングにより、第２の導電体
５１乃至５３の外側面部のフィン状の突起が露出する。
第２の導電体５１乃至５３の底面の全面が、第１の導電
体４１乃至４３の上面の全面に接しているので、突起は
倒れにくい。
コン酸化膜１２１乃至１２３と素子分離領域２１乃至２
４のエッチングを行う。このエッチングにより、溝１１
の内のシリコン酸化膜１２１乃至１２３を除去する。第
２の導電体の上面を露出させる。そして、素子分離領域
２１乃至２４を所望の深さまでエッチングする。この
時、所望の深さよりも、シリコン酸化膜１２１乃至１２
３の残り膜厚ｄが薄ければ、素子分離領域２１乃至２４
のエッチングと同時にシリコン酸化膜１２１乃至１２３
の除去ができる。このエッチングにより、第２の導電体
５１乃至５３の外側面部のフィン状の突起が露出する。
第２の導電体５１乃至５３の底面の全面が、第１の導電
体４１乃至４３の上面の全面に接しているので、突起は
倒れにくい。
【００６５】最後に、図１１（ｂ）に示すように、素子
分離領域２１乃至２４の上と、第２の導電体５１乃至５
３の上に、絶縁膜６を形成する。絶縁膜６の上に制御ゲ
ート７となる多結晶シリコン膜を堆積する。
分離領域２１乃至２４の上と、第２の導電体５１乃至５
３の上に、絶縁膜６を形成する。絶縁膜６の上に制御ゲ
ート７となる多結晶シリコン膜を堆積する。
【００６６】（第３の実施形態の第２の変形例）第３の
実施形態の第２の変形例の半導体装置は、図１１（ｃ）
に示すように、第２の導電体５７乃至５９が、素子分離
領域１２４乃至１２７の上に配置される。このことによ
り、浮遊ゲート５７乃至５９と制御ゲート７の絶縁膜６
を介して対向する部分の面積を、第３の実施形態の半導
体装置より広くできる。第３の実施形態の第２の変形例
は、第３の実施形態に比較して、制御ゲート７と浮遊ゲ
ート５７乃至５９の間の容量結合をより高くできる。
実施形態の第２の変形例の半導体装置は、図１１（ｃ）
に示すように、第２の導電体５７乃至５９が、素子分離
領域１２４乃至１２７の上に配置される。このことによ
り、浮遊ゲート５７乃至５９と制御ゲート７の絶縁膜６
を介して対向する部分の面積を、第３の実施形態の半導
体装置より広くできる。第３の実施形態の第２の変形例
は、第３の実施形態に比較して、制御ゲート７と浮遊ゲ
ート５７乃至５９の間の容量結合をより高くできる。
【００６７】次に第３の実施形態の第２の変形例の半導
体装置の製造方法について説明する。図３（ｃ）に示す
キャップ材９１乃至９３を除去するところまでは第１と
第３の実施形態と同じである。次に、図１４（ａ）に示
すように、素子分離領域１２４乃至１２７をウェット
（ｗｅｔ）エッチング等の等方性エッチングによりエッ
チングする。このエッチングにより、素子分離領域１２
４乃至１２７は後退する。第１の導電体４１乃至４３の
側方の素子分離領域１２４乃至１２７も除去される。溝
１１の幅は広がる。
体装置の製造方法について説明する。図３（ｃ）に示す
キャップ材９１乃至９３を除去するところまでは第１と
第３の実施形態と同じである。次に、図１４（ａ）に示
すように、素子分離領域１２４乃至１２７をウェット
（ｗｅｔ）エッチング等の等方性エッチングによりエッ
チングする。このエッチングにより、素子分離領域１２
４乃至１２７は後退する。第１の導電体４１乃至４３の
側方の素子分離領域１２４乃至１２７も除去される。溝
１１の幅は広がる。
【００６８】次に、図１４（ｂ）に示すように、第２の
導電体５を、素子分離領域１２４乃至１２７の上と、第
１の導電体４１乃至４３の上に成膜する。特に、第２の
導電体５は、第１の導電体４１乃至４３の側面の上にも
成膜する。この後の製造方法は、図１２（ａ）から図１
２（ｄ）に示す第３の実施形態の製造方法と同じであ
る。すなわち、図１４（ｃ）に示すように、フォトレジ
スト７７乃至７９で、溝１１の内部の第２の導電体５７
乃至５９を保護しながら、第２の導電体５７乃至５９を
分割する。このような工程により、素子分離領域１２４
乃至１２７に第２の導電体５７乃至５９を張り出す形状
を形成することができる。
導電体５を、素子分離領域１２４乃至１２７の上と、第
１の導電体４１乃至４３の上に成膜する。特に、第２の
導電体５は、第１の導電体４１乃至４３の側面の上にも
成膜する。この後の製造方法は、図１２（ａ）から図１
２（ｄ）に示す第３の実施形態の製造方法と同じであ
る。すなわち、図１４（ｃ）に示すように、フォトレジ
スト７７乃至７９で、溝１１の内部の第２の導電体５７
乃至５９を保護しながら、第２の導電体５７乃至５９を
分割する。このような工程により、素子分離領域１２４
乃至１２７に第２の導電体５７乃至５９を張り出す形状
を形成することができる。
【００６９】（第３の実施形態の第３の変形例）第３の
実施形態の第３の変形例の半導体装置は、図１１（ｄ）
に示すように、第３の実施形態の第１の変形例と第３の
実施形態の第２の変形例の特徴を兼ね備えている。第２
の導電体５７乃至５９の外側の側面が、制御ゲートと絶
縁物６を介して対向している。また、第２の導電体５７
乃至５９が、素子分離領域１２４乃至１２７の上に配置
され、素子分離領域１２４乃至１２７に張り出してい
る。
実施形態の第３の変形例の半導体装置は、図１１（ｄ）
に示すように、第３の実施形態の第１の変形例と第３の
実施形態の第２の変形例の特徴を兼ね備えている。第２
の導電体５７乃至５９の外側の側面が、制御ゲートと絶
縁物６を介して対向している。また、第２の導電体５７
乃至５９が、素子分離領域１２４乃至１２７の上に配置
され、素子分離領域１２４乃至１２７に張り出してい
る。
【００７０】素子分離領域１２４乃至１２７の上面の高
さが、第２の導電体５７乃至５９の最上部の高さより低
い。そして、素子分離領域１２４乃至１２７の上面の高
さが、第２の導電体５７乃至５９の最下部の高さより高
いか等しい。このことにより、図９のエッチング残り１
１６を生じさせることがない。素子分離領域１２４乃至
１２７の上方に配置される制御ゲート７と、第２の導電
体５７乃至５９とが、絶縁膜６を介して対向する。この
ことにより、第３の実施形態の第３の変形例は、第３の
実施形態に比較して、制御ゲート７と浮遊ゲート５７乃
至５９の間の容量結合をより高くできる。第３の実施形
態の第３の変形例の半導体装置の製造方法は、第３の実
施形態の第１の変形例と第３の実施形態の第２の変形例
の製造方法に基づく。
さが、第２の導電体５７乃至５９の最上部の高さより低
い。そして、素子分離領域１２４乃至１２７の上面の高
さが、第２の導電体５７乃至５９の最下部の高さより高
いか等しい。このことにより、図９のエッチング残り１
１６を生じさせることがない。素子分離領域１２４乃至
１２７の上方に配置される制御ゲート７と、第２の導電
体５７乃至５９とが、絶縁膜６を介して対向する。この
ことにより、第３の実施形態の第３の変形例は、第３の
実施形態に比較して、制御ゲート７と浮遊ゲート５７乃
至５９の間の容量結合をより高くできる。第３の実施形
態の第３の変形例の半導体装置の製造方法は、第３の実
施形態の第１の変形例と第３の実施形態の第２の変形例
の製造方法に基づく。
【００７１】（第４の実施の形態）第４の本実施形態
は、第３の実施形態の、特に、第３の変形例を、さらに
詳細に説明する。第４の本実施形態の半導体装置は、Ｎ
ＡＮＤ構造の不揮発性の半導体記憶装置である。第４の
本実施形態の半導体装置は、メモリセル領域と周辺回路
領域の間の領域と、メモリセル領域の制御ゲート電極７
の上面の段差が小さいことを特徴とする。なお、第４の
実施形態において、図１５（ｂ）の絶縁膜１０１、１０
２も素子分離領域１２４乃至１２７とみなせる。このこ
とにより、第４の実施形態の素子分離領域１０１、１０
２、１２４乃至１２７の形状は、図１１（ｄ）の第３の
実施形態の第３の変形例の素子分離領域１２４乃至１２
７の形状と同じであると考えられる。
は、第３の実施形態の、特に、第３の変形例を、さらに
詳細に説明する。第４の本実施形態の半導体装置は、Ｎ
ＡＮＤ構造の不揮発性の半導体記憶装置である。第４の
本実施形態の半導体装置は、メモリセル領域と周辺回路
領域の間の領域と、メモリセル領域の制御ゲート電極７
の上面の段差が小さいことを特徴とする。なお、第４の
実施形態において、図１５（ｂ）の絶縁膜１０１、１０
２も素子分離領域１２４乃至１２７とみなせる。このこ
とにより、第４の実施形態の素子分離領域１０１、１０
２、１２４乃至１２７の形状は、図１１（ｄ）の第３の
実施形態の第３の変形例の素子分離領域１２４乃至１２
７の形状と同じであると考えられる。
【００７２】図１５（ａ）は、第４の実施形態の半導体
装置の上方からの透視図である。図１５（ａ）の左側が
メモリセル領域である。図１５（ａ）の右側が周辺回路
領域である。図１５（ｂ）は図１５（ａ）のＩ−Ｉ方向
の断面図である。図１５（ｃ）は図１５（ａ）のＶＩ−
ＶＩ方向の断面図である。互いに等しい幅の制御ゲート
２８、７、２７が等間隔に平行に横方向に配置されてい
る。素子分離領域１２４乃至１２７が制御ゲート２８、
７、２７の下方において、平行に縦方向に配置されてい
る。メモリセル領域において、素子分離領域１２４乃至
１２７は、例えば互いに等しい幅を有し、等間隔に配置
されることが、素子分離耐圧を揃え、チャネルコンダク
タンスを揃え、均一なデバイスを形成するのに望まし
い。メモリセル１６２、１６３とダミーセル１６１のソ
ース／ドレイン領域８１乃至８７は、上方に制御ゲート
２８、７、２７と、素子分離領域１２４乃至１２７が配
置されていない領域に設けられる。周辺回路１６４のソ
ース／ドレイン領域８８は、上方に制御ゲート２８、
７、２７と、素子分離領域１２４が配置されていない領
域に設けられる。
装置の上方からの透視図である。図１５（ａ）の左側が
メモリセル領域である。図１５（ａ）の右側が周辺回路
領域である。図１５（ｂ）は図１５（ａ）のＩ−Ｉ方向
の断面図である。図１５（ｃ）は図１５（ａ）のＶＩ−
ＶＩ方向の断面図である。互いに等しい幅の制御ゲート
２８、７、２７が等間隔に平行に横方向に配置されてい
る。素子分離領域１２４乃至１２７が制御ゲート２８、
７、２７の下方において、平行に縦方向に配置されてい
る。メモリセル領域において、素子分離領域１２４乃至
１２７は、例えば互いに等しい幅を有し、等間隔に配置
されることが、素子分離耐圧を揃え、チャネルコンダク
タンスを揃え、均一なデバイスを形成するのに望まし
い。メモリセル１６２、１６３とダミーセル１６１のソ
ース／ドレイン領域８１乃至８７は、上方に制御ゲート
２８、７、２７と、素子分離領域１２４乃至１２７が配
置されていない領域に設けられる。周辺回路１６４のソ
ース／ドレイン領域８８は、上方に制御ゲート２８、
７、２７と、素子分離領域１２４が配置されていない領
域に設けられる。
【００７３】素子分離領域１２４乃至１２７の上方に形
成された制御ゲート電極７の底面は、第１の導電体４１
乃至４３の上面よりも積み上げ方向の上方に配置され
る。第２の導電体５８、５９の２つの外側の側面の最大
の距離は、第１の導電体４２、４３の２つの端面の距離
よりも大きい。第２の導電体５８、５９の下面すなわち
外側の側面の下端は、第１の導電体４２、４３の上面よ
りも下に設けられる。第２の導電体５８、５９は、第１
の導電体４２、４３の上で連結された一体の導電体であ
る。第２の導電体５８、５９の２つの外側の側面の距離
は、この側面の上部ほど狭い。制御ゲート電極７は、ブ
ロック絶縁膜６を介して第２の導電体５８、５９の上面
と側面に対向する。素子分離領域１２５は、第２の導電
体５７に接する。素子分離領域１２４も、第２の導電体
５７に接する。素子分離領域１２４は、素子分離領域１
２５より幅が広い。素子分離領域１２４の上面の高さ
は、素子分離領域１２５の上面の高さより高い。
成された制御ゲート電極７の底面は、第１の導電体４１
乃至４３の上面よりも積み上げ方向の上方に配置され
る。第２の導電体５８、５９の２つの外側の側面の最大
の距離は、第１の導電体４２、４３の２つの端面の距離
よりも大きい。第２の導電体５８、５９の下面すなわち
外側の側面の下端は、第１の導電体４２、４３の上面よ
りも下に設けられる。第２の導電体５８、５９は、第１
の導電体４２、４３の上で連結された一体の導電体であ
る。第２の導電体５８、５９の２つの外側の側面の距離
は、この側面の上部ほど狭い。制御ゲート電極７は、ブ
ロック絶縁膜６を介して第２の導電体５８、５９の上面
と側面に対向する。素子分離領域１２５は、第２の導電
体５７に接する。素子分離領域１２４も、第２の導電体
５７に接する。素子分離領域１２４は、素子分離領域１
２５より幅が広い。素子分離領域１２４の上面の高さ
は、素子分離領域１２５の上面の高さより高い。
【００７４】ダミーセル１６１は、複数のメモリセル１
６２、１６３からなるメモリセルアレイと周辺回路１６
４との間に形成される。ダミーセル１６１は、メモリセ
ル１６２、１６３の動作やプロセス制御性を安定させ
る。ダミーセル１６１は、メモリセル１６２、１６３と
ほぼ同等の構造を有し、メモリセル１６２、１６３と隣
接して形成される。ダミーセル１６１は１つに限らず、
勿論複数形成しても構わない。また、記号をわかりやす
く表示する便宜上、ダミーセル１６１と周辺回路１６４
の間を分離して示した。ダミーセル１６１と周辺回路１
６４は、素子分離領域１２４を同一として連続して形成
される。周辺回路１６４とは、メモリセル１６２、１６
３以外で、ＭＩＳトランジスタとして機能するデバイス
のことである。
６２、１６３からなるメモリセルアレイと周辺回路１６
４との間に形成される。ダミーセル１６１は、メモリセ
ル１６２、１６３の動作やプロセス制御性を安定させ
る。ダミーセル１６１は、メモリセル１６２、１６３と
ほぼ同等の構造を有し、メモリセル１６２、１６３と隣
接して形成される。ダミーセル１６１は１つに限らず、
勿論複数形成しても構わない。また、記号をわかりやす
く表示する便宜上、ダミーセル１６１と周辺回路１６４
の間を分離して示した。ダミーセル１６１と周辺回路１
６４は、素子分離領域１２４を同一として連続して形成
される。周辺回路１６４とは、メモリセル１６２、１６
３以外で、ＭＩＳトランジスタとして機能するデバイス
のことである。
【００７５】ｐ型シリコン基板１のボロン（Ｂ）の不純
物濃度は、１０１４ｃｍ−３以上で１０１９ｃｍ−３以
下である。ｐ型シリコン基板１の上に、例えば、３ｎｍ
以上で１５ｎｍ以下の厚さのシリコン酸化膜またはオキ
シナイトライド膜であるゲート絶縁膜３１乃至３３、３
５が設けられている。ゲート絶縁膜３１乃至３３、３５
の上には、ポリシリコンからなる第１の導電体４１乃至
４３、１４１が設けられている。第１の導電体４２と４
３は、メモリセル１６３、１６２の浮遊ゲートの第１の
電荷蓄積層として機能する。第１の導電体４１乃至４
３、１４１には、例えばリン（Ｐ）または砒素（Ａｓ）
が不純物濃度で１０１８ｃｍ−３以上で１０２１ｃｍ
−３以下の範囲で添加されている。第１の導電体４１乃
至４３、１４１の厚さは１０ｎｍ以上で５００ｎｍ以下
の範囲である。また、ゲート絶縁膜３１乃至３３、３５
と第１の導電体４１乃至４３、１４１は、段差のない平
面上に設けられている。このことにより、メモリセル１
６２と１６３の電気特性のセル間のばらつきを均一にす
ることができる。第１の導電体４１乃至４３、１４１の
側面には、浮遊ゲート側壁酸化膜１０１が設けられてい
る。
物濃度は、１０１４ｃｍ−３以上で１０１９ｃｍ−３以
下である。ｐ型シリコン基板１の上に、例えば、３ｎｍ
以上で１５ｎｍ以下の厚さのシリコン酸化膜またはオキ
シナイトライド膜であるゲート絶縁膜３１乃至３３、３
５が設けられている。ゲート絶縁膜３１乃至３３、３５
の上には、ポリシリコンからなる第１の導電体４１乃至
４３、１４１が設けられている。第１の導電体４２と４
３は、メモリセル１６３、１６２の浮遊ゲートの第１の
電荷蓄積層として機能する。第１の導電体４１乃至４
３、１４１には、例えばリン（Ｐ）または砒素（Ａｓ）
が不純物濃度で１０１８ｃｍ−３以上で１０２１ｃｍ
−３以下の範囲で添加されている。第１の導電体４１乃
至４３、１４１の厚さは１０ｎｍ以上で５００ｎｍ以下
の範囲である。また、ゲート絶縁膜３１乃至３３、３５
と第１の導電体４１乃至４３、１４１は、段差のない平
面上に設けられている。このことにより、メモリセル１
６２と１６３の電気特性のセル間のばらつきを均一にす
ることができる。第１の導電体４１乃至４３、１４１の
側面には、浮遊ゲート側壁酸化膜１０１が設けられてい
る。
【００７６】第１の導電体４１乃至４３、１４１と、浮
遊ゲート側壁酸化膜１０１の上には、第２の導電体５７
乃至５９と１５７が設けられている。この第２の導電体
５７乃至５９と１５７は、例えばリンまたは砒素を不純
物として不純物濃度１０１８ｃｍ−３以上で１０２１ｃ
ｍ−３以下の範囲で添加されているポリシリコンであ
る。第２の導電体５７乃至５９の厚さは、３ｎｍ以上で
５００ｎｍ以下の範囲である。好ましくは、第２の導電
体５７乃至５９の厚さは、第１の導電体４１乃至４３の
厚さの半分よりも小さく、例えば、３ｎｍ以上で１００
ｎｍ以下の範囲である。
遊ゲート側壁酸化膜１０１の上には、第２の導電体５７
乃至５９と１５７が設けられている。この第２の導電体
５７乃至５９と１５７は、例えばリンまたは砒素を不純
物として不純物濃度１０１８ｃｍ−３以上で１０２１ｃ
ｍ−３以下の範囲で添加されているポリシリコンであ
る。第２の導電体５７乃至５９の厚さは、３ｎｍ以上で
５００ｎｍ以下の範囲である。好ましくは、第２の導電
体５７乃至５９の厚さは、第１の導電体４１乃至４３の
厚さの半分よりも小さく、例えば、３ｎｍ以上で１００
ｎｍ以下の範囲である。
【００７７】この範囲においても、制御ゲート間の容量
結合を小さくすることがない。また、データの読み出し
時間や書き込み時間を著しく長くするほどに、抵抗成分
が大きくなることもない。一方、セル間の結合容量を小
さくすることができる。
結合を小さくすることがない。また、データの読み出し
時間や書き込み時間を著しく長くするほどに、抵抗成分
が大きくなることもない。一方、セル間の結合容量を小
さくすることができる。
【００７８】第２の導電体５７乃至５９は、第１の導電
体４１乃至４３の上面の全面と、対向する側面の上部に
接している。すなわち、第２の導電体５７乃至５９は、
第１の導電体４１乃至４３の上面および側面を覆ってい
る。また、第２の導電体５７乃至５９は、図１（ｂ）の
導電体５１、５２と異なり、一体の導電体である。これ
らのことにより、第２の導電体５７乃至５９と第１の導
電体４１乃至４３は、より広い面積で密着するため、第
２の導電体５７乃至５９の内部応力や、第２の導電体５
７乃至５９に対する外力による剥離を防止することがで
きる。
体４１乃至４３の上面の全面と、対向する側面の上部に
接している。すなわち、第２の導電体５７乃至５９は、
第１の導電体４１乃至４３の上面および側面を覆ってい
る。また、第２の導電体５７乃至５９は、図１（ｂ）の
導電体５１、５２と異なり、一体の導電体である。これ
らのことにより、第２の導電体５７乃至５９と第１の導
電体４１乃至４３は、より広い面積で密着するため、第
２の導電体５７乃至５９の内部応力や、第２の導電体５
７乃至５９に対する外力による剥離を防止することがで
きる。
【００７９】第２の導電体５８、５９は、メモリセル１
６２、１６３の浮遊ゲートの第２の電荷蓄積層として機
能する。第２の導電体５８、５９の外側面部の上面は、
内部の上面より高い。第２の導電体５８、５９は大文字
のＨの形状を有している。第２の導電体５８、５９は、
外側の右側に第１の側面と、外側の左側に第２の側面を
有している。第２の導電体５８、５９は、内側の右側に
第３の側面と、内側の左側に第４の側面を有している。
第２の導電体５８、５９の外側の第１と第２の側面の下
部は素子分離領域１２５乃至１２７に接している。第２
の導電体５８、５９の外側の第１と第２の側面と内側の
第３と第４の側面の上部の上にはブロック絶縁膜６が設
けられている。第２の導電体５８、５９の内部の上面に
もブロック絶縁膜６が設けられている。このブロック絶
縁膜６の上には制御ゲート７が設けられている。ブロッ
ク絶縁膜６は、例えば、厚さ５ｎｍ以上で３０ｎｍ以下
の範囲のシリコン酸化膜またはオキシナイトライド膜、
または、それぞれの厚さが２ｎｍ以上で１００ｎｍ以下
の範囲のシリコン酸化膜／シリコン窒化膜／シリコン酸
化膜からなる積層膜（ＯＮＯ膜）である。制御ゲート７
は、例えばリン、砒素、またはボロンを不純物として不
純物濃度１０１７ｃｍ−３以上で１０２１ｃｍ−３以下
の範囲で添加されているポリシリコンである。又、制御
ゲート７は、タングステンシリサイド（ＷＳｉ）とポリ
シリコンとのスタック構造であってもよい。また、ニッ
ケルシリサイド（ＮｉＳｉ）、モリブデンシリサイド
（ＭｏＳｉ）、チタニウムシリサイド（ＴｉＳｉ）、コ
バルトシリサイド（ＣｏＳｉ）とポリシリコンのスタッ
ク構造であってもよい。制御ゲート７の厚さは、１０ｎ
ｍ以上で５００ｎｍ以下の範囲の厚さである。素子分離
領域１２５乃至１２７の上方に位置するブロック絶縁膜
６および制御ゲート７は、第１の導電体４２、４３の上
面よりも上方に形成されている。同様に、素子分離領域
１２５乃至１２７の上方に位置するブロック絶縁膜６お
よび制御ゲート７は、第２の導電体５８、５９の最下面
よりも上方に形成されている。すなわち、図１５（ｂ）
の高さＨは、正の値になる。このことにより、図９で説
明した制御ゲート７のエッチング残り１１６が発生する
ことがない。
６２、１６３の浮遊ゲートの第２の電荷蓄積層として機
能する。第２の導電体５８、５９の外側面部の上面は、
内部の上面より高い。第２の導電体５８、５９は大文字
のＨの形状を有している。第２の導電体５８、５９は、
外側の右側に第１の側面と、外側の左側に第２の側面を
有している。第２の導電体５８、５９は、内側の右側に
第３の側面と、内側の左側に第４の側面を有している。
第２の導電体５８、５９の外側の第１と第２の側面の下
部は素子分離領域１２５乃至１２７に接している。第２
の導電体５８、５９の外側の第１と第２の側面と内側の
第３と第４の側面の上部の上にはブロック絶縁膜６が設
けられている。第２の導電体５８、５９の内部の上面に
もブロック絶縁膜６が設けられている。このブロック絶
縁膜６の上には制御ゲート７が設けられている。ブロッ
ク絶縁膜６は、例えば、厚さ５ｎｍ以上で３０ｎｍ以下
の範囲のシリコン酸化膜またはオキシナイトライド膜、
または、それぞれの厚さが２ｎｍ以上で１００ｎｍ以下
の範囲のシリコン酸化膜／シリコン窒化膜／シリコン酸
化膜からなる積層膜（ＯＮＯ膜）である。制御ゲート７
は、例えばリン、砒素、またはボロンを不純物として不
純物濃度１０１７ｃｍ−３以上で１０２１ｃｍ−３以下
の範囲で添加されているポリシリコンである。又、制御
ゲート７は、タングステンシリサイド（ＷＳｉ）とポリ
シリコンとのスタック構造であってもよい。また、ニッ
ケルシリサイド（ＮｉＳｉ）、モリブデンシリサイド
（ＭｏＳｉ）、チタニウムシリサイド（ＴｉＳｉ）、コ
バルトシリサイド（ＣｏＳｉ）とポリシリコンのスタッ
ク構造であってもよい。制御ゲート７の厚さは、１０ｎ
ｍ以上で５００ｎｍ以下の範囲の厚さである。素子分離
領域１２５乃至１２７の上方に位置するブロック絶縁膜
６および制御ゲート７は、第１の導電体４２、４３の上
面よりも上方に形成されている。同様に、素子分離領域
１２５乃至１２７の上方に位置するブロック絶縁膜６お
よび制御ゲート７は、第２の導電体５８、５９の最下面
よりも上方に形成されている。すなわち、図１５（ｂ）
の高さＨは、正の値になる。このことにより、図９で説
明した制御ゲート７のエッチング残り１１６が発生する
ことがない。
【００８０】シリコン基板１の上には、ライナー絶縁膜
１０２を介して素子分離領域１２４乃至１２７が設けら
れている。素子分離領域１２４乃至１２７は、例えば、
シリコン酸化膜からなる。素子分離領域１２４乃至１２
７が形成されていないシリコン基板１の表面上に、ゲー
ト絶縁膜３１乃至３３、３５と第１の導電体４１乃至４
３、１４１と第２の導電体５７乃至５９が自己整合的に
設けられている。
１０２を介して素子分離領域１２４乃至１２７が設けら
れている。素子分離領域１２４乃至１２７は、例えば、
シリコン酸化膜からなる。素子分離領域１２４乃至１２
７が形成されていないシリコン基板１の表面上に、ゲー
ト絶縁膜３１乃至３３、３５と第１の導電体４１乃至４
３、１４１と第２の導電体５７乃至５９が自己整合的に
設けられている。
【００８１】第４の実施形態例では、第２の導電体５
８、５９が一体の導電体である。このことにより、第１
の導電体４２、４３と第２の導電体５８、５９との接触
面積が増大する。このことによって、第１の導電体４
２、４３と第２の導電体５８、５９の間の容量またはコ
ンダクタンスを大きくできる。よって、第２の導電体５
８、５９の電位変動に対して、第１の導電体４２、４３
の電位変動を大きくできる。また、第１の導電体４２、
４３と制御ゲート電極７とのカップリング比を向上させ
ることができる。
８、５９が一体の導電体である。このことにより、第１
の導電体４２、４３と第２の導電体５８、５９との接触
面積が増大する。このことによって、第１の導電体４
２、４３と第２の導電体５８、５９の間の容量またはコ
ンダクタンスを大きくできる。よって、第２の導電体５
８、５９の電位変動に対して、第１の導電体４２、４３
の電位変動を大きくできる。また、第１の導電体４２、
４３と制御ゲート電極７とのカップリング比を向上させ
ることができる。
【００８２】第２の導電体５８、５９の外側面部の凸部
は、内部に傾いている。凸部の対向する内側の側面の距
離は、凸部の上方ほど狭い。また、第２の導電体５８、
５９の外側面部の凸部の対向する外側の側面の距離は、
凸部の上方ほど大きい。このことにより、素子分離領域
１２５乃至１２７で挟まれたシリコン基板１の幅で決ま
るトランジスタセルのチャネル幅を変えることなく一定
にしたままで、隣接するメモリセルの第２の導電体５
８、５９間の容量結合を小さくすることができる。よっ
て、チャネル幅によって決まるトランジスタの電流駆動
能力を一定に保ったままで、隣接するメモリセル間の容
量結合によるしきい値変化を小さくすることができる。
また、隣接するメモリセルの第２の導電体５８、５９間
の短絡による不具合を減少させることができる。
は、内部に傾いている。凸部の対向する内側の側面の距
離は、凸部の上方ほど狭い。また、第２の導電体５８、
５９の外側面部の凸部の対向する外側の側面の距離は、
凸部の上方ほど大きい。このことにより、素子分離領域
１２５乃至１２７で挟まれたシリコン基板１の幅で決ま
るトランジスタセルのチャネル幅を変えることなく一定
にしたままで、隣接するメモリセルの第２の導電体５
８、５９間の容量結合を小さくすることができる。よっ
て、チャネル幅によって決まるトランジスタの電流駆動
能力を一定に保ったままで、隣接するメモリセル間の容
量結合によるしきい値変化を小さくすることができる。
また、隣接するメモリセルの第２の導電体５８、５９間
の短絡による不具合を減少させることができる。
【００８３】次に、第４の実施形態の半導体装置の製造
方法を説明する。第４の実施形態の半導体装置の製造方
法では、半導体装置のメモリセル領域と周辺回路領域を
製造する方法を説明する。製造方法の途中までは、基本
的には第１の実施形態の製造方法と同じである。図１６
乃至図２０に第４の実施形態の半導体装置の製造途中の
断面図を示す。図１６乃至図２０の左側の（ａ）と
（ｃ）がメモリセル領域の断面図である。図１６乃至図
２０の右側の（ｂ）と（ｄ）が周辺回路領域の断面図で
ある。
方法を説明する。第４の実施形態の半導体装置の製造方
法では、半導体装置のメモリセル領域と周辺回路領域を
製造する方法を説明する。製造方法の途中までは、基本
的には第１の実施形態の製造方法と同じである。図１６
乃至図２０に第４の実施形態の半導体装置の製造途中の
断面図を示す。図１６乃至図２０の左側の（ａ）と
（ｃ）がメモリセル領域の断面図である。図１６乃至図
２０の右側の（ｂ）と（ｄ）が周辺回路領域の断面図で
ある。
【００８４】まず、図１６（ａ）（ｂ）に示すように、
メモリセル１６２、１６３、ダミーセル１６１と周辺回
路１６４の素子分離用の溝部１０と、第１の浮遊ゲート
（電荷蓄積層）４１乃至４３、周辺回路のゲート電極１
４１及び活性領域１は自己整合的に加工される。第１の
浮遊ゲート４１乃至４３、周辺回路のゲート電極１４１
は、活性領域１の側面には形成されない。これにより、
セル１６１乃至１６３の微細化を実現すると共に、活性
領域１のコーナー部を覆うように浮遊ゲート４２、４３
が形成される事がない為、電界集中の効果によるメモリ
セル特性のバラツキを抑制する事ができる。
メモリセル１６２、１６３、ダミーセル１６１と周辺回
路１６４の素子分離用の溝部１０と、第１の浮遊ゲート
（電荷蓄積層）４１乃至４３、周辺回路のゲート電極１
４１及び活性領域１は自己整合的に加工される。第１の
浮遊ゲート４１乃至４３、周辺回路のゲート電極１４１
は、活性領域１の側面には形成されない。これにより、
セル１６１乃至１６３の微細化を実現すると共に、活性
領域１のコーナー部を覆うように浮遊ゲート４２、４３
が形成される事がない為、電界集中の効果によるメモリ
セル特性のバラツキを抑制する事ができる。
【００８５】ｐ型シリコン基板１上に、絶縁膜３１乃至
３３、３５をシリコン基板１の酸化または酸窒化により
形成する。絶縁膜３１乃至３３、３５の厚さは、３ｎｍ
以上で１５ｎｍ以下の範囲の厚さである。この絶縁膜３
１乃至３３、３５は、不揮発性メモリセル１６２、１６
３のトンネル（Ｔｕｎｎｅｌ）酸化膜３２、３３と、ダ
ミーセル１６１の絶縁膜３１と、周辺回路のゲート絶縁
膜３５として機能する。
３３、３５をシリコン基板１の酸化または酸窒化により
形成する。絶縁膜３１乃至３３、３５の厚さは、３ｎｍ
以上で１５ｎｍ以下の範囲の厚さである。この絶縁膜３
１乃至３３、３５は、不揮発性メモリセル１６２、１６
３のトンネル（Ｔｕｎｎｅｌ）酸化膜３２、３３と、ダ
ミーセル１６１の絶縁膜３１と、周辺回路のゲート絶縁
膜３５として機能する。
【００８６】次に、絶縁膜３１乃至３３、３５の上に、
第１の導電体４１乃至４３、１４１を成膜する。第１の
導電体４１乃至４３、１４１の材料は、多結晶シリコン
であり、膜厚は、１０ｎｍ以上で５００ｎｍ以下の範囲
の膜厚である。第１の導電体４１乃至４３、１４１は、
メモリセル１６２、１６３の第１の浮遊ゲート４２、４
３と、ダミーセル１６１の導電体４１と、周辺回路の第
１のゲート電極１４１として機能する。
第１の導電体４１乃至４３、１４１を成膜する。第１の
導電体４１乃至４３、１４１の材料は、多結晶シリコン
であり、膜厚は、１０ｎｍ以上で５００ｎｍ以下の範囲
の膜厚である。第１の導電体４１乃至４３、１４１は、
メモリセル１６２、１６３の第１の浮遊ゲート４２、４
３と、ダミーセル１６１の導電体４１と、周辺回路の第
１のゲート電極１４１として機能する。
【００８７】第１の導電体４１乃至４３、１４１の上
に、キャップ材９１乃至９４として機能するシリコン窒
化膜を堆積する。このキャップ材９１乃至９４の膜厚に
よって、後で形成する第２の浮遊ゲート５７乃至５９、
すなわち、第２の電荷蓄積層の高さが決まる。このキャ
ップ材９１乃至９４の膜厚は１００ｎｍ以上で５００ｎ
ｍ以下の範囲の膜厚である。
に、キャップ材９１乃至９４として機能するシリコン窒
化膜を堆積する。このキャップ材９１乃至９４の膜厚に
よって、後で形成する第２の浮遊ゲート５７乃至５９、
すなわち、第２の電荷蓄積層の高さが決まる。このキャ
ップ材９１乃至９４の膜厚は１００ｎｍ以上で５００ｎ
ｍ以下の範囲の膜厚である。
【００８８】次に、図１６（ａ）（ｂ）に示すように、
リソグラフィエ程とエッチングにより、素子分離領域１
２４乃至１２７となる領域に溝１０を掘る。具体的に
は、素子分離領域１２４乃至１２７となる領域以外をマ
スクするレジストパターンを形成する。このレジストパ
ターン及びこのレジスタパターンでパターニングされた
キャップ材９１乃至９４をマスクに、キャップ材９１乃
至９４、第１の導電体４１乃至４３、１４１、絶縁膜３
１乃至３３、３５とシリコン基板１を順次エッチングす
る。素子分離用の溝１０と、第１の導電体４１乃至４
３、１４１、キャップ材９１乃至９４は自己整合的に形
成される。シリコン基板１中の素子分離用の溝１０の深
さは、５０ｎｍ以上で５００ｎｍ以下の範囲の深さであ
る。溝１０の側壁の形状は順テーパであることが好まし
い。特に、キャップ材９１乃至９４の露出する側壁が順
テーパであることが好ましい。このことにより、制御ゲ
ート電極のエッチング残りを発生させることなくメモリ
セルを分離することができる。
リソグラフィエ程とエッチングにより、素子分離領域１
２４乃至１２７となる領域に溝１０を掘る。具体的に
は、素子分離領域１２４乃至１２７となる領域以外をマ
スクするレジストパターンを形成する。このレジストパ
ターン及びこのレジスタパターンでパターニングされた
キャップ材９１乃至９４をマスクに、キャップ材９１乃
至９４、第１の導電体４１乃至４３、１４１、絶縁膜３
１乃至３３、３５とシリコン基板１を順次エッチングす
る。素子分離用の溝１０と、第１の導電体４１乃至４
３、１４１、キャップ材９１乃至９４は自己整合的に形
成される。シリコン基板１中の素子分離用の溝１０の深
さは、５０ｎｍ以上で５００ｎｍ以下の範囲の深さであ
る。溝１０の側壁の形状は順テーパであることが好まし
い。特に、キャップ材９１乃至９４の露出する側壁が順
テーパであることが好ましい。このことにより、制御ゲ
ート電極のエッチング残りを発生させることなくメモリ
セルを分離することができる。
【００８９】素子分離用の溝１０を掘った後、必要に応
じて、溝１０の内壁の上に薄いライナー酸化膜１０２を
成膜する。ライナー酸化膜１０２は、シリコン基板１を
熱酸化して形成する。ライナー酸化膜１０２の膜厚は、
３ｎｍ以上で１５ｎｍ以下の範囲の膜厚である。この熱
酸化の際に、第１の導電体４１乃至４３、１４１の側面
も酸化され、シリコン酸化膜１０１が形成される。キャ
ップ材９１乃至９４はほとんど酸化されない。キャップ
材９１乃至９４よりも、第１の導電体４１乃至４３、１
４１の方が酸化速度が速い。図１６（ｃ）（ｄ）に示す
ように、第１の導電体４１乃至４３、１４１の幅は、キ
ャップ材９１乃至９４の幅よりも狭くなる。
じて、溝１０の内壁の上に薄いライナー酸化膜１０２を
成膜する。ライナー酸化膜１０２は、シリコン基板１を
熱酸化して形成する。ライナー酸化膜１０２の膜厚は、
３ｎｍ以上で１５ｎｍ以下の範囲の膜厚である。この熱
酸化の際に、第１の導電体４１乃至４３、１４１の側面
も酸化され、シリコン酸化膜１０１が形成される。キャ
ップ材９１乃至９４はほとんど酸化されない。キャップ
材９１乃至９４よりも、第１の導電体４１乃至４３、１
４１の方が酸化速度が速い。図１６（ｃ）（ｄ）に示す
ように、第１の導電体４１乃至４３、１４１の幅は、キ
ャップ材９１乃至９４の幅よりも狭くなる。
【００９０】次に、素子分離用の溝１０に、例えば高密
度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ ｐｌ
ａｓｍａ）法で形成したシリコン酸化膜２１乃至２４を
埋め込む。シリコン酸化膜２１乃至２４は、減圧（Ｌ
Ｐ）ＣＶＤ法で形成しても良い。図１６（ｃ）（ｄ）に
示すように、シリコン酸化膜２１乃至２４を堆積後、Ｃ
ＭＰ法で、キャップ材９１乃至９４をＣＭＰ法のストッ
プ材としてシリコン酸化膜２１乃至２４を平坦化する。
これにより、素子分離領域２１乃至２４は、キャップ材
９１乃至９４とシリコン酸化膜１０１の側面に自己整合
的に形成される。
度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ ｐｌ
ａｓｍａ）法で形成したシリコン酸化膜２１乃至２４を
埋め込む。シリコン酸化膜２１乃至２４は、減圧（Ｌ
Ｐ）ＣＶＤ法で形成しても良い。図１６（ｃ）（ｄ）に
示すように、シリコン酸化膜２１乃至２４を堆積後、Ｃ
ＭＰ法で、キャップ材９１乃至９４をＣＭＰ法のストッ
プ材としてシリコン酸化膜２１乃至２４を平坦化する。
これにより、素子分離領域２１乃至２４は、キャップ材
９１乃至９４とシリコン酸化膜１０１の側面に自己整合
的に形成される。
【００９１】図１７（ａ）（ｂ）に示すように、キャッ
プ材９１乃至９４を選択的に除去する。このことによ
り、素子分離領域２１乃至２４で取り囲まれた溝部１１
を形成する。ここまでの工程は基本的には第１の実施形
態の半導体装置の製造方法を適用させることができる。
この溝部１１の形成によって、第１の導電体４１乃至４
３、１４１の表面は、空気に晒される。このため、いわ
ゆる自然酸化膜１０３が第１の導電体４１乃至４３、１
４１の表面上に成膜される。自然酸化膜１０３の膜厚
は、０．３ｎｍから２ｎｍの範囲の膜厚である。この酸
化膜１０３の膜厚は、ついで行われる第２の導電体５、
５７乃至５９の堆積までの放置時間に依存する。この酸
化膜１０３は、膜厚の均一性や制御性が劣るため、均一
なカップリング比を得るためには取り除くことが必要が
ある。フッ酸によるウェットエッチングにより酸化膜１
０３を、取り除く。フッ酸によるウェットエッチングを
行うと、図１７（ｃ）（ｄ）に示すように、シリコン酸
化膜で形成された素子分離領域２１乃至２４の上部がエ
ッチングされ、その上部の幅が狭まった素子分離領域１
２４乃至１２７が形成される。溝部１１の幅が広がる。
酸化膜１０１も同時にエッチングされる。ここで、酸化
膜１０１もエッチングされるのは、第１の導電体４１乃
至４３、１４１の幅はキャップ材９１乃至９４の幅１よ
りも狭いので、キャップ材９１乃至９４を除去すると、
酸化膜１０１が露出するからである。
プ材９１乃至９４を選択的に除去する。このことによ
り、素子分離領域２１乃至２４で取り囲まれた溝部１１
を形成する。ここまでの工程は基本的には第１の実施形
態の半導体装置の製造方法を適用させることができる。
この溝部１１の形成によって、第１の導電体４１乃至４
３、１４１の表面は、空気に晒される。このため、いわ
ゆる自然酸化膜１０３が第１の導電体４１乃至４３、１
４１の表面上に成膜される。自然酸化膜１０３の膜厚
は、０．３ｎｍから２ｎｍの範囲の膜厚である。この酸
化膜１０３の膜厚は、ついで行われる第２の導電体５、
５７乃至５９の堆積までの放置時間に依存する。この酸
化膜１０３は、膜厚の均一性や制御性が劣るため、均一
なカップリング比を得るためには取り除くことが必要が
ある。フッ酸によるウェットエッチングにより酸化膜１
０３を、取り除く。フッ酸によるウェットエッチングを
行うと、図１７（ｃ）（ｄ）に示すように、シリコン酸
化膜で形成された素子分離領域２１乃至２４の上部がエ
ッチングされ、その上部の幅が狭まった素子分離領域１
２４乃至１２７が形成される。溝部１１の幅が広がる。
酸化膜１０１も同時にエッチングされる。ここで、酸化
膜１０１もエッチングされるのは、第１の導電体４１乃
至４３、１４１の幅はキャップ材９１乃至９４の幅１よ
りも狭いので、キャップ材９１乃至９４を除去すると、
酸化膜１０１が露出するからである。
【００９２】次に、図１８（ａ）（ｂ）に示すように、
第１の導電体４１乃至４３、１４１と絶縁膜１０１と、
素子分離領域１２４乃至１２７の上に第２の導電体５を
成膜する。第２の導電膜５の材料は、多結晶シリコン膜
であり、膜厚は、３ｎｍ以上で１００ｎｍ以下の範囲の
膜厚である。特に、１０ｎｍ以上で３０ｎｍ以下の範囲
の膜厚が好ましい。この範囲であれば、セル間の容量結
合は十分に小さく、電荷蓄積電極の内部の分布抵抗も十
分に小さい。第２の導電体５は、第２の電荷蓄積電極
（浮遊ゲート）５８、５９として機能する。
第１の導電体４１乃至４３、１４１と絶縁膜１０１と、
素子分離領域１２４乃至１２７の上に第２の導電体５を
成膜する。第２の導電膜５の材料は、多結晶シリコン膜
であり、膜厚は、３ｎｍ以上で１００ｎｍ以下の範囲の
膜厚である。特に、１０ｎｍ以上で３０ｎｍ以下の範囲
の膜厚が好ましい。この範囲であれば、セル間の容量結
合は十分に小さく、電荷蓄積電極の内部の分布抵抗も十
分に小さい。第２の導電体５は、第２の電荷蓄積電極
（浮遊ゲート）５８、５９として機能する。
【００９３】ついで、第２の導電体５の上に、側壁マス
ク絶縁膜１０４を成膜する。側壁マスク絶縁膜１０４と
しては、例えば、テトラエトキシシラン（ＴＥＯＳ）を
原料とするシリコン酸化膜やＨＴＯ（High Temperatur
e Oxide）膜を用いる。側壁マスク絶縁膜１０４の膜厚
は、３ｎｍ以上で１００ｎｍ以下の範囲の膜厚で、例え
ば、１０ｎｍ程度の膜厚である。フォトレジスト７７乃
至８０を塗布する。次に、部分露光する。メモリセル１
６２、１６３とダミーセル１６１の上のレジストを露光
し、周辺回路１６４の上のレジストを露光しない。この
露光の際に、露光量を調整することにより、図１８
（ｃ）（ｄ）に示すように、メモリセル１６２、１６３
およびダミーセル１６１の溝部１１の底部にレジスト７
７乃至７９を残す。周辺回路１６４の活性領域とその周
辺の素子分離領域１２４はレジスト８０で覆う。この露
光の際、メモリセル１６２、１６３およびダミーセル１
６１のピッチよりも、波長が長い、例えば安価なｉ線の
レジストを用いることができる。このことにより、メモ
リセル１６２、１６３およびダミーセル１６１の溝部１
１の底部にあるレジスト７７乃至７９までは露光されな
い。この露光の条件は、メモリセル１６２、１６３およ
びダミーセル１６１の活性領域にレジストが残ること
と、メモリセル１６２、１６３およびダミーセル１６１
の素子分離領域１２４乃至１２７上部のレジストは露光
され剥離されることである。
ク絶縁膜１０４を成膜する。側壁マスク絶縁膜１０４と
しては、例えば、テトラエトキシシラン（ＴＥＯＳ）を
原料とするシリコン酸化膜やＨＴＯ（High Temperatur
e Oxide）膜を用いる。側壁マスク絶縁膜１０４の膜厚
は、３ｎｍ以上で１００ｎｍ以下の範囲の膜厚で、例え
ば、１０ｎｍ程度の膜厚である。フォトレジスト７７乃
至８０を塗布する。次に、部分露光する。メモリセル１
６２、１６３とダミーセル１６１の上のレジストを露光
し、周辺回路１６４の上のレジストを露光しない。この
露光の際に、露光量を調整することにより、図１８
（ｃ）（ｄ）に示すように、メモリセル１６２、１６３
およびダミーセル１６１の溝部１１の底部にレジスト７
７乃至７９を残す。周辺回路１６４の活性領域とその周
辺の素子分離領域１２４はレジスト８０で覆う。この露
光の際、メモリセル１６２、１６３およびダミーセル１
６１のピッチよりも、波長が長い、例えば安価なｉ線の
レジストを用いることができる。このことにより、メモ
リセル１６２、１６３およびダミーセル１６１の溝部１
１の底部にあるレジスト７７乃至７９までは露光されな
い。この露光の条件は、メモリセル１６２、１６３およ
びダミーセル１６１の活性領域にレジストが残ること
と、メモリセル１６２、１６３およびダミーセル１６１
の素子分離領域１２４乃至１２７上部のレジストは露光
され剥離されることである。
【００９４】次に、図１９（ａ）（ｂ）に示すように、
レジスト７７乃至８０をマスクとして、異方性エッチン
グを行い、側壁マスク絶縁膜１０４を除去する。ここ
で、第２の導電体５の溝部１１の内部で対向する側面の
間隔は、溝部１１の上部ほど狭くなっている。よって、
溝部１１の側壁に形成された絶縁膜１０４は、素子分離
領域１２４乃至１２７の上面の上に設けられた第２の導
電体５にマスクされ、エッチングされずに残る。レジス
ト７７乃至７９の厚さのばらつきとは無関係に、側壁マ
スク絶縁膜１０４の最大高さが決定される。側壁マスク
絶縁膜１０４の最大高さは、異方性エッチングのエッチ
ング量によって決定される。側壁マスク絶縁膜１０４の
最大高さを、均一な高さで制御性良く形成することがで
きる。
レジスト７７乃至８０をマスクとして、異方性エッチン
グを行い、側壁マスク絶縁膜１０４を除去する。ここ
で、第２の導電体５の溝部１１の内部で対向する側面の
間隔は、溝部１１の上部ほど狭くなっている。よって、
溝部１１の側壁に形成された絶縁膜１０４は、素子分離
領域１２４乃至１２７の上面の上に設けられた第２の導
電体５にマスクされ、エッチングされずに残る。レジス
ト７７乃至７９の厚さのばらつきとは無関係に、側壁マ
スク絶縁膜１０４の最大高さが決定される。側壁マスク
絶縁膜１０４の最大高さは、異方性エッチングのエッチ
ング量によって決定される。側壁マスク絶縁膜１０４の
最大高さを、均一な高さで制御性良く形成することがで
きる。
【００９５】次に、レジスト７７乃至８０を剥離する。
側壁マスク絶縁膜１０４をマスクとして、素子分離領域
１２４乃至１２７をエッチングストッパーとして、図１
９（ｃ）（ｄ）に示すように、第２の導電体５をエッチ
ングする。素子分離領域１２４乃至１２７の上の第２の
導電体５は除去される。このことにより、第２の導電体
５７乃至５９、１５７は互いに分離する。このエッチン
グとしては、エッチングダメージの少ない等方性エッチ
ングを用いる。勿論、ダメージが問題とならない場合に
は、側壁マスク絶縁膜１０４をマスクとして異方性エッ
チングを行っても良い。異方性エッチングでは、図１９
（ｄ）に示すような、第２の導電膜１５７の横方向のエ
ッチング量は小さくできる。なお、第２の導電体５７乃
至５９、１５７に直接レジスト７７乃至８０が接しない
ため、レジスト７７乃至８０から第２の導電体へのナト
リウム（Ｎａ）や鉄（Ｆｅ）、クロム（Ｃｒ）などの金
属汚染や炭素汚染を防ぐことができる。また、第２の導
電体５７乃至５９、１５７のエッチングにＣＭＰ法を用
いていない。このことにより、ＣＭＰ法に特有のスクラ
ッチよる残差残りや面積が広い部分のオーバーポリッシ
ュ（over polish）現象が生じない。
側壁マスク絶縁膜１０４をマスクとして、素子分離領域
１２４乃至１２７をエッチングストッパーとして、図１
９（ｃ）（ｄ）に示すように、第２の導電体５をエッチ
ングする。素子分離領域１２４乃至１２７の上の第２の
導電体５は除去される。このことにより、第２の導電体
５７乃至５９、１５７は互いに分離する。このエッチン
グとしては、エッチングダメージの少ない等方性エッチ
ングを用いる。勿論、ダメージが問題とならない場合に
は、側壁マスク絶縁膜１０４をマスクとして異方性エッ
チングを行っても良い。異方性エッチングでは、図１９
（ｄ）に示すような、第２の導電膜１５７の横方向のエ
ッチング量は小さくできる。なお、第２の導電体５７乃
至５９、１５７に直接レジスト７７乃至８０が接しない
ため、レジスト７７乃至８０から第２の導電体へのナト
リウム（Ｎａ）や鉄（Ｆｅ）、クロム（Ｃｒ）などの金
属汚染や炭素汚染を防ぐことができる。また、第２の導
電体５７乃至５９、１５７のエッチングにＣＭＰ法を用
いていない。このことにより、ＣＭＰ法に特有のスクラ
ッチよる残差残りや面積が広い部分のオーバーポリッシ
ュ（over polish）現象が生じない。
【００９６】レジスト１０６を全面塗布する。ダミーセ
ル１６１の一部と、周辺回路の素子分離領域１２４を覆
うようにレジスト１０６を露光し、パターニングする。
この露光では、メモリセルの溝部１１の底も完全に露光
されるような条件を選ぶ。図２０（ａ）（ｂ）に示すよ
うに、レジスト１０６をマスクとして、例えば等方性エ
ッチングで側壁マスク絶縁膜１０４を剥離する。引き続
き、レジスト１０６をマスクとして、異方性エッチング
で素子分離絶縁膜１２４乃至１２７をエッチバックす
る。素子分離領域１２４乃至１２７の上面の高さは、第
１の導電体４１乃至４３の上面よりも高く配置する。ま
た、素子分離領域１２４乃至１２７の上面の高さは、第
２の導電体５７乃至５９の下面よりも高く配置する。す
なわち、素子分離領域１２４乃至１２７の側面と第２の
導電体５７乃至５９の側面は接する。さらに、レジスト
１０６が第２の導電体５７乃至５９、１５７の端面にの
み接触する。このため、第３の実施形態の図１２（ａ）
のように、第２の導電体５の全面にレジスト７６を塗布
するよりも、レジスト１０６からの第２の導電体５７乃
至５９、１５７への汚染を抑制することができる。ま
た、第２の導電体５７乃至５９の端部の凸部が露出する
が倒れることはない。これは、第２の導電体５７乃至５
９の底部の面積が広いからである。
ル１６１の一部と、周辺回路の素子分離領域１２４を覆
うようにレジスト１０６を露光し、パターニングする。
この露光では、メモリセルの溝部１１の底も完全に露光
されるような条件を選ぶ。図２０（ａ）（ｂ）に示すよ
うに、レジスト１０６をマスクとして、例えば等方性エ
ッチングで側壁マスク絶縁膜１０４を剥離する。引き続
き、レジスト１０６をマスクとして、異方性エッチング
で素子分離絶縁膜１２４乃至１２７をエッチバックす
る。素子分離領域１２４乃至１２７の上面の高さは、第
１の導電体４１乃至４３の上面よりも高く配置する。ま
た、素子分離領域１２４乃至１２７の上面の高さは、第
２の導電体５７乃至５９の下面よりも高く配置する。す
なわち、素子分離領域１２４乃至１２７の側面と第２の
導電体５７乃至５９の側面は接する。さらに、レジスト
１０６が第２の導電体５７乃至５９、１５７の端面にの
み接触する。このため、第３の実施形態の図１２（ａ）
のように、第２の導電体５の全面にレジスト７６を塗布
するよりも、レジスト１０６からの第２の導電体５７乃
至５９、１５７への汚染を抑制することができる。ま
た、第２の導電体５７乃至５９の端部の凸部が露出する
が倒れることはない。これは、第２の導電体５７乃至５
９の底部の面積が広いからである。
【００９７】レジスト１０６を剥離する。第２の導電体
５７乃至５９、１５７の表面は、空気に晒されるため、
いわゆる自然酸化膜が０．３ｎｍ〜２ｎｍ程度成長す
る。この自然酸化膜の膜厚は、ついで行われるブロック
絶縁膜６の堆積までの時間に依存する。従って、この自
然酸化膜の膜厚は、均一性や制御性が劣る。浮遊ゲート
と制御ゲートの均一なカップリング比を得るためには、
この自然酸化膜を取り除くことが必要である。そこで、
例えば、この自然酸化膜のフッ酸によるエッチング処理
を行う。
５７乃至５９、１５７の表面は、空気に晒されるため、
いわゆる自然酸化膜が０．３ｎｍ〜２ｎｍ程度成長す
る。この自然酸化膜の膜厚は、ついで行われるブロック
絶縁膜６の堆積までの時間に依存する。従って、この自
然酸化膜の膜厚は、均一性や制御性が劣る。浮遊ゲート
と制御ゲートの均一なカップリング比を得るためには、
この自然酸化膜を取り除くことが必要である。そこで、
例えば、この自然酸化膜のフッ酸によるエッチング処理
を行う。
【００９８】図２０（ｃ）（ｄ）に示すように、第２の
導電体５７乃至５９、１５７の露出する表面と、素子分
離領域１２４乃至１２７の上に、ブロック絶縁膜６を堆
積する。ブロック絶縁膜６としては、例えば、厚さ５ｎ
ｍから３０ｎｍの範囲のシリコン酸化膜またはオキシナ
イトライド膜、または、それぞれの厚さが２ｎｍから１
００ｎｍの範囲のシリコン酸化膜／シリコン窒化膜／シ
リコン酸化膜の積層構造を有するＯＮＯ膜が用いられ
る。
導電体５７乃至５９、１５７の露出する表面と、素子分
離領域１２４乃至１２７の上に、ブロック絶縁膜６を堆
積する。ブロック絶縁膜６としては、例えば、厚さ５ｎ
ｍから３０ｎｍの範囲のシリコン酸化膜またはオキシナ
イトライド膜、または、それぞれの厚さが２ｎｍから１
００ｎｍの範囲のシリコン酸化膜／シリコン窒化膜／シ
リコン酸化膜の積層構造を有するＯＮＯ膜が用いられ
る。
【００９９】次に、レジストを塗布し、ホトリソグラフ
ィとエッチングを行う。このことにより、周辺回路１６
４の第２の導電体１５７の上と、ダミーセル１６１と周
辺回路１６４の間の素子分離領域１２４の上のブロック
絶縁膜６を取り除く。制御ゲート電極７を、ブロック絶
縁膜６と第２の導電体１５７の上に堆積する。制御ゲー
ト電極７としては、例えばリン、砥素、またはボロンを
不純物として、不純物濃度１０１７ｃｍ−３以上で１０
２１ｃｍ−３以下の範囲で添加されているポリシリコン
を用いる。または、制御ゲート電極７としては、タング
ステンシリサイド（ＷＳｉ）とポリシリコンとのスタッ
ク構造、または、ＮｉＳｉ, ＭｏＳｉ、ＴｉＳｉ、Ｃ
ｏＳｉとポリシリコンのスタック構造であってもよい。
制御ゲート電極７の膜厚は、１０ｎｍ以上で５００ｎｍ
以下の範囲の膜厚である。この制御ゲート電極７の膜厚
は、第２の導電体５７乃至５９の端部の凸部の最大間隔
の１／２以上とする。このことにより、第２の導電体５
７乃至５９の凹部を埋め、凸部の上方に平坦化した制御
ゲート電極７の上面を設けることができる。そして、制
御ゲート電極７のリソグラフィ余裕を確保することがで
きる。
ィとエッチングを行う。このことにより、周辺回路１６
４の第２の導電体１５７の上と、ダミーセル１６１と周
辺回路１６４の間の素子分離領域１２４の上のブロック
絶縁膜６を取り除く。制御ゲート電極７を、ブロック絶
縁膜６と第２の導電体１５７の上に堆積する。制御ゲー
ト電極７としては、例えばリン、砥素、またはボロンを
不純物として、不純物濃度１０１７ｃｍ−３以上で１０
２１ｃｍ−３以下の範囲で添加されているポリシリコン
を用いる。または、制御ゲート電極７としては、タング
ステンシリサイド（ＷＳｉ）とポリシリコンとのスタッ
ク構造、または、ＮｉＳｉ, ＭｏＳｉ、ＴｉＳｉ、Ｃ
ｏＳｉとポリシリコンのスタック構造であってもよい。
制御ゲート電極７の膜厚は、１０ｎｍ以上で５００ｎｍ
以下の範囲の膜厚である。この制御ゲート電極７の膜厚
は、第２の導電体５７乃至５９の端部の凸部の最大間隔
の１／２以上とする。このことにより、第２の導電体５
７乃至５９の凹部を埋め、凸部の上方に平坦化した制御
ゲート電極７の上面を設けることができる。そして、制
御ゲート電極７のリソグラフィ余裕を確保することがで
きる。
【０１００】最後に、第２の実施形態の製造方法と同様
に、制御ゲート電極７、ブロック絶縁膜６、電荷蓄積電
極となる第１と第２の導電体４２、４３，５８，５９を
半導体表面内のパターンで線状に異方性エッチングで加
工する。図１５（ａ）に示すような、制御ゲート電極
７、２７、２８に分割する。ここで、第２の導電体５７
乃至５９の周辺部の凸部の間隔は、積み上げ方向に向か
って狭くなる。このことにより、制御ゲート７の加工時
の異方性エッチングの際に制御ゲート電極７のエッチン
グ残りを減少させることができる。ソースドレイン領域
８１乃至８８を制御ゲート電極７、２７、２８の両側に
形成する。
に、制御ゲート電極７、ブロック絶縁膜６、電荷蓄積電
極となる第１と第２の導電体４２、４３，５８，５９を
半導体表面内のパターンで線状に異方性エッチングで加
工する。図１５（ａ）に示すような、制御ゲート電極
７、２７、２８に分割する。ここで、第２の導電体５７
乃至５９の周辺部の凸部の間隔は、積み上げ方向に向か
って狭くなる。このことにより、制御ゲート７の加工時
の異方性エッチングの際に制御ゲート電極７のエッチン
グ残りを減少させることができる。ソースドレイン領域
８１乃至８８を制御ゲート電極７、２７、２８の両側に
形成する。
【０１０１】一方、図２１（ａ）（ｂ）（ｃ）は、第４
の実施形態の製造工程で、図２０（ａ）（ｂ）に示され
るのレジスト１０６のパターニングプロセスと、レジス
ト１０６によるマスクエッチングプロセスを省略した場
合の半導体装置の断面図と上面図である。レジスト１０
６によるマスクエッチングプロセスを省略すると、周辺
回路１６４とダミーセル１６１の間の広い素子分離領域
１２４がエッチバックされる。このエッチバックによ
り、メモリセル１６２、１６３の間の狭い素子分離領域
１２５乃至１２７も共にエッチバックされるため、素子
分離領域１２４乃至１２７の上面の高さはほぼ等しい。
すなわち、一見すると、良好な平坦化がなされた状態で
ある。しかし、図２１（ａ）（ｂ）に示すように、制御
ゲート電極７を堆積すると、メモリセル領域の上面と、
ダミーセル１６１と周辺回路１６４の間の広い素子分離
領域１２４の上面とに、第２の導電体５７乃至５９の外
側面部の凸部の高さ程度の段差Ｄが形成される。この段
差Ｄにより、図２１（ｃ）に示すように、制御ゲート電
極７、２７、２８の線幅が、広い素子分離領域１２４の
上において、太くなる。制御ゲート電極７、２７、２８
の線幅が太くなることにより、制御ゲート電極７、２
７、２８の間で短絡が生じやすくなる場合が考えられ
た。あるいは、その段差Ｄによって、制御ゲート電極
７、２７、２８を加工するリソグラフィの余裕が大幅に
縮小することがわかった。このことにより、制御ゲート
電極７、２７、２８の断線や、短絡を生じやすくなる場
合が考えられた。
の実施形態の製造工程で、図２０（ａ）（ｂ）に示され
るのレジスト１０６のパターニングプロセスと、レジス
ト１０６によるマスクエッチングプロセスを省略した場
合の半導体装置の断面図と上面図である。レジスト１０
６によるマスクエッチングプロセスを省略すると、周辺
回路１６４とダミーセル１６１の間の広い素子分離領域
１２４がエッチバックされる。このエッチバックによ
り、メモリセル１６２、１６３の間の狭い素子分離領域
１２５乃至１２７も共にエッチバックされるため、素子
分離領域１２４乃至１２７の上面の高さはほぼ等しい。
すなわち、一見すると、良好な平坦化がなされた状態で
ある。しかし、図２１（ａ）（ｂ）に示すように、制御
ゲート電極７を堆積すると、メモリセル領域の上面と、
ダミーセル１６１と周辺回路１６４の間の広い素子分離
領域１２４の上面とに、第２の導電体５７乃至５９の外
側面部の凸部の高さ程度の段差Ｄが形成される。この段
差Ｄにより、図２１（ｃ）に示すように、制御ゲート電
極７、２７、２８の線幅が、広い素子分離領域１２４の
上において、太くなる。制御ゲート電極７、２７、２８
の線幅が太くなることにより、制御ゲート電極７、２
７、２８の間で短絡が生じやすくなる場合が考えられ
た。あるいは、その段差Ｄによって、制御ゲート電極
７、２７、２８を加工するリソグラフィの余裕が大幅に
縮小することがわかった。このことにより、制御ゲート
電極７、２７、２８の断線や、短絡を生じやすくなる場
合が考えられた。
【０１０２】これに対し、第４の実施形態では、制御ゲ
ート電極７、２７、２８を加工するリソグラフィにおい
て、段差Ｄを小さくする。このために、あえて、図２０
（ａ）（ｂ）に示すように、広い素子分離領域１２４の
上面の高さを、素子分離領域１２５乃至１２７の上面の
高さより高くする。このことにより、段差Ｄが小さくで
きるので、制御ゲート電極７、２７、２８を加工するリ
ソグラフィの余裕の幅が広い。そして、制御ゲート電極
７、２７、２８の断線や、短絡が生じにくくなる。
ート電極７、２７、２８を加工するリソグラフィにおい
て、段差Ｄを小さくする。このために、あえて、図２０
（ａ）（ｂ）に示すように、広い素子分離領域１２４の
上面の高さを、素子分離領域１２５乃至１２７の上面の
高さより高くする。このことにより、段差Ｄが小さくで
きるので、制御ゲート電極７、２７、２８を加工するリ
ソグラフィの余裕の幅が広い。そして、制御ゲート電極
７、２７、２８の断線や、短絡が生じにくくなる。
【０１０３】（第４の実施形態の変形例）第４の実施形
態の変形例は、第３の実施形態の第１の変形例を、さら
に詳細に説明する。第４の実施形態の変形例の半導体装
置は、メモリセル領域と周辺回路領域の間の領域と、メ
モリセル領域の制御ゲート電極７の上面の段差が小さい
ことを特徴とする。また、第４の実施形態の変形例の半
導体装置は、図９に示す制御ゲート電極７のエッチング
残り１１６を生じさせない。このために、第４の実施形
態の変形例では、図２２（ｂ）（ｃ）に示すように、第
２の導電体５７乃至５９、１５７は、第１の導電体４１
乃至４３、１４１の上面のみの上に形成される。そし
て、第２の導電体５７乃至５９、１５７の最大幅は、第
１の導電体４１乃至４３、１４１の幅よりも小さい。す
なわち、第２の導電体５７乃至５９の２つの外側の側面
の最大の距離は、第１の導電体４１乃至４３の２つの端
面の距離よりも小さい。
態の変形例は、第３の実施形態の第１の変形例を、さら
に詳細に説明する。第４の実施形態の変形例の半導体装
置は、メモリセル領域と周辺回路領域の間の領域と、メ
モリセル領域の制御ゲート電極７の上面の段差が小さい
ことを特徴とする。また、第４の実施形態の変形例の半
導体装置は、図９に示す制御ゲート電極７のエッチング
残り１１６を生じさせない。このために、第４の実施形
態の変形例では、図２２（ｂ）（ｃ）に示すように、第
２の導電体５７乃至５９、１５７は、第１の導電体４１
乃至４３、１４１の上面のみの上に形成される。そし
て、第２の導電体５７乃至５９、１５７の最大幅は、第
１の導電体４１乃至４３、１４１の幅よりも小さい。す
なわち、第２の導電体５７乃至５９の２つの外側の側面
の最大の距離は、第１の導電体４１乃至４３の２つの端
面の距離よりも小さい。
【０１０４】図２２（ａ）は、第４の実施形態の変形例
の半導体装置の上方からの透視図である。図２２（ａ）
の左側がメモリセル領域である。図２２（ａ）の右側が
周辺回路領域である。図２２（ｂ）は図２２（ａ）のＩ
−Ｉ方向の断面図である。図２２（ｃ）は図２２（ａ）
のＶＩ−ＶＩ方向の断面図である。互いに等しい幅の制
御ゲート２８、７、２７が等間隔に平行に横方向に配置
されている。素子分離領域２１乃至２４が制御ゲート２
８、７、２７の下方において、平行に縦方向に配置され
ている。メモリセル領域において、素子分離領域２１乃
至２４は、互いに等しい幅を有し、等間隔に配置され
る。メモリセル１６２、１６３とダミーセル１６１のソ
ース／ドレイン領域８１乃至８７は、上方に制御ゲート
２８、７、２７と、素子分離領域２１乃至２４が配置さ
れていない領域に設けられる。周辺回路１６４のソース
／ドレイン領域８８は、上方に制御ゲート２８、７、２
７と、素子分離領域１２４が配置されていない領域に設
けられる。
の半導体装置の上方からの透視図である。図２２（ａ）
の左側がメモリセル領域である。図２２（ａ）の右側が
周辺回路領域である。図２２（ｂ）は図２２（ａ）のＩ
−Ｉ方向の断面図である。図２２（ｃ）は図２２（ａ）
のＶＩ−ＶＩ方向の断面図である。互いに等しい幅の制
御ゲート２８、７、２７が等間隔に平行に横方向に配置
されている。素子分離領域２１乃至２４が制御ゲート２
８、７、２７の下方において、平行に縦方向に配置され
ている。メモリセル領域において、素子分離領域２１乃
至２４は、互いに等しい幅を有し、等間隔に配置され
る。メモリセル１６２、１６３とダミーセル１６１のソ
ース／ドレイン領域８１乃至８７は、上方に制御ゲート
２８、７、２７と、素子分離領域２１乃至２４が配置さ
れていない領域に設けられる。周辺回路１６４のソース
／ドレイン領域８８は、上方に制御ゲート２８、７、２
７と、素子分離領域１２４が配置されていない領域に設
けられる。
【０１０５】ｐ型シリコン基板１の上に、ゲート絶縁膜
３１乃至３３、３５が設けられている。ゲート絶縁膜３
１乃至３３、３５の上には、第１の導電体４１乃至４
３、１４１が設けられている。このことにより、メモリ
セル１６２と１６３の電気特性のセル間のばらつきを均
一にすることができる。第１の導電体４１乃至４３、１
４１の側面には、浮遊ゲート側壁酸化膜１０１が設けら
れている。第１の導電体４１乃至４３、１４１の上に
は、第２の導電体５７乃至５９と１５７が設けられてい
る。一方、浮遊ゲート側壁酸化膜１０１と素子分離領域
２１乃至２４の上には、第２の導電体５７乃至５９は配
置されない。
３１乃至３３、３５が設けられている。ゲート絶縁膜３
１乃至３３、３５の上には、第１の導電体４１乃至４
３、１４１が設けられている。このことにより、メモリ
セル１６２と１６３の電気特性のセル間のばらつきを均
一にすることができる。第１の導電体４１乃至４３、１
４１の側面には、浮遊ゲート側壁酸化膜１０１が設けら
れている。第１の導電体４１乃至４３、１４１の上に
は、第２の導電体５７乃至５９と１５７が設けられてい
る。一方、浮遊ゲート側壁酸化膜１０１と素子分離領域
２１乃至２４の上には、第２の導電体５７乃至５９は配
置されない。
【０１０６】第２の導電体５７乃至５９の底面の全面
は、第１の導電体４１乃至４３の上面と接している。す
なわち、第２の導電体５７乃至５９の底面の全面は、第
１の導電体４１乃至４３の上面で覆われている。第２の
導電体５７乃至５９も、一体の導電体である。より広い
面積で第１の導電体と密着する。このため、第２の導電
体５７乃至５９の内部応力や、第２の導電体５７乃至５
９に対する外力による剥離を防止することができる。第
２の導電体５８、５９は、外側面部において高く、内部
において低い、いわゆる漢字の凹の形状を有している。
第２の導電体５８、５９の外側の側面の下部は、素子分
離領域２１乃至２４に接していることが好ましい。浮遊
ゲート側壁酸化膜１０１は、素子分離絶縁膜２１乃至２
４に接している。第２の導電体５８、５９の外側と内側
の両側面の上にはブロック絶縁膜６が設けられている。
第２の導電体５８、５９の内部の上面にもブロック絶縁
膜６が設けられている。このブロック絶縁膜６の上には
制御ゲート７が設けられている。素子分離領域２１乃至
２４の上方に位置するブロック絶縁膜６および制御ゲー
ト７は、第１の導電体４２、４３の上面（第２の導電体
５８、５９の下面と一致する）よりも上方に形成されて
いる。すなわち、図２２（ｂ）の高さＨは、正の値にな
る。このことにより、図９で説明した制御ゲート７のエ
ッチング残り１１６が発生することがない。なお、素子
分離領域２１乃至２４の上方に位置するブロック絶縁膜
６および制御ゲート７は、第１の導電体４２、４３の下
面よりも上方に形成されていてもよい。このことによっ
ても、図９で説明した制御ゲート７のエッチング残り１
１６が発生することがない。
は、第１の導電体４１乃至４３の上面と接している。す
なわち、第２の導電体５７乃至５９の底面の全面は、第
１の導電体４１乃至４３の上面で覆われている。第２の
導電体５７乃至５９も、一体の導電体である。より広い
面積で第１の導電体と密着する。このため、第２の導電
体５７乃至５９の内部応力や、第２の導電体５７乃至５
９に対する外力による剥離を防止することができる。第
２の導電体５８、５９は、外側面部において高く、内部
において低い、いわゆる漢字の凹の形状を有している。
第２の導電体５８、５９の外側の側面の下部は、素子分
離領域２１乃至２４に接していることが好ましい。浮遊
ゲート側壁酸化膜１０１は、素子分離絶縁膜２１乃至２
４に接している。第２の導電体５８、５９の外側と内側
の両側面の上にはブロック絶縁膜６が設けられている。
第２の導電体５８、５９の内部の上面にもブロック絶縁
膜６が設けられている。このブロック絶縁膜６の上には
制御ゲート７が設けられている。素子分離領域２１乃至
２４の上方に位置するブロック絶縁膜６および制御ゲー
ト７は、第１の導電体４２、４３の上面（第２の導電体
５８、５９の下面と一致する）よりも上方に形成されて
いる。すなわち、図２２（ｂ）の高さＨは、正の値にな
る。このことにより、図９で説明した制御ゲート７のエ
ッチング残り１１６が発生することがない。なお、素子
分離領域２１乃至２４の上方に位置するブロック絶縁膜
６および制御ゲート７は、第１の導電体４２、４３の下
面よりも上方に形成されていてもよい。このことによっ
ても、図９で説明した制御ゲート７のエッチング残り１
１６が発生することがない。
【０１０７】シリコン基板１の上には、ライナー絶縁膜
１０２を介して素子分離領域２１乃至２４が設けられて
いる。素子分離領域２１乃至２４が形成されていないシ
リコン基板１の表面上に、ゲート絶縁膜３１乃至３３、
３５と第１の導電体４１乃至４３、１４１と第２の導電
体５７乃至５９、１５７が自己整合的に設けられてい
る。
１０２を介して素子分離領域２１乃至２４が設けられて
いる。素子分離領域２１乃至２４が形成されていないシ
リコン基板１の表面上に、ゲート絶縁膜３１乃至３３、
３５と第１の導電体４１乃至４３、１４１と第２の導電
体５７乃至５９、１５７が自己整合的に設けられてい
る。
【０１０８】第４の実施形態例の変形例では、第２の導
電体５８、５９が一体の導電体である。このことによ
り、第１の導電体４２、４３と第２の導電体５８、５９
との接触面積が増大する。このことによって、第１の導
電体４２、４３と第２の導電体５８、５９の間の容量ま
たはコンダクタンスを大きくできる。
電体５８、５９が一体の導電体である。このことによ
り、第１の導電体４２、４３と第２の導電体５８、５９
との接触面積が増大する。このことによって、第１の導
電体４２、４３と第２の導電体５８、５９の間の容量ま
たはコンダクタンスを大きくできる。
【０１０９】次に、第４の実施形態の変形例の半導体装
置の製造方法を説明する。第４の実施形態の変形例の半
導体装置の製造方法では、半導体装置のメモリセル領域
と周辺回路領域を製造する方法を説明する。第４の実施
形態の製造方法の一部を変更する。図２３に第４の実施
形態の変形例の半導体装置の製造途中の断面図を示す。
図２３の左側の（ａ）と（ｃ）がメモリセル領域の断面
図である。図２３の右側の（ｂ）と（ｄ）が周辺回路領
域の断面図である。
置の製造方法を説明する。第４の実施形態の変形例の半
導体装置の製造方法では、半導体装置のメモリセル領域
と周辺回路領域を製造する方法を説明する。第４の実施
形態の製造方法の一部を変更する。図２３に第４の実施
形態の変形例の半導体装置の製造途中の断面図を示す。
図２３の左側の（ａ）と（ｃ）がメモリセル領域の断面
図である。図２３の右側の（ｂ）と（ｄ）が周辺回路領
域の断面図である。
【０１１０】まず、第４の実施形態の図１６（ａ）
（ｂ）に示された構造が得られるまで、第４の実施形態
の製造方法を実行する。次に、キャップ材９１乃至９４
を、熱燐酸でエッチングする。キャップ材９１乃至９４
を厚さで５ｎｍから５０nｍまで範囲で除去する。図２
３（ａ）（ｂ）に示すように、このエッチングにより、
キャップ材９５乃至９８を形成できる。この除去する厚
さは、浮遊ゲート側壁酸化膜１０１を形成によるときの
第１の導電体４１乃至４３、１４１の減少量と、第１の
導電体４１乃至４３、１４１の自然酸化膜を除去すると
きの素子分離領域２１乃至２４の減少量との和よりも大
きい。次に、溝１０の内壁の上に薄いライナー酸化膜１
０２を成膜する。この後は、第４の実施形態の製造方法
で説明したのと同じ工程を行う。
（ｂ）に示された構造が得られるまで、第４の実施形態
の製造方法を実行する。次に、キャップ材９１乃至９４
を、熱燐酸でエッチングする。キャップ材９１乃至９４
を厚さで５ｎｍから５０nｍまで範囲で除去する。図２
３（ａ）（ｂ）に示すように、このエッチングにより、
キャップ材９５乃至９８を形成できる。この除去する厚
さは、浮遊ゲート側壁酸化膜１０１を形成によるときの
第１の導電体４１乃至４３、１４１の減少量と、第１の
導電体４１乃至４３、１４１の自然酸化膜を除去すると
きの素子分離領域２１乃至２４の減少量との和よりも大
きい。次に、溝１０の内壁の上に薄いライナー酸化膜１
０２を成膜する。この後は、第４の実施形態の製造方法
で説明したのと同じ工程を行う。
【０１１１】図２３（ｃ）（ｄ）に示すように、第１の
導電体４１乃至４３、１４１の自然酸化膜を除去した直
後で、第２の導電体５を堆積する直前においては、第１
の導電体４１乃至４３、１４１の上面の上方にのみ開口
が設けられている。第１の導電体４１乃至４３、１４１
の側面は露出していない。このことにより、第２の導電
体５７乃至５９、１５７が、第１の導電体４１乃至４
３、１４１の側面から下に落ち込むことがない。これに
より、制御ゲート電極７は、第２の導電膜５７乃至５
９、１５７の上面または側面に選択的に形成される。一
方、制御ゲート電極７は、第２の導電膜５７乃至５９、
１５７の下方には配置されない。また、制御ゲート電極
７の底面が、第１の電荷蓄積層４１の底面よりも積み上
げ方向で上方に形成されれば、第２の導電体５７乃至５
９、１５７がマスクとなって、制御ゲート電極７のエッ
チング残り１１６が生じることがない。
導電体４１乃至４３、１４１の自然酸化膜を除去した直
後で、第２の導電体５を堆積する直前においては、第１
の導電体４１乃至４３、１４１の上面の上方にのみ開口
が設けられている。第１の導電体４１乃至４３、１４１
の側面は露出していない。このことにより、第２の導電
体５７乃至５９、１５７が、第１の導電体４１乃至４
３、１４１の側面から下に落ち込むことがない。これに
より、制御ゲート電極７は、第２の導電膜５７乃至５
９、１５７の上面または側面に選択的に形成される。一
方、制御ゲート電極７は、第２の導電膜５７乃至５９、
１５７の下方には配置されない。また、制御ゲート電極
７の底面が、第１の電荷蓄積層４１の底面よりも積み上
げ方向で上方に形成されれば、第２の導電体５７乃至５
９、１５７がマスクとなって、制御ゲート電極７のエッ
チング残り１１６が生じることがない。
【０１１２】本発明は上記実施形態に限られない。素子
分離領域や絶縁膜の形成法は、シリコンをシリコン酸化
膜やシリコン窒化膜に変換する酸化や窒化の方法に限ら
れない。例えば、酸素イオンを堆積したシリコンに注入
する方法や、堆積したシリコンを酸化する方法、シリコ
ン窒化膜をシリコン酸化膜に転換する方法を用いてもよ
い。
分離領域や絶縁膜の形成法は、シリコンをシリコン酸化
膜やシリコン窒化膜に変換する酸化や窒化の方法に限ら
れない。例えば、酸素イオンを堆積したシリコンに注入
する方法や、堆積したシリコンを酸化する方法、シリコ
ン窒化膜をシリコン酸化膜に転換する方法を用いてもよ
い。
【０１１３】また、半導体基板は、ｐ型シリコン基板に
限られない。半導体基板は、ｎ型シリコン基板やＳＯＩ
基板のシリコン層、またはシリコンゲルマニウム（Ｓｉ
Ｇｅ）混晶、炭化シリコンゲルマニウム（ＳｉＧｅＣ）
混晶など、シリコンを含む単結晶の半導体基板であって
もよい。なお、ｐ型シリコン基板からｎ型シリコン基板
に置き換える場合は、ｎ型MOSFETの形成にかえて、ｐ型
MOSFETの形成に置き換える。すなわち、上述の実施形態
のｎ型をｐ型に読み替え、ｐ型をｎ型と読み替える。さ
らに、ドーピング不純物種の砒素（Ａｓ）、リン（Ｐ）
をインジウム（Ｉｎ）、ボロン（Ｂ）のいずれかと読み
替えればよい。
限られない。半導体基板は、ｎ型シリコン基板やＳＯＩ
基板のシリコン層、またはシリコンゲルマニウム（Ｓｉ
Ｇｅ）混晶、炭化シリコンゲルマニウム（ＳｉＧｅＣ）
混晶など、シリコンを含む単結晶の半導体基板であって
もよい。なお、ｐ型シリコン基板からｎ型シリコン基板
に置き換える場合は、ｎ型MOSFETの形成にかえて、ｐ型
MOSFETの形成に置き換える。すなわち、上述の実施形態
のｎ型をｐ型に読み替え、ｐ型をｎ型と読み替える。さ
らに、ドーピング不純物種の砒素（Ａｓ）、リン（Ｐ）
をインジウム（Ｉｎ）、ボロン（Ｂ）のいずれかと読み
替えればよい。
【０１１４】また、制御ゲート電極および電荷蓄積領域
はシリコン半導体、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、Ｔ
ｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、Ｍｏ
Ｓｉなどのシリサイドやポリサイド、チタニウム（Ｔ
ｉ）、アルミニウム（Ａｌ）、銅（Cu）、窒化チタニウ
ム（ＴｉＮ）、タングステン（Ｗ）などの金属を用いる
ことができる。これらの材料は多結晶であってもよい。
さらに、制御ゲート電極および電荷蓄積領域は、これら
材料の積層構造であってもよい。また、制御ゲート電極
および電荷蓄積領域には、アモルファスＳｉ、 アモル
ファスＳｉＧｅ混晶、または アモルファスＳｉＧｅＣ
混晶を用いることができ、これらの積層構造にしてもよ
い。さらに、電荷蓄積領域はドット状に形成されていて
も構わず、本発明が適用できることは言うまでもない。
その他、本発明の要旨を逸脱しない範囲で、様々に変形
して実施することができる。
はシリコン半導体、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、Ｔ
ｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、Ｍｏ
Ｓｉなどのシリサイドやポリサイド、チタニウム（Ｔ
ｉ）、アルミニウム（Ａｌ）、銅（Cu）、窒化チタニウ
ム（ＴｉＮ）、タングステン（Ｗ）などの金属を用いる
ことができる。これらの材料は多結晶であってもよい。
さらに、制御ゲート電極および電荷蓄積領域は、これら
材料の積層構造であってもよい。また、制御ゲート電極
および電荷蓄積領域には、アモルファスＳｉ、 アモル
ファスＳｉＧｅ混晶、または アモルファスＳｉＧｅＣ
混晶を用いることができ、これらの積層構造にしてもよ
い。さらに、電荷蓄積領域はドット状に形成されていて
も構わず、本発明が適用できることは言うまでもない。
その他、本発明の要旨を逸脱しない範囲で、様々に変形
して実施することができる。
【０１１５】
【発明の効果】以上説明したように、本発明によれば、
浮遊ゲートと制御ゲート間の容量を大きく維持したまま
素子分離幅Ｗｔを狭めることが可能な半導体装置を提供
できる。
浮遊ゲートと制御ゲート間の容量を大きく維持したまま
素子分離幅Ｗｔを狭めることが可能な半導体装置を提供
できる。
【０１１６】また、本発明によれば、浮遊ゲートと制御
ゲート間の容量結合を大きくしても浮遊ゲート間容量が
大きくなりにくく、セル間の電気的干渉を防ぐことがで
きる半導体装置の製造方法を提供できる。
ゲート間の容量結合を大きくしても浮遊ゲート間容量が
大きくなりにくく、セル間の電気的干渉を防ぐことがで
きる半導体装置の製造方法を提供できる。
【図１】第１の実施形態に係る半導体装置の上面図と断
面図である。
面図である。
【図２】第１の実施形態に係る半導体装置の断面図であ
る。
る。
【図３】第１の実施形態に係る半導体装置の製造工程毎
の断面図（その１）である。
の断面図（その１）である。
【図４】第１の実施形態に係る半導体装置の製造工程毎
の断面図（その２）である。
の断面図（その２）である。
【図５】第１の実施形態に係る製造途中の半導体装置
（図４（ｃ）に相当する工程における）の上方からの透
視図である。
（図４（ｃ）に相当する工程における）の上方からの透
視図である。
【図６】第１の実施形態の第１の変形例に係る半導体装
置の断面図である。
置の断面図である。
【図７】第１の実施形態の第２の変形例に係る半導体装
置の断面図である。
置の断面図である。
【図８】第２の実施形態に係る半導体装置の断面図であ
る。
る。
【図９】第２の実施形態に係る半導体装置の比較例の細
部の断面図である。
部の断面図である。
【図１０】第１及び第２の実施形態に係る半導体装置に
よって得られる浮遊ゲート間の結合容量低減の効果を説
明するための図である。
よって得られる浮遊ゲート間の結合容量低減の効果を説
明するための図である。
【図１１】第３の実施の形態とその第１乃至第３の変形
例に係る半導体装置の断面図である。
例に係る半導体装置の断面図である。
【図１２】第３の実施形態に係る半導体装置の製造工程
毎の断面図である。
毎の断面図である。
【図１３】第３の実施形態の第１の変形例に係る半導体
装置の製造工程毎の断面図である。
装置の製造工程毎の断面図である。
【図１４】第３の実施形態の第２の変形例に係る半導体
装置の製造工程毎の断面図である。
装置の製造工程毎の断面図である。
【図１５】第４の実施形態に係る半導体装置の上面図と
断面図である。
断面図である。
【図１６】第４の実施形態に係る半導体装置の製造工程
毎の断面図（その１）である。
毎の断面図（その１）である。
【図１７】第４の実施形態に係る半導体装置の製造工程
毎の断面図（その２）である。
毎の断面図（その２）である。
【図１８】第４の実施形態に係る半導体装置の製造工程
毎の断面図（その３）である。
毎の断面図（その３）である。
【図１９】第４の実施形態に係る半導体装置の製造工程
毎の断面図（その４）である。
毎の断面図（その４）である。
【図２０】第４の実施形態に係る半導体装置の製造工程
毎の断面図（その５）である。
毎の断面図（その５）である。
【図２１】第４の実施形態に係る半導体装置の比較例の
上面図と断面図である。
上面図と断面図である。
【図２２】第４の実施形態の変形例に係る半導体装置の
上面図と断面図である。
上面図と断面図である。
【図２３】第４の実施形態の変形例に係る半導体装置の
製造工程毎の断面図である。
製造工程毎の断面図である。
１ ｐ型シリコン基板 ５ 多結晶シリコン膜 ６、１６、２６ 浮遊ゲートと制御ゲートの間の絶縁
膜、ＯＮＯ膜 ７、１７、２７、２８ 制御ゲート ８、８１乃至８７ 主電極領域、ソース・ドレイン領域 １０ 溝 １１ 溝 ２１乃至２４ 素子分離領域、ＳＴＩ ３１乃至３４ トンネル酸化膜 ３５ シリコン酸化膜 ４１乃至４４、７１乃至７４ 浮遊ゲートの第１部分 ５１乃至６０、１５１乃至１５６ 浮遊ゲートの第２部
分 ６１乃至６４ メモリセル ６５ 選択トランジスタ ６６ ソース拡散層 ７５ 選択ゲート ７６乃至８０ フォトレジスト ９１乃至９４ キャップ材 １２０乃至１２３ シリコン酸化膜 １２４乃至１２７ 素子分離領域、ＳＴＩ １４１、１５７ 周辺回路のゲート電極 １６１ ダミーセル １６２、１６３ メモリセル １６４ 周辺トランジスタ
膜、ＯＮＯ膜 ７、１７、２７、２８ 制御ゲート ８、８１乃至８７ 主電極領域、ソース・ドレイン領域 １０ 溝 １１ 溝 ２１乃至２４ 素子分離領域、ＳＴＩ ３１乃至３４ トンネル酸化膜 ３５ シリコン酸化膜 ４１乃至４４、７１乃至７４ 浮遊ゲートの第１部分 ５１乃至６０、１５１乃至１５６ 浮遊ゲートの第２部
分 ６１乃至６４ メモリセル ６５ 選択トランジスタ ６６ ソース拡散層 ７５ 選択ゲート ７６乃至８０ フォトレジスト ９１乃至９４ キャップ材 １２０乃至１２３ シリコン酸化膜 １２４乃至１２７ 素子分離領域、ＳＴＩ １４１、１５７ 周辺回路のゲート電極 １６１ ダミーセル １６２、１６３ メモリセル １６４ 周辺トランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP04 EP23 EP44 EP55 EP56 EP76 ER21 GA03 GA22 HA02 JA04 JA05 JA33 JA35 JA39 JA40 JA53 NA01 PR01 PR05 PR06 PR07 PR09 PR29 PR39 PR40 PR43 PR44 PR53 PR54 ZA03 ZA05 ZA28 5F101 BA01 BA05 BA12 BA15 BA17 BA29 BA35 BA36 BB05 BD02 BD30 BD34 BD35 BF08 BF09 BH13 BH19 BH21
Claims (26)
- 【請求項１】 表面に溝を有する半導体基板と、 前記溝に埋め込まれ側面の上部が前記基板の表面より高
い第１と第２の絶縁体と、 前記基板の表面上に設けられ、一端が前記第１の絶縁体
と接し、他端が前記第２の絶縁体と接する第３の絶縁膜
と、 前記第３の絶縁膜の表面上に設けられ、一端面が前記第
１の絶縁体と接し、他端面が前記第２の絶縁体と接する
第１の導電体と、 前記第１の導電体の前記一端面の近傍に設けられる第２
の導電体と、 前記第１の導電体の前記他端面の近傍に設けられる第３
の導電体と、 前記第２の導電体の第１の側面と前記第３の導電体の第
２の側面に接し、前記第１の導電体の上面と接する第４
の絶縁膜と、 前記第４の絶縁膜の上に設けられる第４の導電体とを有
することを特徴とする半導体装置。 - 【請求項２】 前記第２の導電体の第２の側面が前記第
１の絶縁体と接し、 前記第３の導電体の第１の側面が前記第２の絶縁体と接
することを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１の絶縁体は縦方向に複数平行に
配置され、前記第２の絶縁体は前記縦方向に複数平行に
配置され、前記第４の導電体は横方向に複数平行に配置
されることを特徴とする請求項１又は請求項２に記載の
半導体装置。 - 【請求項４】 前記第２の導電体が前記第１の導電体と
電気的に接続し、前記第３の導電体が前記第１の導電体
と電気的に接続することを特徴とする請求項１乃至請求
項３のいずれか１つに記載の半導体装置。 - 【請求項５】 前記第２と第３の導電体の断面幅が積み
上げ方向下向きに広くなることを特徴とする請求項１乃
至請求項４のいずれか１つに記載の半導体装置。 - 【請求項６】 前記第１の絶縁体の上方に形成された前
記第４の導電体の底面は、前記第１の導電体の上面より
も高いことを特徴とする請求項１乃至請求項５のいずれ
か１つに記載の半導体装置。 - 【請求項７】 前記第２の導電体の前記第２の側面と前
記第３の導電体の前記第１の側面の最大の間隔は前記第
１の導電体の前記一端面と前記他端面の距離よりも大き
く、前記第２の導電体の下面は前記第１の導電体の上面
よりも低いことを特徴とする請求項２乃至請求項６のい
ずれか１つに記載の半導体装置。 - 【請求項８】 前記第２の導電体の前記第２の側面と前
記第３の導電体の前記第１の側面の最大の間隔は前記第
１の導電体の前記一端面と前記他端面の距離よりも小さ
いことを特徴とする請求項２乃至請求項６のいずれか１
つに記載の半導体装置。 - 【請求項９】 前記第２の導電体の前記第２の側面と前
記第３の導電体の前記第１の側面の間隔は上ほど狭いこ
とを特徴とする請求項１乃至請求項６のいずれか１つに
記載の半導体装置。 - 【請求項１０】 前記第２の導電体の前記第２の側面と
前記第４の導電体の間に、前記第４の絶縁膜が配置され
ることを特徴とする請求項２乃至請求項９のいずれか１
つに記載の半導体装置。 - 【請求項１１】 前記第２の絶縁体は前記第１の絶縁体
より幅が広く、前記第２の絶縁体の上面の高さは前記第
１の絶縁体の上面の高さより高いことを特徴とする請求
項１乃至請求項１０のいずれか１つに記載の半導体装
置。 - 【請求項１２】 表面に溝を有する半導体基板と、 前記溝に埋め込まれ上面が前記基板の表面より高い第１
と第２の絶縁体と、 前記基板の表面上に設けられる第３の絶縁膜と、 前記第３の絶縁膜の表面上に設けられる第１の導電体
と、 前記第１の導電体の表面上に設けられ、外側面部の上面
の高さが内部の上面の高さより高い第２の導電体と、 前記第２の導電体の前記内部の上面と接する第４の絶縁
膜と、 前記第４の絶縁膜の上に設けられる第４の導電体とを有
することを特徴とする半導体装置。 - 【請求項１３】 前記第２の導電体の第１の側面が前記
第２の絶縁体と接し、前記第２の導電体の第２の側面が
前記第１の絶縁体と接することを特徴とする請求項１２
に記載の半導体装置。 - 【請求項１４】 前記第１の絶縁体は縦方向に複数平行
に配置され、前記第２の絶縁体は前記縦方向に複数平行
に配置され、前記第４の導電体は横方向に複数平行に配
置されることを特徴とする請求項１２又は請求項１３に
記載の半導体装置。 - 【請求項１５】 前記第２の導電体が前記第１の導電体
と電気的に接続することを特徴とする請求項１２乃至請
求項１４のいずれか１つに記載の半導体装置。 - 【請求項１６】 前記第２の導電体の前記外側面部の断
面幅が積み上げ方向下向きに広くなることを特徴とする
請求項１２乃至請求項１５のいずれか１つに記載の半導
体装置。 - 【請求項１７】 前記第１の絶縁体の上方に形成された
前記第４の導電体の底面は、前記第１の導電体の上面よ
りも高いことを特徴とする請求項１２乃至請求項１５の
いずれか１つに記載の半導体装置。 - 【請求項１８】 前記第２の導電体の前記第１の側面と
前記第２の側面の最大の間隔は前記第１の導電体の幅よ
りも大きく、前記第２の導電体の下面は前記第１の導電
体の上面よりも低いことを特徴とする請求項１３乃至請
求項１７のいずれか１つに記載の半導体装置。 - 【請求項１９】 前記第２の導電体の前記第１の側面と
前記第２の側面の最大の間隔は前記第１の導電体の幅よ
りも小さいことを特徴とする請求項１３乃至請求項１７
のいずれか１つに記載の半導体装置。 - 【請求項２０】 前記第２の導電体の前記第１の側面と
前記第２の側面の間隔は上ほど狭いことを特徴とする請
求項１３乃至請求項１９のいずれか１つに記載の半導体
装置。 - 【請求項２１】 前記第２の導電体の前記第２の側面と
前記第４の導電体の間に、前記第４の絶縁膜が配置され
ることを特徴とする請求項１３乃至請求項２０のいずれ
か１つに記載の半導体装置。 - 【請求項２２】 前記第２の絶縁体は前記第１の絶縁体
より幅が広く、前記第２の絶縁体の上面の高さは前記第
１の絶縁体の上面の高さより高いことを特徴とする請求
項１２乃至請求項２１のいずれか１つに記載の半導体装
置。 - 【請求項２３】 半導体基板上に第１の絶縁膜、第１の
浮遊ゲート膜、キャップを順に形成することと、 同一のパターンに、前記第１の絶縁膜、前記第１の浮遊
ゲート膜、前記キャップと前記基板をエッチングするこ
とと、 前記パターンに第２の絶縁膜を埋めることと、 前記キャップを除去することと、 第２の絶縁膜の側面と前記第１の浮遊ゲート膜の上面
に、外側面部の上面の高さが内部の上面の高さより高い
第２の浮遊ゲート膜を形成することとを有することを特
徴とする不揮発性メモリの製造方法。 - 【請求項２４】 前記第２の浮遊ゲート膜を形成するこ
との後に、その第２の絶縁膜をエッチングすることを特
徴とする請求項２３に記載の不揮発性メモリの製造方
法。 - 【請求項２５】 前記第２の絶縁膜の側面に第２の浮遊
ゲート膜を形成することにおいて、前記第２の浮遊ゲー
ト膜が一体であり、前記第１の浮遊ゲートの上に配置さ
れることを特徴とする請求項２３又は請求項２４に記載
の不揮発性メモリの製造方法。 - 【請求項２６】 その第２の浮遊ゲート膜上及びその第
２の絶縁膜上に第４の絶縁膜を形成することと、 その第４の絶縁膜上に第４の導電体膜を形成することと
をさらに有することを特徴とする請求項２３乃至請求項
２５のいずれか１つに記載の不揮発性メモリの製造方
法。
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