KR100824400B1 - 비휘발성 기억 소자 및 그 형성 방법 - Google Patents
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Abstract
비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 평판부, 및 평판부의 양가장자리로부터 위로 연장된 한쌍의 벽부를 포함하는 플로팅 게이트를 갖는다. 이웃하는 플로팅 게이트들의 중첩 면적은 평판부 및 벽부들로 둘러싸인 공간의 측면적 만큼 감소되어 기생 정전용량을 감소시킬 수 있다.
Description
도 1a는 종래의 플래쉬 기억 소자를 보여주는 평면도이다.
도 1b 및 도 1c는 각각 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 보여주는 평면도이다.
도 3a 및 도 3b는 각각 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 일 변형예를 설명하기 위하여 각각 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 다른 변형예를 설명하기 위하여 각각 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 6a 내지 도 10a는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 6b 내지 도 10b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 11a 및 도 11b는 도 5a 및 도 5b에 도시된 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 각각 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 보여주는 평면도이다.
도 13a 및 도 13b는 각각 도 12의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 변형예를 설명하기 위하여 각각 도 12의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'를 취해진 단면도들이다.
도 15a 내지 도 17a는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 12의 Ⅴ-Ⅴ'을 따라 취해진 단면도들이다.
도 15b 내지 도 17b는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 12의 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 18a 및 도 18b는 도 14a 및 도 14b에 도시된 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 각각 도 12의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 비휘발성 기억 소자 및 그 형성 방법에 관한 것이다.
비휘발성 기억 소자는 외부의 전원 공급이 중단될지라도, 저장된 데이타들을 그대로 유지하는 특성을 갖는다. 플로팅 게이트를 갖는 플래쉬 기억 소자는 비휘발성 기억 소자들 중에 하나이다. 플로팅 게이트내 전하들을 저장하거나 플로팅 게이트로부터 전하들을 방출함으로써, 플래쉬 기억 셀은 논리 "0" 또는 논리 "1"의 데이타를 저장할 수 있다. 플래쉬 기억 소자는 상술한 비휘발성 특성 뿐만 아니라 전기적으로 데이타들을 기입 또는/및 소거할 수 있다.
고집적화를 위하여 플래쉬 기억 소자는 적층식 게이트 구조를 가질 수 있다. 적층식 게이트 구조란 플로팅 게이트와 제어 게이트 전극이 차례로 적층된 구조를 갖는다. 이러한 적층식 게이트 구조의 플래쉬 기억 소자를 도면을 참조하여 설명한다.
도 1a는 종래의 플래쉬 기억 소자를 보여주는 평면도이고, 도 1b 및 도 1c는 각각 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 1a, 도 1b 및 도 1c를 참조하면, 기판(1)에 활성영역을 한정하는 소자분리막(2)이 배치되고, 제어 게이트 전극들(6)이 상기 활성영역을 나란히 가로지른다. 상기 제어 게이트 전극(6)과 상기 활성영역 사이에 플로팅 게이트(4)가 배치되고, 상기 플로팅 게이트(4)와 상기 활성영역 사이에 터널 산화막(3)이 개재된다. 상기 플로팅 게이트(4)와 상기 제어 게이트 전극(6) 사이에 ONO막(5, Oxide-nitride-Oxide layer)이 개재된다. 상기 제어 게이트 전극(6) 양측의 상기 활성영역에 불순물 도핑층(7)이 배치된다. 상기 플로팅 게이트(4)는 상기 소자분리막(2)과 인접한 한쌍의 제1 측면들, 및 상기 불순물 도핑층(7)에 인접한 한쌍의 제2 측면들을 갖는다.
상술한 구조의 종래 플래쉬 기억 소자에 따르면, 상기 제어 게이트 전극(6)은 상기 플로팅 게이트(4)의 상부면 및 제1 측면들을 덮는다. 이로써, 상기 제어 게이트 전극(6)과 상기 플로팅 게이트(4)간의 정전용량이 증가되어 플래쉬 기억 셀의 커플링비가 증가된다. 상기 커플링비가 증가됨에 따라 플래쉬 기억 소자의 동작전압을 감소시킬 수 있다.
반도체 소자의 고집적화 경향이 심화됨에 따라, 플래쉬 기억 소자는 제한된 면적에서 상기 플로팅 게이트(4)와 상기 제어 게이트 전극(6)간의 중첩 면적을 증가시키기 위하여 상기 플로팅 게이트(4)의 높이를 증가시킬 수 있다. 즉, 상기 플로팅 게이트(4)의 제1 측면들의 면적을 증가시킴으로써, 상기 플로팅 게이트(4)와 상기 제어 게이트 전극(6)간의 중첩면적을 증가시킬 수 있다. 하지만, 상기 플로팅 게이트(4)의 높이를 증가시키는 경우, 상기 플로팅 게이트(4)의 제2 측면들의 면적도 함께 증가된다. 상기 플로팅 게이트(4)의 제2 측면의 면적이 증가될수록 이웃하는 상기 플로팅 게이트들(4)간의 중첩 면적이 증가된다. 이에 따라, 이웃하는 플로팅 게이트들(4)간의 기생 정전용량이 증가될 수 있다. 상기 기생 정전용량이 증가됨으로써, 플래쉬 기억 셀이 오동작할 수 있다. 예컨대, 선택된 플로팅 게이트(4)에 기입 또는 소거 동작을 수행할때, 상기 선택된 플로팅 게이트(4)에 이웃하는 플로팅 게이트(4)가 소프트(soft) 기입 또는 소프트 소거될 수 있다. 또한, 상기 기 생 정전용량이 증가됨으로써, 플래쉬 기억 셀의 커플링비가 오히려 감소될 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 이웃하는 비휘발성 기억 셀들간의 기생 정전용량을 최소화할 수 있는 비휘발성 기억 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 기생 정전용량을 최소화함과 더불어 플로팅 게이트 양측에 위치한 활성영역의 식각 손상을 최소화할 수 있는 비휘발성 기억 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 기생 정전용량을 최소화함과 더불어 고집적화시킬 수 있는 비휘발성 기억 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 기생 캐패시턴스를 최소화하고, 플로팅 게이트 양측에 위치한 활성영역의 식각 손상을 최소화하며 고집적화시킬 수 있는 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자를 제공한다. 본 발명의 일 실시예에 따르면, 비휘발성 기억 소자는 기판에 형성되어 활성영역을 한정하는 소자분리막, 및 터널절연막을 개재하여 상기 활성영역상에 배치되되, 평판부 및 상기 평판부의 양가장자리로부터 각각 위로 연장된 한쌍의 벽부들을 포함하 는 플로팅 게이트를 포함할 수 있다. 제어 게이트 전극이 상기 플로팅 게이트 상에 배치되며 상기 소자분리막에 인접한 상기 벽부의 외측면을 덮는다. 상기 제어 게이트 전극 및 플로팅 게이트 사이에 블로킹 절연 패턴이 개재된다. 불순물 도핑층이 상기 제어 게이트 전극 양측의 상기 활성영역에 형성된다. 상기 평판부 및 상기 한쌍의 벽부들로 둘러싸인 공간은 절연 물질로 채워진다.
구체적으로, 상기 소자는 상기 공간내에 형성된 캐핑 패턴을 더 포함할 수 있다. 상기 공간을 채우는 절연 물질은 상기 캐핑 패턴을 포함한다. 상기 캐핑 패턴의 상부면은 상기 벽부의 상부면과 동일한 높이거나 높을 수 있다. 이와는 다르게, 상기 캐핑 패턴의 상부면은 상기 벽부의 상부면에 비하여 낮을 수 있다. 이 경우에, 상기 캐핑 패턴 위의 상기 공간은 상기 블로킹 절연 패턴의 일부에 의해 채워진다. 이때, 상기 공간을 채우는 절연 물질은 상기 캐핑 패턴 및 상기 블로킹 절연 패턴의 상기 공간을 채우는 부분을 포함한다. 상기 불순물 도핑층에 인접한 상기 캐핑 패턴의 측면, 및 상기 플로팅 게이트의 측면은 서로 정렬될 수 있다. 이와는 또 다르게, 상기 블로킹 절연 패턴은 아래로 연장되어 상기 공간의 전체를 채울수 있다. 이때, 상기 공간을 채우는 절연 물질은 상기 블로킹 절연 패턴의 상기 공간을 채우는 부분이다. 상기 평판부의 두께는 상기 제어 게이트 전극 아래에 정의된 채널 영역의 폭과 평행한 상기 벽부의 폭에 비하여 두꺼울수 있다. 상기 제어 게이트 전극 아래에 정의된 채널 영역의 폭과 평행한 상기 벽부의 폭은 상기 채널 영역의 폭과 평행한 상기 공간의 폭에 비하여 클 수 있다. 상기 벽부는 도핑된(doped) 폴리실리콘으로 형성될 수 있다. 이 경우에, 상기 제어 게이트 전극에 동 작전압이 인가될때, 상기 벽부는 부분공핍되는 폭일 수 있다. 상기 불순물 도핑층과 인접한 상기 플로팅 게이트의 측면, 상기 블로킹 절연 패턴의 측면 및 상기 제어 게이트 전극의 측면은 서로 정렬될 수 있다.
본 발명에 따른 다른 실시예에 따르면, 비휘발성 기억 소자는 기판에 형성되어 활성영역을 한정하는 소자분리막, 및 터널절연막을 개재하여 상기 활성영역상에 배치되되, 평판부 및 상기 평판부의 양가장자리로부터 각각 위로 연장된 한쌍의 벽부들을 포함하는 플로팅 게이트을 포함할 수 있다. 제어 게이트 전극이 상기 플로팅 게이트 상에 배치되며 상기 소자분리막에 인접한 상기 벽부의 외측면을 덮고, 블로킹 절연 패턴이 상기 제어 게이트 전극 및 플로팅 게이트 사이에 개재된다. 불순물 도핑층이 상기 제어 게이트 전극 양측의 상기 활성영역에 형성된다. 상기 제어 게이트 전극은 상기 한쌍의 벽부들 및 평판부로 둘러싸인 공간을 채우는 갭필부(gap-fill part)를 포함하고, 상기 벽부의 폭은 상기 갭필부의 폭에 비하여 크다.
구체적으로, 상기 소자는 상기 블로킹 절연 패턴과 상기 평판부의 상부면 상에 개재되어 상기 공간의 일부를 채우는 캐핑 패턴을 더 포함할 수 있다. 상기 불순물 도핑층에 인접한 상기 캐핑 패턴의 측면 및 상기 플로팅 게이트의 측면은 서로 정렬될 수 있다. 상기 벽부의 폭 및 상기 갭필부의 폭은 상기 제어 게이트 전극 아래에 정의된 채널 영역의 폭과 평행할 수 있다. 상기 평판부의 두께는 상기 제어 게이트 전극 아래에 정의된 채널 영역의 폭과 평행한 상기 벽부의 폭에 비하여 클 수 있다. 상기 벽부는 도핑된 폴리실리콘으로 이루어지되, 상기 제어 게이트 전극에 동작전압이 인가될때 상기 벽부는 부분공핍되는 폭일 수 있다. 상기 벽부의 상 부면으로부터 상기 평판부의 상부면까지인 상기 공간의 깊이로부터 상기 블로킹 절연 패턴의 두께를 뺀 값은 상기 평판부의 두께에 비하여 클 수 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자들의 형성 방법을 제공한다. 본 발명의 일 실시예에 따른 형성 방법은 다음의 단계들을 포함할 수 있다. 기판에 활성영역을 한정하는 소자분리막을 형성하고, 상기 활성영역 상에 터널절연막을 형성한다. 상기 터널 절연막 상에 상기 활성영역을 덮는 평판부, 및 상기 평판부의 양가장자리로부터 위로 연장된 한쌍의 벽부들을 포함하는 예비 플로팅 게이트를 형성한다. 상기 평판부 및 한쌍의 벽부들로 둘러싸인 공간을 절연 물질로 채운다. 블로킹 절연막을 개재하여 상기 소자분리막에 인접한 상기 벽부의 외측면을 덮는 제어 게이트 도전막을 형성한다. 상기 제어 게이트 도전막, 블로킹 절연막, 절연 물질 및 예비 플로팅 게이트를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 절연 물질 패턴, 블로킹 절연 패턴 및 제어 게이트 전극을 형성한다.
구체적으로, 상기 절연 물질로 상기 공간을 채우는 단계는 상기 공간의 적어도 일부를 채우는 캐핑층을 형성하는 단계를 포함할 수 있다. 이때, 상기 절연 물질은 상기 캐핑층을 포함한다. 상기 캐핑층의 상부면은 상기 벽부의 상부면과 같거나 높게 형성될 수 있다. 이와는 다르게, 상기 캐핑층의 상부면은 상기 벽부의 상부면에 비하여 낮게 형성될 수 있다. 이 경우, 상기 블로킹 절연막은 상기 캐핑층 위의 상기 공간을 채우도록 형성되고, 상기 절연 물질은 상기 캐핑층 및 상기 블로킹 절연막의 상기 공간을 채우는 부분을 포함한다. 이와는 또 다르게, 상기 블로킹 절연막은 상기 공간의 전체를 채우도록 형성될 수 있다. 이 경우에, 상기 공간을 채우는 절연 물질은 상기 블로킹 절연막의 상기 공간을 채우는 부분이다.
상기 방법은 상기 예비 플로팅 게이트에 등방성 식각을 수행하여 상기 평판부의 두께를 상기 벽부의 폭에 비하여 두껍게 형성하는 단계를 더 포함할 수 있다. 상기 플로팅 게이트는 도핑된 폴리실리콘으로 형성될 수 있다. 이때, 상기 제어 게이트 전극에 동작전압이 인가될때, 상기 플로팅 게이트의 벽부는 부분공핍되는 폭으로 형성될 수 있다. 상기 벽부의 폭은 상기 공간의 폭에 비하여 크게 형성될 수 있다.
본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법은 다음의 단계들을 포함할 수 있다. 기판에 활성영역을 한정하는 소자분리막을 형성하고, 상기 활성영역 상에 터널절연막을 형성한다. 상기 터널 절연막 상에 상기 활성영역을 덮는 평판부, 및 상기 평판부의 양가장자리로부터 위로 연장된 한쌍의 벽부들을 포함하는 예비 플로팅 게이트를 형성한다. 상기 기판 상에 블로킹 절연막을 콘포말하게(conformal) 형성한다. 상기 블로킹 절연막 상에 상기 소자분리막에 인접한 상기 벽부의 외측면을 덮고, 상기 블로킹 절연막을 개재하여 상기 평판부 및 벽부들로 둘러싸인 공간을 채우는 갭필부를 포함하는 제어 게이트 도전막을 형성한다. 상기 제어 게이트 도전막, 블로킹 절연막 및 예비 플로팅 게이트를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극을 형성한다. 상기 예비 플로팅 게이트의 벽부의 폭은 상기 제어 게이트 도전막의 갭필부의 폭에 비하여 크다.
구체적으로, 상기 방법은 상기 평판부와 상기 블로킹 절연막 사이에 개재되 어 상기 공간의 일부를 채우는 캐핑층을 형성하는 단계를 더 포함할 수 있다. 상기 캐핑층은 상기 예비 플로팅 게이트과 더불어 패터닝된다. 상기 방법은 상기 예비 플로팅 게이트에 등방성 식각을 수행하여 상기 평판부의 두께를 상기 벽부의 폭에 비하여 두껍게 형성하는 단계를 더 포함할 수 있다. 상기 플로팅 게이트는 도핑된 폴리실리콘으로 형성될 수 있다. 이 경우에, 상기 제어 게이트 전극에 동작전압이 인가될때, 상기 플로팅 게이트의 벽부는 부분공핍되는 폭으로 형성될 수 있다. 상기 벽부의 상부면으로부터 상기 평판부의 상부면까지인 상기 공간의 깊이로부터 상기 블로킹 절연막의 두께를 뺀 값은 상기 평판부의 두께에 비하여 크게 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 2는 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 보여주는 평면도이고, 도 3a 및 도 3b는 각각 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 기판(100)에 활성영역을 한정하는 소자분리막(108a)이 배치된다. 상기 소자분리막(108a)은 상기 기판(100)의 소정영역에 형성된 트렌치(106)를 채운다. 상기 활성영역 상에 플로팅 게이트(120b)가 배치되고, 상기 플로팅 게이트(120b)와 상기 활성영역 사이에 터널 절연막(115)이 개재된다. 상기 플로팅 게이트(120b) 양측의 상기 활성영역에 불순물 도핑층(140)이 배치된다. 상기 불순물 도핑층(140)은 비휘발성 기억 셀의 소오스/드레인 영역에 해당한다.
상기 플로팅 게이트(120b)는 평판부(116a) 및 상기 평판부(116a)의 양가장자리로부터 위로 각각 연장된 한쌍의 벽부들(118a)을 포함한다. 상기 한쌍의 벽부들(118a)은 서로 마주본다. 상기 벽부(118a)는 상기 소자분리막(108a)에 인접한 상기 평판부(116a)의 가장자리로부터 위로 연장된다. 상기 터널 절연막(115)은 상기 평판부(116a)와 상기 활성영역 사이에 개재된다. 상기 평판부(116a) 및 상기 벽부(118a)는 단일층으로 이루어져 서로 연결될 수 있다.
상기 평판부(116a)는 옆으로 연장되어 상기 소자분리막(108a)의 일부와 중첩될 수 있다. 상기 소자분리막(108a)의 상부면은 평판부(116a)의 하부면에 근접한 높이일 수 있다. 이와는 다르게, 상기 소자분리막(108a)은 상기 활성영역의 상부면에 비하여 낮은 상부면을 가질수도 있다. 상기 소자분리막(108a)은 상기 터널 절연 막(115)의 측면을 덮을 수 있다. 상기 소자분리막(108a)이 상기 활성영역의 상부면에 비하여 낮은 상부면을 가질지라도, 상기 소자분리막(108a)의 상기 평판부(116a)와 중첩되는 부분이 상기 터널 절연막(115)의 측면을 덮을 수 있다.
상기 플로팅 게이트(120b)의 평판부(116a) 및 한쌍의 벽부들(118a)로 둘러싸인 공간은 절연 물질에 의해 채워진다. 상기 공간은 상기 불순물 도핑층(140)과 인접한 양측 및 상부가 개방된 형태이다. 상기 공간내에 캐핑 패턴(125b)이 배치된다. 상기 캐핑 패턴(125b)의 상부면은 상기 벽부(118a)의 상부면과 동일한 높이이거나 높을 수 있다. 상기 캐핑 패턴(125b)은 상기 공간을 채운다. 즉, 상기 캐핑 패턴(125b)은 상기 공간을 채우는 절연 물질에 해당한다. 상기 캐핑 패턴(125b)은 상기 소자분리막(108a)에 대하여 식각선택비를 갖는 절연 물질로 이루어질 수 있다. 예컨대, 상기 소자분리막(108a)은 산화실리콘으로 이루어지고, 상기 캐핑 패턴(125b)은 질화실리콘 또는 질화산화실리콘으로 이루어질 수 있다.
상기 캐핑 패턴(125b)은 상기 공간을 이루는 상기 평판부(116a)의 상부면, 상기 벽부(118a)의 내측면과 접촉할 수 있다. 상기 불순물 도핑층(140)에 인접한 상기 캐핑 패턴(125b)의 측면 및 상기 플로팅 게이트(120b)의 측면은 서로 정렬된다.
상기 플로팅 게이트(120b) 상에 상기 활성영역을 가로지르는 제어 게이트 전극(135a)이 배치된다. 상기 제어 게이트 전극(135a)과 상기 플로팅 게이트(120b) 사이에 블로킹 절연 패턴(130a)이 개재된다. 상기 블로킹 절연 패턴(130a)은 상기 캐핑 패턴(125b)과 상기 제어 게이트 전극(135a) 사이에도 개재된다. 상기 제어 게 이트 전극(135a)은 상기 플로팅 게이트(120b)에 포함된 벽부(118a)의 상부면, 상기 캐핑 패턴(125b)의 상부면, 및 상기 소자분리막(108a)과 인접한 상기 벽부(118a)의 외측면들을 덮는다. 상기 불순물 도핑층(140)에 인접한 상기 플로팅 게이트(120b)의 측면, 상기 캐핑 패턴(125b)의 측면, 상기 블로킹 절연 패턴(130a)의 측면, 및 상기 제어 게이트 전극(135a)의 측면은 서로 정렬된다. 상기 불순물 도핑층(140)은 상기 플로팅 게이트(120b) 및 제어 게이트 전극(135a)에 정렬된다.
상기 평판부(116a)의 두께(T1)는 상기 플로팅 게이트(120b)의 아래에 정의된 채널 영역의 폭과 평행한 상기 벽부(118a)의 폭(T2)에 비하여 두꺼운 것이 바람직하다. 상기 벽부(118a)의 폭(T2)은 상기 소자분리막(108a)과 인접한 상기 벽부(118a)의 외측면과, 상기 외측면에 대향된 내측면간의 거리이다. 상기 벽부(118a)의 폭(T2)은 상기 공간의 폭(T3)에 비하여 좁을 수 있다. 이와는 다르게, 상기 벽부(118a)의 폭(T2)은 상기 공간의 폭(T3)에 비하여 넓을 수 있다. 즉, 상기 벽부(118a)의 상부면의 면적이 상기 공간의 평면적에 비하여 넓을 수 있다. 상기 공간의 폭(T3)은 상기 캐피 패턴(125b)의 폭에 해당한다. 상기 공간의 폭(T3)은 상기 채널 영역의 폭과 평행하다.
상기 플로팅 게이트(120b)가 불순물들에 의해 도핑된 폴리실리콘으로 이루어질 수 있다. 이 경우에, 상기 벽부(118a)의 폭(T2)은 상기 제어 게이트 전극(135a)에 동작전압이 인가될때 부분공핍되는 폭인 것이 바람직하다. 상기 제어 게이트 전극(135a)에 동작전압이 인가되면, 상기 벽부(118a)에 공핍층이 형성될 수 있다. 예컨대, 상기 플로팅 게이트(120b)가 n형 불순물로 도핑된 폴리실리콘으로 형성되고, 상기 제어 게이트 전극(135a)에 음의 전압(ex, 소거 전압)이 인가되면, 상기 벽부(118a)에 공핍층이 형성될 수 있다. 이때, 상기 벽부(118a)는 부분공핍되는 폭을 가짐으로써, 공핍층에 의하여 상기 제어 게이트 전극(135a)과 상기 플로팅 게이트(120b)간 정전용량이 감소되는 현상을 최소화할 수 있다. 공핍층은 캐패시터의 유전막과 유사한 기능을 수행함으로써, 만약에 상기 벽부(118a)가 완전 공핍되면, 상기 플로팅 게이트(120b)와 상기 제어 게이트 전극(135a)간 정전용량이 급격히 감소될 수 있다.
상술한 구조의 비휘발성 기억 소자에 있어서, 상기 플로팅 게이트(120b)는 상기 평판부(116a) 및 상기 한쌍의 벽부들(118a)로 구성된다. 이에 따라, 상기 불순물 도핑층(140)에 인접한 상기 플로팅 게이트(120b)의 측면은 상기 공간의 측면적 만큼 감소된다. 이에 따라, 이웃하는 플로팅 게이트들(120b)간의 중첩 면적이 대폭 감소됨으로써, 상기 이웃하는 플로팅 게이트들(120b)간의 기생 정전용량이 감소된다. 그 결과, 비휘발성 기억 소자의 오동작을 방지할 수 있다.
또한, 상기 공간은 절연 물질인 캐핑 패턴(125b)으로 채워진다. 상기 캐핑 패턴(125b)으로 인하여 상기 제어 게이트 전극(135a), 블로킹 절연 패턴(130a) 및 플로팅 게이트(120b)를 형성하기 위한 식각 공정으로 야기될 수 있는 상기 플로팅 게이트(120b) 양측에 위치한 상기 활성영역의 식각 손상을 최소화할 수 있다. 그 결과, 상기 플로팅 게이트(120b) 양측의 상기 활성영역이 식각손상되어 발생될 수 있는 누설전류를 최소화할 수 있다. 이에 더하여, 상기 평판부(116a)의 두께(T1)는 상기 벽부(118a)의 폭(T2)에 비하여 두껍다. 즉, 상기 평판부(116a)는 충분한 두께 를 가질 수 있다. 이에 따라, 상기 식각 공정으로 야기되는 활성영역의 식각 손상을 더욱 감소시킬 수 있다.
이에 더하여, 상기 벽부(118a)의 폭(T2)은 상기 공간의 폭(T3)에 비하여 넓을 수 있다. 이로 인해, 상기 벽부(118a)의 상부면의 면적이 증가되어 상기 제어 게이트 전극(135a)과 플로팅 게이트(120b)간 중첩 면적을 증가시킬 수 있다. 그 결과, 상기 불순물 도핑층(140)과 인접한 상기 플로팅 게이트(120b)의 측면적을 감소시킴과 더불어 상기 제어 게이트 전극(135a)과 상기 플로팅 게이트(120b)간의 정전용량을 증가시킬 수 있다.
한편, 상기 평판부(116a) 및 상기 벽부들(118a)로 둘러싸인 상기 공간을 채우는 절연 물질의 변형예들을 도면들을 참조하여 설명한다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 일 변형예를 설명하기 위하여 각각 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이고, 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 다른 변형예를 설명하기 위하여 각각 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 4a 및 도 4b를 참조하면, 플로팅 게이트(120b)의 평판부(116a) 및 한쌍의 벽부들(118a)로 둘러싸인 공간내에 캐핑 패턴(125c)이 배치된다. 상기 캐핑 패턴(125c)의 상부면은 상기 벽부(118a)의 상부면에 비하여 낮다. 즉, 상기 캐핑 패턴(125c)은 상기 공간의 일부를 채운다. 불순물 도핑층(140)에 인접한 상기 캐핑 패턴(125c)의 측면은 상기 불순물 도핑층(140)에 인접한 상기 플로팅 게이트(120b)의 측면에 정렬된다. 상기 캐핑 패턴(125c) 위의 상기 공간은 블로킹 절연 패턴(130a)의 일부에 의해 채워진다. 블로킹 절연 패턴(130a) 상에 제어 게이트 전극(135a)이 배치된다.
상기 구조에 따르면, 상기 공간을 채우는 절연 물질은 상기 캐핑 패턴(125c) 및 상기 블로킹 절연 패턴(130a)의 상기 공간을 채우는 부분을 포함한다. 이 경우에도, 상기 공간을 채우는 절연 물질에 의하여 상기 플로팅 게이트(120b) 양측의 활성영역의 식각 손상을 최소화할 수 있다. 물론, 도 4a 및 도 4b에 도시된 비휘발성 기억 소자는 도 3a 및 도 3b를 참조하여 설명한 효과들을 획득할 수 있다.
도 5a 및 도 5b를 참조하면, 제어 게이트 전극(135a)과 플로팅 게이트(120b) 사이에 개재된 블로킹 절연 패턴(130b)은 아래로 연장되어 상기 플로팅 게이트(120b)의 평판부(116a) 및 한쌍의 벽부들(118a)로 둘러싸인 공간을 채운다. 상기 블로킹 절연 패턴(130b)의 상기 공간을 채우는 부분은 상기 공간을 이루는 상기 벽부들(118a) 및 평판부(116a)와 접촉한다. 상기 블로킹 절연 패턴(130b)의 상기 공간을 채우는 부분은 상기 공간을 채우는 절연 물질에 해당한다. 이 경우에는, 상기 공간내에 도 3a, 도 3b, 도 4a 및 도 4b에 도시된 캐핑 패턴(125b,125c)이 요구되지 않는다. 상기 블로킹 절연 패턴(130b)의 상기 공간을 채우는 부분에 의하여 상기 플로팅 게이트(120b) 양측의 상기 활성영역의 식각 손상을 최소화할 수 있다. 도 5a 및 도 5b에 도시된 비휘발성 기억 소자도 상기 도 3a 및 도 3b를 참조하여 설명한 효과들을 얻을 수 있다.
다음으로, 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 6a 내지 도 10a는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅲ-Ⅲ'을 따라 취해진 단면도들이고, 도 6b 내지 도 10b는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 6a 및 도 6b를 참조하면, 기판(100)의 소정영역 상에 차례로 적층된 버퍼 패턴(102) 및 하드마스크 패턴(104)을 차례로 형성한다. 상기 버퍼 패턴(102)은 실리콘 산화막으로 형성할 수 있다. 상기 하드마스크 패턴(104)은 상기 기판(100)에 대하여 식각선택비를 갖는 물질, 예컨대, 실리콘 질화막 또는 실리콘 산화질화막으로 형성할 수 있다.
상기 하드마스크 패턴(104)을 식각마스크로 사용하여 상기 기판(100)을 식각하여 활성영역을 한정하는 트렌치(106)를 형성한다. 상기 트렌치(106)를 갖는 기판(100) 전면에 소자분리 절연막을 형성하고, 상기 소자분리 절연막을 상기 하드마스크 패턴(104)이 노출될때까지 평탄화시키어 소자분리막(108)을 형성한다. 상기 소자분리막(108)은 실리콘 산화막으로 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 노출된 하드마스크 패턴(104)을 제거하여 상기 버퍼 패턴(102)을 노출시키고, 상기 노출된 버퍼 패턴(102)을 제거하여 상기 활성영역을 노출시킨다. 상기 하드마스크 패턴(104) 및 상기 버퍼 패턴(102)을 제거함으로써, 상기 소자분리막(108)의 상기 기판(100)으로 돌출된 부분으로 둘러싸인 빈 영역(110)이 형성된다. 상기 하드마스크 패턴(104)은 등방성 식각 또는 이방 성 식각으로 제거될 수 있다. 상기 버퍼 패턴(102)은 등방성 식각인 습식 식각으로 제거하는 것이 바람직하다. 이로써, 상기 노출된 활성영역의 플라즈마 손상을 방지 할 수 있다. 상기 버퍼 패턴(102)를 등방성 식각인 습식 식각으로 제거할때, 상기 소자분리막(108)의 돌출된 부분도 등방성 식각되어 상기 빈 영역(110)의 폭이 상기 활성영역의 폭에 비하여 넓게 형성될 수 있다.
상기 노출된 활성영역 상에 터널 절연막(115)을 형성한다. 상기 터널 절연막(115)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 터널 절연막(115)을 갖는 기판(100) 상에 게이트막(120)을 콘포말하게 형성한다. 상기 게이트막(120)은 도핑된 폴리실리콘막으로 형성할 수 있다. 상기 게이트막(120) 상에 상기 빈 영역(120)을 채우는 캐핑층(125)을 형성한다. 상기 캐핑층(125)은 절연막으로 형성한다. 상기 캐핑층(125)은 상기 소자분리막(108)에 대하여 식각선택비를 갖는 절연막으로 형성될 수 있다. 예컨대, 상기 캐핑층(125)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 캐핑층(125) 및 상기 게이트막(120)을 상기 소자분리막(108)이 노출될때까지 평탄화시킨다. 이에 따라, 상기 빈 영역(110)내에 예비 플로팅 게이트(120a)가 형성된다. 상기 예비 플로팅 게이트(120a)는 상기 터널 절연막(115)과 접촉하고 상기 활성영역를 덮는 평판부(116) 및 상기 평판부(116)의 양가장자리로부터 각각 위로 연장된 한쌍의 벽부들(118)을 포함한다. 상기 예비 플로팅 게이트(120a)의 벽부(118)는 상기 빈 영역(110)의 측벽(즉, 상기 소자분리막(108)의 돌출된 부분의 측벽)을 따라 위로 연장된다. 상기 평탄화된 캐 핑층(125a)은 상기 예비 플로팅 게이트(120a)의 평판부(116) 및 벽부들(118)에 의해 둘러싸인 공간을 채운다.
도 9a 및 도 9b를 참조하면, 상기 소자분리막(108)을 리세스하여 상기 예비 플로팅 게이트(120a)의 벽부(118)의 외측면을 노출시킨다. 상기 리세스된 소자분리막(108a)의 상부면은 상기 예비 플로팅 게이트(120a)의 평판부(116)의 하부면에 근접한 높이로 형성될 수 있다. 이와는 다르게, 상기 리세스된 소자분리막(108a)의 상부면은 상기 평판부(116)의 하부면에 비하여 낮은 상부면을 갖도록 형성될 수도 있다. 이 경우에, 상기 평탄화된 캐핑층(125a)은 상기 소자분리막(108)에 대하여 식각선택비를 가짐으로써 잔존할 수 있다.
상기 예비 플로팅 게이트(120a)에 등방성 식각을 수행한다. 상기 등방성 식각시, 상기 예비 플로팅 게이트(120a)의 벽부(118)의 외측면은 노출되어 있으며, 상기 벽부(118)의 내측면 및 상기 평판부(116)의 상부면은 상기 평탄화된 캐핑층(125a)에 의하여 덮혀 있다. 또한, 상기 평판부(116)의 하부면은 상기 터널 절연막(115)과 접촉하고 있음으로 노출되지 않는다. 이로써, 상기 등방성 식각에 의하여 상기 벽부(118)의 외측면이 식각되는 반면에, 상기 평판부(116)의 상하부면은 식각되지 않는다. 결과적으로, 등방성 식각된 평판부(116')의 두께는 등방성 식각된 벽부(118')의 폭에 비하여 두껍게 형성된다.
상기 등방성 식각된 벽부(118')의 폭은 상기 등방성 식각된 평판부(116') 및 벽부들(118')로 둘러싸인 공간의 폭에 비하여 넓을 수 있다. 이로써, 상기 등방성 식각된 벽부(118')의 상부면이 상기 공간의 평면적에 비하여 넓을 수 있다.
상기 평탄화된 캐핑층(125a)은 상기 예비 플로팅 게이트(120)와 식각선택비를 가질 수 있다. 이에 따라, 상기 평탄화된 캐핑층(125a)의 상부면은 등방성 식각된 예비 플로팅 게이트(120a')의 벽부(118')의 상부면에 비하여 높을 수 있다.
도 10a 및 도 10b를 참조하면, 상기 평탄화된 캐핑층(125a)의 상부면을 리세스하여 리세스된 캐핑층(125a')의 상부면이 상기 등방성 식각된 벽부(118')의 상부면에 근접한 높이로 형성할 수 있다. 상기 리세스된 캐핑층(125a')은 상기 등방성 식각된 벽부들(118') 및 상기 등방성 식각된 평판부(116')로 둘러싸인 공간을 채운다. 상기 평탄화된 캐핑층(125a)을 리세스하는 공정은 생략될 수도 있다.
이어서, 상기 기판(100) 상에 블로킹 절연막(130) 및 제어 게이트 도전막(135)을 차례로 형성한다. 상기 블로킹 절연막(130)은 ONO막으로 형성할 수 있다. 이와는 다르게, 상기 블로킹 절연막(130)은 상기 터널 절연막(115)에 비하여 유전상수가 높은 절연막을 포함할 수 있다. 예컨대, 상기 블로킹 절연막(130)은 하프늄산화막 또는 알루미늄산화막등의 절연성 금속산화막을 포함할 수 있다.
상기 제어 게이트 도전막(135)은 도핑된 폴리실리콘막, 금속막(ex, 텅스텐막 또는 몰리브덴막등), 도전성 금속질화막(ex, 티타늄질화막 또는 탄탈늄질화막등) 및 금속실리사이드막(ex, 텅스텐실리사이드막, 코발트실리사이드막, 티타늄실리사이드막 또는 니켈실리사이드막등) 중에 선택된 하나의 단일막 또는 이들의 복합막으로 형성할 수 있다.
상기 제어 게이트 도전막(135), 블로킹 절연막(130), 캐핑층(125a') 및 예비 플로팅 게이트(120a')를 연속적으로 패터닝하여 도 3a 및 도 3b에 도시된 플로팅 게이트(120b), 캐핑 패턴(125b), 블로킹 절연 패턴(130a) 및 제어 게이트 전극(135a)을 형성한다. 상기 패터닝 공정의 식각 공정을 수행하는 동안에, 상기 예비 플로팅 게이트(120a')에 의해 둘러싸인 공간은 상기 캐핑층(125a')으로 채워져 있다. 상기 캐핑층(125a')은 과식각을 포함한 상기 식각 공정으로 야기될 수 있는 상기 플로팅 게이트(120b) 양측에 위치한 활성영역의 식각 손상을 최소화시킨다. 특히, 상기 벽부(118')의 측벽에 형성된 높은 높이의 상기 블로킹 절연막(130)을 식각하는 동안에, 상기 캐핑층(125a')은 상기 평판부(116')을 충분히 보호하여 상기 활성영역의 식각 손상을 최소화할 수 있다.
상기 플로팅 게이트(120b)의 평판부(116a) 및 벽부(118a)는 각각 상기 예비 플로팅 게이트(120a')의 평판부(116') 및 벽부(118')로 부터 형성된다. 이어서, 상기 제어 게이트 전극(135a)을 마스크로 사용하여 불순물 이온들을 주입하여 도 3a에 도시된 불순물 도핑층(140)을 형성한다. 이로써, 도 3a 및 도 3b에 도시된 비휘발성 기억 소자를 구현할 수 있다.
한편, 도 4a 및 도 4b에 도시된 비휘발성 기억 소자의 형성 방법은 상술한 형성 방법과 매우 유사하다. 도 4a 및 도 도 4b에 도시된 소자의 형성 방법과 상술한 형성 방법의 차이점에 대해 설명한다.
도 4a 및 도 4b에 도시된 소자의 형성 방법은 도 10a 및 도 10b를 참조하여 설명한 평탄화된 캐핑층(120a)을 리세스하는 공정을 필수적으로 포함한다. 이때, 리세스된 캐핑층의 상부면은 등방성 식각된 벽부(118')의 상부면에 비하여 낮게 형성한다. 블로킹 절연막(130)을 상기 리세스된 캐핑층의 상부면 위의 등방성 식각된 평판부(116') 및 벽부들(118')로 둘러싸인 공간을 채우도록 형성한다. 블로킹 절연막(130)을 형성한 후의 공정들은 도 10a 및 도 10b를 참조하여 설명한 방법들과 동일하게 수행한다. 이로써, 도 4a 및 도 4b에 도시된 비휘발성 기억 소자를 구현할 수 있다. 이 경우에도, 상기 등방성 식각된 벽부들(118') 및 평판부(116')로 둘러싸인 공간은 절연물질로 채워져 있음으로, 게이트들(135a,120b)을 형성하기 위한 식각 공정시, 플로팅 게이트(120b) 양측에 위치한 활성영역의 식각 손상을 최소화할 수 있다.
다음으로, 도 5a 및 도 5b에 도시된 비휘발성 기억 소자의 형성 방법을 도 11a 및 도 11b를 참조하여 설명한다.
도 11a 및 도 11b는 도 5a 및 도 5b에 도시된 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 각각 도 2의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 8a, 도 8b, 도 11a 및 도 11b를 참조하면, 예비 플로팅 게이트(120a) 및 평탄화된 캐핑층(125a)을 형성하는 방법은 도 6a 내지 도 8a 및 도 6b 내지 도 8b를 참조하여 설명한 방법들과 동일하게 수행할 수 있다.
소자분리막(108)을 리세스하여 상기 예비 플로팅 게이트(120a)의 외측면을 노출시킨다. 상기 리세스된 소자분리막(108a)은 상술한 바와 같이, 상기 예비 플로팅 게이트(120a)의 평판부(116)의 하부면에 근접한 높이이거나, 낮게 형성될 수 있다. 물론, 이 경우에도 상기 리세스된 소자분리막(108a)은 터널 절연막(115)의 측면을 덮을 수 있다.
상기 예비 플로팅 게이트(120a)에 등방성 식각을 수행한다. 이로써, 등방성 식각된 평판부(116')의 두께를 등방성 식각된 벽부(118')의 폭에 비하여 두껍게 형성한다.
상기 평탄화된 캐핑층(125a)을 제거하여 상기 등방성 식각된 예비 플로팅 게이트(120a')의 내면(즉, 상기 등방성 식각된 평판부(116')의 상부면 및 벽부(118')의 내측면)을 노출시킨다.
상기 평탄화된 캐핑층(125a)은 상기 소자분리막(108)에 대하여 식각선택비를 갖는 절연 물질로 형성할 수 있다. 이 경우에, 상기 소자분리막(108)을 리세스한 후에, 상기 예비 플로팅 게이트(120a)에 등방성 식각을 수행하고, 이어서, 상기 평탄화된 캐핑층(125a)을 제거할 수 있다.
이와는 다르게, 상기 평탄화된 캐핑층(125a)은 상기 소자분리막(108)과 동일하거나 유사한 식각율을 갖는 절연막으로 형성할 수도 있다. 이 경우에, 상기 소자분리막(108)을 리세스하는 공정 및 상기 평탄화된 캐핑층(125a)을 제거하는 공정을 동시에 수행한 후에, 상기 예비 플로팅 게이트(120a)에 등방성 식각을 수행할 수 있다. 이때, 상기 예비 플로팅 게이트(120a)의 벽부(118)는 내외측면들이 모두 노출되고, 상기 예비 플로팅 게이트(120a)의 평판부(116)는 상부면만 노출된다. 이에 따라, 등방성 식각된 평판부(116')의 두께는 등방성 식각된 벽부(118')의 폭에 비하여 여전히 두껍게 형성된다. 이 경우에서도, 상기 등방성 식각된 벽부(118')의 폭은 상기 등방성 식각된 평판부(116') 및 벽부들(118')로 둘러싸인 공간의 폭에 비하여 넓을 수 있다.
이어서, 상기 기판(100) 전면에 블로킹 절연막(130')을 형성한다. 이때, 상 기 블로킹 절연막(130')은 상기 등방성 식각된 평판부(116') 및 한쌍의 벽부들(118')로 둘러싸인 공간을 채운다. 상기 블로킹 절연막(130')의 두께는 상기 공간의 폭(즉, 상기 등방성 식각된 한쌍의 벽부들(118')간의 거리)의 1/2배이거나, 1/2배보다 두껍게 형성될 수 있다. 이로써, 상기 블로킹 절연막(130')은 상기 공간을 채움과 더불어 상기 등방성 식각된 벽부(118')의 외측면을 콘포말하게 덮을 수 있다. 상기 블로킹 절연막(130')의 두께가 특정 값을 요구하는 경우, 상기 공간의 폭을 상기 블로킹 절연막(130')의 두께의 2배이하로 형성할 수도 있다. 상기 블로킹 절연막(130')은 ONO막으로 형성하거나, 터널 절연막(115)에 비하여 높은 유전상수를 갖는 절연막(ex, 하프늄산화막 또는 알루미늄산화막등의 절연성 금속산화막등)을 포함하도록 형성할 수 있다.
상기 블로킹 절연막(130') 상에 제어 게이트 도전막(135)을 형성한다. 상기 제어 게이트 도전막(135), 상기 블로킹 절연막(130') 및 상기 예비 플로팅 게이트(120a')을 연속적으로 패터닝하여 도 5a 및 도 5b에 도시된 플로팅 게이트(120b), 블로킹 절연 패턴(130b) 및 제어 게이트 전극(135a)을 형성한다. 상기 제어 게이트 전극(135a)을 마스크로 사용하여 불순물 이온들을 주입하여 도 5a의 불순물 도핑층(140)을 형성한다. 이로써, 도 5a 및 도 5b의 소자를 구현할 수 있다.
이 방법에서도 상기 게이트들(135a,120b)을 형성하기 위한 식각 공정시, 상기 블로킹 절연막(130')의 상기 예비 플로팅 게이트(120a')의 공간을 채우는 부분에 의하여 상기 플로팅 게이트(120b) 양측에 위치한 상기 활성영역의 식각손상을 최소화할 수 있다. 상기 예비 플로팅 게이트(120a')의 평판부(116')의 두께가 충분 히 두꺼움으로써, 상기 활성영역의 식각손상을 더욱 최소화할 수 있다. 또한, 도 3a 및 도 3b를 참조하여 설명한 효과들을 얻을 수 있다.
(제2 실시예)
도 12는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 보여주는 평면도이고, 도 13a 및 도 13b는 각각 도 12의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 12, 도 13a 및 도 13b를 참조하면, 기판(200)에 활성영역을 한정하는 소자분리막(208a)이 배치된다. 상기 소자분리막(208a)은 상기 기판(200)에 형성된 트렌치(206)를 채운다. 상기 활성영역 상에 플로팅 게이트(220a)가 배치되고, 상기 플로팅 게이트(220a)와 상기 활성영역 사이에 터널 절연막(215)이 개재된다. 상기 플로팅 게이트(220a) 양측의 상기 활성영역에 불순물 도핑층(240)이 배치된다.
상기 플로팅 게이트(220a)는 평판부(216a) 및 상기 평판부(216a)의 양가장자리로부터 각각 위로 연장되며 서로 마주보는 한쌍의 벽부들(218a)을 포함한다. 상기 벽부(218a)는 상기 소자분리막(208a)에 인접한 상기 평판부(216a)의 가장자리로부터 위로 연장된다. 상기 소자분리막(208a)의 상부면은 상기 평판부(216a)의 하부면에 근접한 높이이거나 낮은 높이일 수 있다. 상기 소자분리막(208a)은 상기 터널 절연막(215)의 측면을 덮을 수 있다. 상기 평판부(216a) 및 한쌍의 벽부들(218a)로 둘러싸인 공간은 상기 불순물 도핑층(240)과 인접한 양측 및 상부가 개방된 형태이다. 상기 평판부(216a)의 두께(K1)는 상기 벽부(218a)의 폭(K2)에 비하여 두꺼운 것이 바람직하다. 상기 벽부(218a)의 폭(K2)은 상기 소자분리막(208a)에 인접한 상 기 벽부(218a)의 외측면과, 상기 외측면에 대향된 내측면간의 거리이다. 상기 벽부(218a)의 폭(K2)은 상기 플로팅 게이트(220a) 아래에 정의된 채널 영역의 폭과 평행하다.
상기 플로팅 게이트(220a) 상에 제어 게이트 전극(235a)이 배치된다. 상기 제어 게이트 전극(235a)은 상기 활성영역을 가로지른다. 상기 플로팅 게이트(220a)와 상기 제어 게이트 전극(235a) 사이에 콘포말한 블로킹 절연 패턴(230a)이 배치된다. 상기 제어 게이트 전극(235a)은 갭필부(232a) 및 주변부(233a)를 포함한다. 상기 주변부(233a)는 상기 블로킹 절연 패턴(230a)을 개재하여 상기 플로팅 게이트(220a)의 외측면(즉, 상기 벽부(218a)의 외측면) 및 상부를 덮는다. 상기 갭필부(232a)는 상기 블로킹 절연 패턴(230a)을 개재하여 상기 공간을 채운다. 상기 블로킹 절연막(230a)은 상기 공간내에 콘포말하게 형성되어 상기 평판부(216a) 및 벽부(218a)와 접촉할 수 있다. 이때, 상기 벽부(218a)의 폭(K2)은 상기 갭필부(232a)의 폭(K3)에 비하여 큰 것이 바람직하다. 상기 갭필부(232a)의 폭(K3)은 상기 채널 영역의 폭과 평행한 방향이다.
상기 플로팅 게이트(220a)가 도핑된 폴리실리콘으로 이루어진 경우, 상기 제어 게이트 전극(235a)에 동작전압이 인가될때, 상기 벽부(218a)의 폭(K2)은 부분공핍되는 폭인 것이 바람직하다. 이로 인하여, 상기 제어 게이트 전극(235a)과 상기 플로팅 게이트(220a)간의 공핍층에 의해 정전용량이 감소되는 현상을 최소화할 수 있다.
상기 불순물 도핑층(240)에 인접한 상기 플로팅 게이트(220a)의 측면, 블로 킹 절연 패턴(230a)의 측면, 및 제어 게이트 전극(235a)의 측면은 서로 정렬된다.
상기 벽부(218a)의 상부면과 상기 평판부(216a)의 상부면간 높이인 상기 공간의 깊이로부터 상기 블로킹 절연 패턴(230a)의 두께를 뺀 값은 상기 평판부(216a)의 두께(K1)에 비하여 큰 것이 바람직하다. 상기 공간의 깊이로부터 상기 블로킹 절연 패턴(230a)의 두께를 뺀 값은 상기 갭필부(232a)의 높이(K4)에 해당할 수 있다. 따라서, 상기 갭필부(232a)의 높이(K4)는 상기 평판부(216a)의 두께(K1)에 비하여 크다.
상술한 구조의 비휘발성 기억 소자에 따르면, 상기 플로팅 게이트(220a)는 상기 평판부(216a) 및 한쌍의 벽부들(218a)로 구성된다. 이로써, 상기 불순물 도핑층(240)에 인접한 상기 플로팅 게이트(220b)의 측면은 상기 공간의 측면적 만큼 감소된다. 그 결과, 이웃하는 플로팅 게이트들(220a)간의 중첩 면적이 감소되어 기생 정전용량을 감소된다.
또한, 상기 제어 게이트 전극(235a)은 상기 벽부(218a)의 외측면 및 상부면 뿐만 아니라 내측면도 덮는다. 이에 따라, 제한된 면적에서 상기 제어 게이트 전극(235a)과 플로팅 게이트(220a)간의 중첩 면적이 증가되어 비휘발성 기억 셀의 커플링비가 증가된다.
이에 더하여, 상기 벽부(218a)의 폭(K2)이 상기 갭필부(232a)의 폭(K3)에 비하여 크다. 이로써, 상기 벽부(218a)는 동작전압이 인가될때 부분공핍되는 충분한 폭을 가짐과 더불어 상기 갭필부(232a)의 폭(K3)을 감소시켜 보다 고집적화된 비휘발성 기억 소자를 구현할 수 있다. 즉, 상기 벽부(218a)는 부분공핍되는 충분한 폭 을 확보함과 더불어 상기 갭필부(232a)의 폭(K3)을 최소화하여 비휘발성 기억 셀의 평면적을 최소화할 수 있다.
더 나아가서, 상기 평판부(216a)의 두께(K1)는 상기 벽부(218a)의 폭(K2)에 비하여 두껍다. 이로써, 상기 제어 게이트 전극(235a), 블로킹 절연 패턴(230a) 및 플로팅 게이트(220a)를 형성하기 위한 식각 공정으로 야기될 수 있는 상기 플로팅 게이트(220a) 양측에 위치한 상기 활성영역의 식각 손상을 최소화할 수 있다.
한편, 상기 평판부(216a)와 한쌍의 벽부들(218a)들로 둘러싸인 공간내에 다른 물질이 배치될 수도 있다. 이를 도면들을 참조하여 설명한다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 변형예를 설명하기 위하여 각각 도 12의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'를 취해진 단면도들이다.
도 14a 및 도 14b를 참조하면, 평판부(216a) 및 한쌍의 벽부들(218a)로 둘러싸인 공간내에 블로킹 절연 패턴(230a)과 평판부(216a) 사이에 캐핑 패턴(225b)이 배치된다. 상기 캐핑 패턴(225b)은 절연 물질로 이루어진다. 특히, 상기 캐핑 패턴(225b)은 상기 소자분리막(225b)에 대하여 식각선택비를 갖는 절연 물질로 이루어지는 것이 바람직하다. 상기 캐핑 패턴(225b) 상부에는 제어 게이트 전극(235a)의 갭필부(232a)가 배치된다. 상기 공간의 깊이에서 상기 블로킹 절연 패턴(230a)의 두께를 뺀 값이 상기 평판부(216a)의 두께(K1)에 비하여 크다. 즉, 상기 갭필부(232a)의 높이(K4')와 상기 캐핑 패턴(225b)의 두께의 합은 상기 평판부(216a)의 두께(K1)에 비하여 큰 것이 바람직하다.
이 경우에도, 상기 벽부(218a)의 폭(K2)은 상기 갭필부(232a)의 폭(K3)에 비 하여 여전히 크다. 이하 상술한 도 13a 및 도 13b와 동일한 참조부호의 구성요소들은 도 13a 및 도 13b를 참조하여 설명한 특징들을 갖는다.
상술한 구조의 비휘발성 기억 소자는 도 13a 및 도 13b를 참조하여 설명한 효과들을 모두 획득할 수 있다. 이에 더하여, 상기 캐핑 패턴(225b)으로 인하여 상기 제어 게이트 전극(235a), 블로킹 절연 패턴(230a) 및 플로팅 게이트(220a)를 형성하기 위한 식각 공정으로 야기될 수 있는 상기 플로팅 게이트(220a) 양측의 활성영역의 식각 손상을 더욱 최소화할 수 있다.
도 15a 내지 도 17a는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 12의 Ⅴ-Ⅴ'을 따라 취해진 단면도들이고, 도 15b 내지 도 17b는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 12의 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 15a 및 도 15b를 참조하면, 기판(200)의 소정영역 상에 차례로 적층된 버퍼 패턴(202) 및 하드마스크 패턴(204)을 차례로 형성하고, 상기 하드마스크 패턴(204)을 식각마스크로 사용하여 상기 기판(200)을 식각하여 활성영역을 한정하는 트렌치(206)를 형성한다. 상기 버퍼 패턴(202)은 실리콘 산화막으로 형성할 수 있으며, 상기 하드마스크 패턴(204)은 상기 기판(200)에 대하여 식각선택비를 갖는 물질, 예컨대, 실리콘 질화막 또는 실리콘 산화질화막으로 형성할 수 있다.
상기 트렌치(206)를 채우는 소자분리 절연막을 상기 기판(200) 전면에 형성하고, 상기 소자분리 절연막을 상기 하드마스크 패턴(204)이 노출될때까지 평탄화시키어 소자분리막(208)을 형성한다. 상기 소자분리막(208)은 실리콘 산화막으로 형성할 수 있다.
도 16a 및 도 16b를 참조하면, 상기 노출된 하드마스크 패턴(204) 및 버퍼 패턴(202)을 제거하여 상기 활성영역을 노출시키는 빈 영역(210)을 형성한다. 상기 빈 영역(210)은 상기 소자분리막(208)의 상기 기판(200) 위로 돌출된 부분으로 둘러싸인 영역이다. 상기 버퍼 패턴(202)은 등방성 식각인 습식 식각으로 제거하는 것이 바람직하다. 이로써, 상기 노출된 활성영역이 플라즈마 손상되는 것을 방지할 수 있다. 상기 버퍼 패턴(202)을 습식 식각으로 제거할때, 상기 소자분리막(208)의 돌출된 부분도 식각되어 상기 빈 영역(210)의 폭은 상기 활성영역의 폭에 비하여 넓게 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 노출된 활성영역 상에 터널 절연막(215)을 형성하고, 상기 기판(200) 전면에 게이트막을 콘포말하게 형성한다. 상기 게이트막 상에 상기 빈 영역(210)을 채우는 캐핑층을 형성한다. 상기 터널 절연막(215)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 게이트막은 도핑된 폴리실리콘막으로 형성할 수 있다. 상기 캐핑층은 상기 소자분리막(208)에 대하여 식각선택비를 갖는 절연 물질, 예컨대, 실리콘 질화막 또는 실리콘 산화질화막으로 형성할 수 있다. 이와는 다르게, 상기 캐핑층은 상기 소자분리막(208)과 동일하거나 유사한 식각율을 갖는 절연 물질, 예컨대, 실리콘 산화막으로 형성할 수 있다.
상기 캐핑층 및 게이트막을 상기 소자분리막(208)이 노출될때까지 평탄화시키어 상기 빈 영역내에 차례로 적층된 예비 플로팅 게이트(220) 및 평탄화된 캐핑층(225)을 형성한다. 상기 예비 플로팅 게이트(220)는 상기 터널 절연막(215) 상에 배치되어 상기 활성영역을 덮는 평판부(216) 및 상기 평판부(216)의 양가장자리로부터 위로 연장되며 서로 마주보는 한쌍의 벽부들(218)을 포함한다. 상기 벽부(218)는 상기 빈 영역(210)의 측벽(즉, 상기 소자분리막(208)의 돌출된 부분의 측벽)을 따라 위로 연장된다. 상기 벽부(218)는 상기 소자분리막(208)에 인접한 외측면 및 상기 외측면에 대향된 내측면을 갖는다.
도 17a 및 도 17b를 참조하면, 상기 소자분리막(208)을 리세스하여 상기 예비 플로팅 게이트(220)의 외측면을 노출시킨다. 상기 리세스된 소자분리막(208)의 상부면은 상기 평판부(216)의 하부면에 근접한 높이이거나 낮을 수 있다. 상기 예비 플로팅 게이트(220)에 등방성 식각을 수행한다. 이에 따라, 등방성 식각된 예비 플로팅 게이트(220')의 평판부(216')의 두께는 등방성 식각된 벽부(218')의 폭에 비하여 두껍게 형성된다. 상기 평탄화된 캐핑층(225)을 제거한다.
상기 평탄화된 캐핑층(225)이 상기 소자분리막(208)과 유사하거나 동일한 식각율의 물질로 형성한 경우, 상기 소자분리막(208)을 리세스하는 공정 및 상기 평탄화된 캐핑층(225)을 제거하는 공정을 동시에 수행할 수 있다. 이 경우에, 상기 등방성 식각 공정은 상기 소자분리막(208)의 리세스 및 상기 평탄화된 캐핑층(225)의 제거후에 수행된다.
이와는 다르게, 상기 평탄화된 캐핑층(225)이 상기 소자분리막(208)에 대하여 식각선택비를 갖는 물질로 형성한 경우, 상기 소자분리막(208)의 리세스 공정을 수행한 후에, 상기 예비 플로팅 게이트(220)에 등방성 식각을 수행한다. 상기 등방성 식각을 수행한 후에, 상기 평탄화된 캐핑층(225)을 제거한다.
이어서, 상기 기판(200) 전면에 블로킹 절연막(230)을 콘포말하게 형성하고, 상기 블로킹 절연막(230) 상에 상기 등방성 식각된 평판부(216') 및 벽부들(218')로 둘러싸인 공간을 채우는 제어 게이트 도전막(235)을 형성한다. 상기 제어 게이트 도전막(235)은 상기 공간을 채우는 갭필부(232) 및 상기 예비 플로팅 게이트(220')를 둘러싸는 주변부(233)를 포함한다. 이때, 상기 예비 플로팅 게이트(220')의 벽부(218')의 폭은 상기 제어 게이트 도전막(235)의 갭필부(232)의 폭에 비하여 두껍게 형성되는 것이 바람직하다.
상기 예비 플로팅 게이트(220')에 포함된 벽부(218')의 상부면으로부터 상기 평판부(216')의 상부면간 높이인 상기 공간의 깊이로부터 상기 블로킹 절연막(230)의 두께를 뺀 값은 상기 평판부(216')의 두께에 비하여 큰 것이 바람직하다.
상기 블로킹 절연막(230)은 ONO막으로 형성하거나, 상기 터널 절연막(215)에 비하여 높은 유전상수를 갖는 절연막(ex, 하프늄산화막 또는 알루미늄산화막등의 금속산화막등)을 포함하도록 형성할 수 있다. 상기 제어 게이트 도전막(235)은 도핑된 폴리실리콘막, 금속막(ex, 텅스텐막 또는 몰리브덴막등), 도전성 금속질화막(ex, 티타늄질화막 또는 탄탈늄질화막등) 및 금속실리사이드막(ex, 텅스텐실리사이드막, 코발트실리사이드막, 티타늄실리사이드막 또는 니켈실리사이드막등) 중에 선택된 하나의 단일막, 또는 이들의 복합막으로 형성할 수 있다.
상기 제어 게이트 도전막(235), 블로킹 절연막(230) 및 예비 플로팅 게이트(220')를 연속적으로 패터닝하여 도 13a 및 도 13b에 도시된 플로팅 게이트(220a), 블로킹 절연 패턴(230a) 및 제어 게이트 전극(235a)을 형성한다. 상기 예비 플로팅 게이트(220')의 평판부(216')가 두껍게 형성됨으로써, 상기 패터닝 공정의 식각 공정시, 상기 플로팅 게이트(220a) 양측의 상기 활성영역이 식각 손상되는 것을 최소화할 수 있다.
상기 제어 게이트 전극(235a)을 마스크로 사용하여 불순물 이온들을 주입하여 도 13a에 도시된 불순물 도핑층(240)을 형성한다. 이로써, 도 13a 및 도 13b에 도시된 비휘발성 기억 소자를 구현할 수 있다.
한편, 도 14a 및 도 14b에 도시된 비휘발성 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 18a 및 도 18b는 도 14a 및 도 14b에 도시된 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 12의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 16a, 도 16b, 도 18a 및 도 18b를 참조하면, 예비 플로팅 게이트(220) 및 평탄화된 캐핑층(225)을 형성하는 방법은 도 15a, 도 15b, 도 16a 및 도 16b를 참조하여 설명한 방법들과 동일하게 수행할 수 있다.
본 방법에서는, 상기 평탄화된 캐핑층(225)이 소자분리막(208)에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 상기 소자분리막(208)을 리세스하여 상기 예비 플로팅 게이트(220)의 벽부(218)의 외측면을 노출시킨다. 이어서, 상기 예비 플로팅 게이트(220)에 등방성 식각을 수행하여 등방성 식각된 평판부(216')의 두께를 등방성 식각된 벽부(218')의 두께에 비하여 두껍게 형성한다.
상기 평탄화된 캐핑층(225)을 리세스한다. 이때, 상기 리세스된 캐핑층(225a)의 상부면은 상기 등방성 식각된 벽부(218')의 상부면에 비하여 낮다.
상기 리세스된 캐핑층(225)을 갖는 기판(200) 상에 블로킹 절연막(230)을 콘포말하게 형성하고, 상기 블로킹 절연막(230) 상에 상기 등방성 식각된 평판부(216') 및 벽부들(218')로 둘러싸인 공간을 채우는 제어 게이트 도전막(235)을 형성한다.
상기 리세스된 캐핑층(225a)의 상부면과 상기 등방성 식각된 벽부(218')간의 높이는 상기 블로킹 절연막(230)의 두께에 비하여 큰 것이 바람직하다. 이로써, 상기 제어 게이트 도전막(235)은 상기 공간을 채우는 갭필부(232)를 갖는다.
상기 제어 게이트 도전막(235), 블로킹 절연막(230), 리세스된 캐핑층(225a) 및 예비 플로팅 게이트(220')를 연속적으로 패터닝하여 도 14a 및 도 14b에 도시된 플로팅 게이트(220a), 캐핑 패턴(225b), 블로킹 절연 패턴(230a) 및 제어 게이트 전극(235a)을 형성한다. 상기 패터닝 공정의 식각 공정시, 상기 리세스된 캐핑층(225a)에 의하여 상기 플로팅 게이트(220a) 양측의 활성영역이 식각손상되는 것을 최소화할 수 있다. 이에 더하여, 상기 예비 플로팅 게이트(220')의 평판부(216')가 두껍게 형성됨으로써, 상기 활성영역의 식각 손상을 더욱 최소화할 수 있다.
상기 제어 게이트 전극(235a)을 마스크로 사용하여 불순물 이온들을 주입하여 도 14a의 불순물 도핑층(240)을 형성한다. 이로써, 도 14a 및 도 14b의 비휘발성 기억 소자를 구현할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 플로팅 게이트는 평판부 및 상기 평판부의 양가장자리로부터 위로 연장된 한쌍의 벽부들을 포함한다. 이에 따라, 불순물 도핑층에 인접한 상기 플로팅 게이트의 측면은 상기 평판부 및 벽부들에 의해 둘러싸인 공간의 측면적 만큼 감소된다. 그 결과, 이웃하는 플로팅 게이트들간의 중첩 면적이 감소되어 기생 정전용량이 최소화된다.
또한, 예비 플로팅 게이트의 평판부 및 벽부들로 둘러싸인 공간내에 절연 물질이 채워질 수 있다. 이로써, 제어 게이트 전극 및 플로팅 게이트를 포함한 패턴을 형성하는 식각 공정으로 야기될 수 있는 플로팅 게이트 양측에 위치한 활성영역의 식각 손상을 최소화할 수 있다.
이에 더하여, 제어 게이트 전극이 블로킹 절연 패턴을 개재하여 플로팅 게이트의 공간을 채우는 갭필부를 포함할 수 있다. 이때, 상기 플로팅 게이트의 벽부의 폭은 상기 제어 게이트 전극의 갭필부의 폭에 비하여 크다. 이로 인하여, 상기 플로팅 게이트의 벽부의 폭을 부분공핍되는 충분한 폭으로 형성함과 더불어 비휘발성 기억 셀의 평면적을 감소시킬 수 있다. 이로써, 공핍층에 의한 상기 제어 게이트 전극과 상기 플로팅 게이트간의 정전용량 감소를 최소화할 수 있으며, 고집적화된 비휘발성 기억 소자를 구현할 수 있다.
Claims (31)
- 기판에 형성되어 활성영역을 한정하는 소자분리막;터널절연막을 개재하여 상기 활성영역상에 배치되되, 평판부 및 상기 평판부의 양가장자리로부터 각각 위로 연장된 한쌍의 벽부들을 포함하는 플로팅 게이트;상기 플로팅 게이트 상에 배치되며 상기 소자분리막에 인접한 상기 벽부의 외측면을 덮는 제어 게이트 전극;상기 제어 게이트 전극 및 플로팅 게이트 사이에 개재된 블로킹 절연 패턴;및상기 제어 게이트 전극 양측의 상기 활성영역에 형성된 불순물 도핑층을 포함하되, 상기 평판부 및 상기 한쌍의 벽부들로 둘러싸인 공간은 절연 물질로 채워지고, 상기 불순물 도핑층과 인접한 상기 플로팅 게이트의 측면, 상기 블로킹 절연 패턴의 측면 및 상기 제어 게이트 전극의 측면은 공면(coplanar)을 이루도록 서로 정렬된 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 공간내에 형성된 캐핑 패턴을 더 포함하되, 상기 공간을 채우는 절연 물질은 상기 캐핑 패턴을 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 2 항에 있어서,상기 캐핑 패턴의 상부면은 상기 벽부의 상부면과 동일한 높이거나 높은 것을 특징으로 하는 비휘발성 기억 소자.
- 제 2 항에 있어서,상기 캐핑 패턴의 상부면은 상기 벽부의 상부면에 비하여 낮되, 상기 캐핑 패턴 위의 상기 공간은 상기 블로킹 절연 패턴의 일부에 의해 채워지고, 상기 공간을 채우는 절연 물질은 상기 캐핑 패턴 및 상기 블로킹 절연 패턴의 상기 공간을 채우는 부분을 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 2 항에 있어서,상기 불순물 도핑층에 인접한 상기 캐핑 패턴의 측면, 및 상기 플로팅 게이트의 측면은 공면(coplanar)을 이루도록 서로 정렬된 것을 특징으로 하는 비휘발성 기억 소자.
- 제 1 항에 있어서,상기 블로킹 절연 패턴은 아래로 연장되어 상기 공간의 전체를 채우되, 상기 공간을 채우는 절연 물질은 상기 블로킹 절연 패턴의 상기 공간을 채우는 부분인 것을 특징으로 비휘발성 기억 소자.
- 제 1 항 내지 제 6 항 중에 어느 한 항에 있어서,상기 평판부의 두께는 상기 제어 게이트 전극 아래에 정의된 채널 영역의 폭과 평행한 상기 벽부의 폭에 비하여 두꺼운 것을 특징으로 하는 비휘발성 기억 소자.
- 제 1 항 내지 제 6 항 중에 어느 한 항에 있어서,상기 제어 게이트 전극 아래에 정의된 채널 영역의 폭과 평행한 상기 벽부의 폭은 상기 채널 영역의 폭과 평행한 상기 공간의 폭에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자.
- 제 1 항 내지 제 6 항 중에 어느 한 항에 있어서,상기 벽부는 도핑된 폴리실리콘으로 이루어지되, 상기 제어 게이트 전극에 동작전압이 인가될때, 상기 벽부는 부분공핍되는 폭인 것을 특징으로 하는 비휘발성 기억 소자.
- 삭제
- 기판에 형성되어 활성영역을 한정하는 소자분리막;터널절연막을 개재하여 상기 활성영역상에 배치되되, 평판부 및 상기 평판부의 양가장자리로부터 각각 위로 연장된 한쌍의 벽부들을 포함하는 플로팅 게이트;상기 플로팅 게이트 상에 배치되며 상기 소자분리막에 인접한 상기 벽부의 외측면을 덮는 제어 게이트 전극;상기 제어 게이트 전극 및 플로팅 게이트 사이에 개재된 블로킹 절연 패턴; 및상기 제어 게이트 전극 양측의 상기 활성영역에 형성된 불순물 도핑층을 포함하되, 상기 제어 게이트 전극은 상기 한쌍의 벽부들 및 평판부로 둘러싸인 공간을 채우는 갭필부(gap-fill part)를 포함하고, 상기 벽부의 폭은 상기 갭필부의 폭에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자.
- 제 11 항에 있어서,상기 블로킹 절연 패턴과 상기 평판부의 상부면 상에 개재되어 상기 공간의 일부를 채우는 캐핑 패턴을 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
- 제 12 항에 있어서,상기 불순물 도핑층에 인접한 상기 캐핑 패턴의 측면 및 상기 플로팅 게이트의 측면은 공면(coplanar)을 이루도록 서로 정렬된 것을 특징으로 하는 비휘발성 기억 소자.
- 제 11 항 내지 제 13 항 중에 어느 한 항에 있어서,상기 벽부의 폭 및 상기 갭필부의 폭은 상기 제어 게이트 전극 아래에 정의된 채널 영역의 폭과 평행한 것을 특징으로 하는 비휘발성 기억 소자.
- 제 11 항 내지 제 13 항 중에 어느 한 항에 있어서,상기 평판부의 두께는 상기 제어 게이트 전극 아래에 정의된 채널 영역의 폭과 평행한 상기 벽부의 폭에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자.
- 제 11 항 내지 제 13 항 중에 어느 한 항에 있어서,상기 벽부는 도핑된 폴리실리콘으로 이루어지되, 상기 제어 게이트 전극에 동작전압이 인가될때 상기 벽부는 부분공핍되는 폭인 것을 특징으로 하는 비휘발성 기억 소자.
- 제 11 항 내지 제 13 항 중에 어느 한 항에 있어서,상기 벽부의 상부면으로부터 상기 평판부의 상부면까지인 상기 공간의 깊이로부터 상기 블로킹 절연 패턴의 두께를 뺀 값은 상기 평판부의 두께에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자.
- 제 11 항 내지 제 13 항 중에 어느 한 항에 있어서,상기 불순물 도핑층에 인접한 상기 플로팅 게이트의 측면, 상기 블로킹 절연 패턴의 측면, 및 상기 제어 게이트 전극의 측면은 공면(coplanar)을 이루도록 서로 정렬된 것을 특징으로 하는 비휘발성 기억 소자.
- 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 활성영역 상에 터널절연막을 형성하는 단계;상기 터널 절연막 상에 상기 활성영역을 덮는 평판부, 및 상기 평판부의 양가장자리로부터 위로 연장된 한쌍의 벽부들을 포함하는 예비 플로팅 게이트를 형성하는 단계;상기 평판부 및 한쌍의 벽부들로 둘러싸인 공간을 절연 물질로 채우는 단계;블로킹 절연막을 개재하여 상기 소자분리막에 인접한 상기 벽부의 외측면을 덮는 제어 게이트 도전막을 형성하는 단계; 및상기 제어 게이트 도전막, 블로킹 절연막, 절연 물질 및 예비 플로팅 게이트를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 절연 물질 패턴, 블로킹 절연 패턴 및 제어 게이트 전극을 형성하는 단계를 포함하는 비휘발성 기억 소자의 형성 방법.
- 제 19 항에 있어서,상기 절연 물질로 상기 공간을 채우는 단계는상기 공간의 적어도 일부를 채우는 캐핑층을 형성하는 단계를 포함하되, 상기 절연 물질은 상기 캐핑층을 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 20 항에 있어서,상기 캐핑층의 상부면은 상기 벽부의 상부면과 같거나 높게 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 20 항에 있어서,상기 캐핑층의 상부면은 상기 벽부의 상부면에 비하여 낮게 형성되되, 상기 블로킹 절연막은 상기 캐핑층 위의 상기 공간을 채우도록 형성되고, 상기 절연 물질은 상기 캐핑층 및 상기 블로킹 절연막의 상기 공간을 채우는 부분을 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성방법.
- 제 19 항에 있어서,상기 블로킹 절연막은 상기 공간의 전체를 채우도록 형성하되, 상기 절연 물질은 상기 블로킹 절연막의 상기 공간을 채우는 부분인 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 19 항 내지 제 23 항 중에 어느 한 항에 있어서,상기 예비 플로팅 게이트에 등방성 식각을 수행하여 상기 평판부의 두께를 상기 벽부의 폭에 비하여 두껍게 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 19 항 내지 제 23 항 중에 어느 한 항에 있어서,상기 플로팅 게이트는 도핑된 폴리실리콘으로 형성되되, 상기 제어 게이트 전극에 동작전압이 인가될때, 상기 플로팅 게이트의 벽부는 부분공핍되는 폭으로 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 19 항 내지 제 23 항 중에 어느 한 항에 있어서,상기 벽부의 폭은 상기 공간의 폭에 비하여 크게 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 활성영역 상에 터널절연막을 형성하는 단계;상기 터널 절연막 상에 상기 활성영역을 덮는 평판부, 및 상기 평판부의 양가장자리로부터 위로 연장된 한쌍의 벽부들을 포함하는 예비 플로팅 게이트를 형성하는 단계;상기 기판 상에 블로킹 절연막을 콘포말하게(conformal) 형성하는 단계;상기 블로킹 절연막 상에 상기 소자분리막에 인접한 상기 벽부의 외측면을 덮고, 상기 블로킹 절연막을 개재하여 상기 평판부 및 벽부들로 둘러싸인 공간을 채우는 갭필부를 포함하는 제어 게이트 도전막을 형성하는 단계; 및상기 제어 게이트 도전막, 블로킹 절연막 및 예비 플로팅 게이트를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극을 형성하는 단계를 포함하되, 상기 예비 플로팅 게이트의 벽부의 폭은 상기 제어 게이트 도전막의 갭필부의 폭에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 27 항에 있어서,상기 평판부와 상기 블로킹 절연막 사이에 개재되어 상기 공간의 일부를 채우는 캐핑층을 형성하는 단계를 더 포함하되, 상기 캐핑층은 상기 예비 플로팅 게이트과 더불어 패터닝되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 27 항 또는 제 28 항에 있어서,상기 예비 플로팅 게이트에 등방성 식각을 수행하여 상기 평판부의 두께를 상기 벽부의 폭에 비하여 두껍게 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 27 항 또는 제 28 항에 있어서,상기 플로팅 게이트는 도핑된 폴리실리콘으로 형성되되, 상기 제어 게이트 전극에 동작전압이 인가될때, 상기 플로팅 게이트의 벽부는 부분공핍되는 폭으로 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
- 제 27 항 또는 제 28 항에 있어서,상기 벽부의 상부면으로부터 상기 평판부의 상부면까지인 상기 공간의 깊이로부터 상기 블로킹 절연막의 두께를 뺀 값은 상기 평판부의 두께에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
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