KR100669346B1 - 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법 - Google Patents

플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법 Download PDF

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허성회
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Abstract

플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 셀 영역을 포함하는 기판 및 셀 영역의 기판에 형성되어 셀 활성영역을 한정하는 셀 소자분리막을 포함한다. 플로팅 게이트가 셀 활성영역 상에 배치된다. 플로팅 게이트는 차례로 적층된 하부 플로팅 게이트 및 상부 플로팅 게이트를 포함한다. 상부 플로팅 게이트는 하부 플로팅 게이트 상에 배치된 평판부, 및 소자분리막에 인접한 평판부의 양가장자리로부터 각각 위로 연장된 한쌍의 벽부들을 포함한다. 평판부 및 한쌍의 벽부들로 둘러싸인 공간의 윗부분의 폭은 공간의 아랫부분의 폭에 비하여 크다. 터널 절연 패턴이 플로팅 게이트와 셀 활성영역 사이에 개재된다. 제어 게이트 전극이 플로팅 게이트 상에 배치되고, 제어 게이트 전극과 플로팅 게이트 사이에 블로킹 절연 패턴이 개재된다.

Description

플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법{NON-VOLATILE MEMORY DEVICE HAVING FLOATING GATE AND METHOD OF FORMING THE SAME}
도 1a는 종래의 적층식 구조를 갖는 플래쉬 기억 소자를 보여주는 단면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'의 방향에서 본 단면도이다.
도 2는 본 발명의 실시예에 따른 비휘발성 기억 소자를 나타내는 평면도이다.
도 3은 본 발명의 실시예에 따른 비휘발성 기억 소자를 설명하기 위하여 도 2의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 4는 본 발명의 실시예에 따른 비휘발성 기억 소자를 설명하기 위하여 도 2의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'을 따라 취해진 단면도이다.
도 5는 도 4의 A 부분을 확대한 도면이다.
도 6은 본 발명의 실시예에 따른 비휘발성 기억 소자의 변형예를 설명하기 위하여 도 2의 Ⅴ-Ⅴ'을 따라 취해진 단면도이다.
도 7a 내지 도 15a는 본발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 7b 내지 도 15b는 본발명의 실시예에 따른 비휘발성 기억 소자의 형성 방 법을 설명하기 위하여 도 2의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법에 관한 것이다.
비휘발성 기억 소자는 외부 전원의 공급이 중단될지라도, 저장된 데이타를 그대로 유지하는 특성을 갖는다. 대표적인 비휘발성 기억 소자는 플로팅 게이트를 갖는 플래쉬 기억 소자라 할 수 있다. 플래쉬 기억 소자는 상술한 비휘발성 특성을 가질 뿐만 아니라, 전기적으로 데이타를 기입 또는/및 소거할 수 있는 특성을 갖는다. 일반적으로, 플래쉬 기억 소자는 전하를 저장할 수 있는 플로팅 게이트와, 플로팅 게이트를 제어하는 제어 게이트 전극을 포함할 수 있다.
반도체 소자의 고집적화 경향 및 저소비전력화 경향에 따라, 제한된 면적에서 플래쉬 기억 셀의 커플링비(coupling ratio)를 향상시키기 위한 많은 연구가 진행되고 있다. 커플링비란 제어 게이트 전극에 인가되는 동작 전압과, 동작 전압에 의해 플로팅 게이트에 유기되는 전압간의 비율로 정의할 수 있다. 커플링비가 증가될수록, 플로팅 게이트에 유기되는 전압이 증가된다. 이에 따라, 커플링비를 증가시켜 제어 게이트 전극에 인가되는 동작 전압을 감소시킬 수 있다. 그 결과, 플래쉬 기억 소자를 고집적화시킬수 있으며, 플래쉬 기억 소자의 소비전력을 감소시킬 수 있다. 커플링비를 증가시키는 일 방법은 제어 게이트 전극과 플로팅 게이트간의 정전용량을 증가시키는 것이다. 하지만, 고집적화 경향이 심화되고 있는 현 시점에서, 제한된 면적에서 제어 게이트 전극과 플로팅 게이트간의 정전용량을 증가시키는 것이 점점 어려워지고 있다. 이에 더하여, 소자의 고집적화는 또 다른 문제점들을 유발시키고 있다.
현재, 고집적화에 유리한 적층식 구조의 플래쉬 기억 소자가 공지된 바 있다. 적층식 구조의 플래쉬 기억 소자는 플로팅 게이트와 제어 게이트 전극이 차례로 적층된 구조를 갖는다. 이를, 도면들을 참조하여 설명한다.
도 1a는 종래의 적층식 구조를 갖는 플래쉬 기억 소자를 보여주는 단면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ'의 방향에서 본 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(1)에 소자분리막(2)이 배치되어 활성영역을 한정한다. 상기 활성영역 상에 플로팅 게이트들(4)이 서로 이격되어 배치된다. 상기 각 플로팅 게이트(4) 상에 제어 게이트 전극(6)이 배치된다. 상기 제어 게이트 전극(6)은 상기 활성영역 상부를 가로지른다. 복수개의 상기 제어 게이트 전극들(6)은 나란히 배열된다.
상기 플로팅 게이트(4)와 상기 활성영역 사이에 터널 산화막(3)이 개재되고, 상기 플로팅 게이트(4)와 상기 제어 게이트 전극(6) 사이에 ONO막(5, Oxide-Nitride-Oxide layer)이 개재된다. 즉, 상기 플로팅 게이트(4)는 상기 터널 산화막(3) 및 ONO막(5)에 의하여 상기 활성영역 및 제어 게이트 전극(6)과 전기적으로 단절된다. 이로써, 상기 플로팅 게이트(4)는 전기적으로 고립된다. 상기 플로팅 게이트(4) 양측의 상기 활성영역에 소오스/드레인 영역(7)이 형성된다. 상기 플 로팅 게이트(4)는 상기 소자분리막(2)과 인접한 한쌍의 제1 측면들, 및 상기 소오스/드레인 영역(7)과 인접한 한쌍의 제2 측면을 갖는다.
상기 제어 게이트 전극(6)은 상기 ONO막(5)을 개재하여 상기 플로팅 게이트(4)의 제1 측면들을 덮는다. 이에 따라, 상기 제어 게이트 전극(6)과 상기 플로팅 게이트(4)간의 정전용량이 증가되어 플래쉬 기억 셀의 커플링비가 증가된다.
반도체 소자의 고집적화 경향이 심화됨에 따라, 제한된 면적에서 상기 커플링비를 더욱 증가시키기 위해서는, 상기 플로팅 게이트(4)의 두께를 증가시킬 수 있다. 이 경우에, 상기 플로팅 게이트(4)의 제1 측면들의 면적이 증가되어 상기 제어 게이트 전극(6)과 상기 플로팅 게이트(4)간의 정전용량이 증가된다.
하지만, 상기 플로팅 게이트(4)의 두께가 증가할수록, 상기 플로팅 게이트(4)의 제2 측면들의 면적도 함께 증가된다. 상기 플로팅 게이트(4)의 제2 측면의 면적이 증가될수록 이웃한 플로팅 게이트들(4)간의 중첩 면적이 증가되어 이웃한 플로팅 게이트들(4)간의 기생 정전용량이 증가된다. 상기 기생 정전용량이 증가됨에 따라, 플래쉬 기억 소자의 불량이 유발될 수 있다. 예컨대, 선택된 플로팅 게이트(4)에 기입 또는 소거 동작을 수행할때, 상기 선택된 플로팅 게이트(4)에 이웃하는 플로팅 게이트(4)가 소프트(soft) 기입 또는 소프트 소거될 수 있다. 그 결과, 플래쉬 기억 셀들의 산포가 증가되어 플래쉬 기억 소자가 오동작될 수 있다. 또한, 상기 기생 정전용량은 상기 커플링비에도 영향을 준다. 즉, 상기 기생 정전용량이 증가될수록 상기 커플링비는 감소된다.
본 발명은 상술한 제반적인 문제점들과, 또 다른 문제점들을 해결하기 위하여 고안된 것이다.
본 발명이 이루고자 하는 기술적 과제는 이웃한 플로팅 게이트들간의 기생 정전용량을 최소화할 수 있는 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제한된 면적에서 커플링비를 증가시킬 수 있는 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고집적화에 최적화된 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 소자는 셀 영역을 포함하는 기판 및 상기 셀 영역의 기판에 형성되어 셀 활성영역을 한정하는 셀 소자분리막을 포함한다. 플로팅 게이트가 상기 셀 활성영역 상에 배치된다. 상기 플로팅 게이트는 차례로 적층된 하부 플로팅 게이트 및 상부 플로팅 게이트를 포함한다. 상기 상부 플로팅 게이트는 상기 하부 플로팅 게이트 상에 배치된 평판부, 및 상기 소자분리막에 인접한 상기 평판부의 양가장자리로부터 각각 위로 연장된 한쌍의 벽부들을 포함한다. 상기 평판부 및 한쌍의 벽부들로 둘러싸인 공간의 윗부분의 폭은 상기 공간의 아랫부분의 폭에 비하여 크다. 터널 절연 패턴이 상기 플로팅 게이트와 상기 셀 활성영역 사이에 개재된다. 제어 게이트 전 극이 상기 플로팅 게이트 상에 배치되고, 상기 제어 게이트 전극과 상기 플로팅 게이트 사이에 블로킹 절연 패턴이 개재된다.
구체적으로, 상기 벽부의 아랫부분의 폭은 상기 벽부의 윗부분의 폭에 비하여 큰 것이 바람직하다. 상기 제어 게이트 전극은 상기 블로킹 절연 패턴을 개재하여 상기 공간을 채우는 것이 바람직하다. 상기 제어 게이트 전극의 상기 공간을 채우는 부분의 윗부분의 폭은 상기 제어 게이트 전극의 상기 공간을 채우는 부분의 아랫부분의 폭에 비하여 큰 것이 바람직하다. 상기 공간의 폭은 상기 공간의 바닥면으로부터 위로 높아질수록 점진적으로 증가할 수 있다. 상기 벽부의 상기 공간의 측벽을 이루는 내측면은 경사진 형태이고, 상기 한쌍의 벽부들은 서로 대칭적인 형태를 갖는 것이 바람직하다. 상기 제어 게이트 전극은 상기 블로킹 절연 패턴을 개재하여 상기 셀 소자분리막에 인접한 상기 벽부의 외측면을 덮을 수 있다. 상기 플로팅 게이트 아래의 채널 영역의 폭과 평행한 상기 평판부의 폭은 상기 채널 영역의 폭과 평행한 상기 하부 플로팅 게이트의 폭에 비하여 큰 것이 바람직하다.
일 실시예에 따르면, 상기 기판은 주변 영역을 더 포함할 수 있다. 이 경우에, 상기 소자는 상기 주변 영역에 형성되어 주변 활성영역을 한정하는 주변 소자분리막, 상기 주변 활성영역 상에 차례로 적층된 하부 게이트 전극, 및 상기 하부 게이트 전극에 접속된 상부 게이트 전극을 포함하는 주변 게이트 전극, 및 상기 주변 게이트 전극과 상기 주변 활성영역 사이에 개재된 주변 게이트 절연 패턴을 더 포함할 수 있다. 상기 하부 게이트 전극은 제1, 제2 및 제3 하부 게이트들을 포함할 수 있다. 상기 제1 하부 게이트는 상기 주변 게이트 절연 패턴 상에 배치되고, 상기 제2 하부 게이트는 상기 제1 하부 게이트 상에 배치된 주변 평판부, 상기 주변 평판부의 상기 주변 소자분리막에 인접한 양가장자리로 부터 각각 위로 연장된 한쌍의 주변 벽부들을 포함한다. 상기 제3 하부 게이트는 상기 주변 평판부 및 한쌍의 주변 벽부들로 둘러싸인 빈 영역을 채운다.
상술한 기술적 과제들을 해결하기 위한 비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 셀 영역을 포함하는 기판을 준비한다. 상기 셀 영역의 기판에 배치되어 셀 활성영역을 한정하는 셀트렌치, 및 상기 셀 활성영역 상에 차례로 적층된 터널 절연 패턴, 하부 플로팅 게이트 패턴 및 셀 하드마스크 패턴을 형성한다. 상기 셀트렌치를 채우고, 상기 하부 플로팅 게이트 패턴 및 셀 하드마스크 패턴의 측면들을 둘러싸는 셀 소자분리막을 형성한다. 상기 셀 하드마스크 패턴을 제거하여 상기 하부 플로팅 게이트 패턴을 노출시키는 셀개구부를 형성한다. 상기 셀개구부의 양측벽들 및 바닥면 상에 배치된 상부 플로팅 게이트 패턴과, 상기 상부 플로팅 게이트 패턴으로 둘러싸인 셀그루브를 형성한다. 상기 기판상에 콘포말한 블로킹 절연막, 및 상기 셀그루브를 채우는 제어 게이트 도전막을 형성한다. 상기 제어 게이트 도전막, 블로킹 절연막, 상부 플로팅 게이트 패턴 및 하부 플로팅 게이트 패턴을 연속적으로 패터닝한다. 상기 셀그루브의 윗부분의 폭은 상기 셀그루브의 아랫부분의 폭에 비하여 크다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용 이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 비휘발성 기억 소자를 나타내는 평면도이고, 도 3은 본 발명의 실시예에 따른 비휘발성 기억 소자를 설명하기 위하여 도 2의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이고, 도 4는 본 발명의 실시예에 따른 비휘발성 기억 소자를 설명하기 위하여 도 2의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'을 따라 취해진 단면도이며, 도 5는 도 4의 A 부분을 확대한 도면이다.
도 2, 도 3, 도 4 및 도 5를 참조하면, 반도체 기판(100, 이하 기판이라 함)은 셀 영역(a) 및 주변 영역(b)을 포함한다. 상기 셀 영역(a)에는 비휘발성 기억 셀들이 배치된다. 상기 주변 영역(b)에는 주변회로가 배치된다. 상기 주변 영역(b)은 셀 블럭들을 둘러싸는 영역 및 셀 블럭들 사이의 코어 영역을 포함한다.
도 3의 참조부호 "50"은 도 2의 셀 영역(a)에 포함된 절취선 Ⅱ-Ⅱ'을 따라 취해진 단면도를 나타내고, 도 3의 참조부호 "55"는 도 2의 주변 영역(b)에 포함된 절취선 Ⅲ-Ⅲ'을 따라 취해진 단면도를 나타낸다. 도 4의 참조부호 "60"은 도 2의 셀 영역(a)에 포함된 절취선 Ⅳ-Ⅳ'을 따라 취해진 단면도를 나타내고, 도 4의 참 조부호 "65"는 도 2의 주변 영역(b)에 포함된 절취선 Ⅴ-Ⅴ'을 따라 취해진 단면도를 나타낸다. 참조부호 "50" 및 "60"은 상기 셀 영역(a)에 포함되고, 참조부호 "55" 및 "65"는 상기 주변 영역(b)에 포함된다. 이하, 상세한 설명에서 설명의 편의성을 위하여, 상기 셀 영역의 참조부호를 "a" 또는 "50,60"을 혼용하여 사용하고, 상기 주변 영역의 참조부호를 "b" 또는 "55,65"를 혼용하여 사용한다.
상기 셀 영역(a)의 기판(100)에 셀 소자분리막(112')이 배치되어 셀 활성영역들(110a)을 한정한다. 상기 셀 활성영역들(110a)은 평면적으로 나란히 배열된 라인 형태일 수 있다. 상기 셀 소자분리막(112')은 상기 셀 영역(a)의 기판(100)에 형성된 셀트렌치(108)를 채우는 것이 바람직하다. 상기 주변 영역(b)의 기판(100)에 주변 소자분리막(113)이 배치되어 주변 활성영역(110b)을 한정한다. 상기 주변 소자분리막(113)은 상기 주변 영역(b)의 기판(100)에 형성된 주변트렌치(109)를 채우는 것이 바람직하다.
제어 게이트 전극들(135a)이 상기 셀 활성영역들(110a) 상부를 나란히 가로지른다. 상기 제어 게이트 전극들(135a)은 서로 이격되어 있다. 상기 제어 게이트 전극(135a)과 상기 셀 활성영역(110a) 사이에 플로팅 게이트(124a)가 개재된다. 상기 플로팅 게이트(124a)와 상기 셀 활성영역(110a) 사이에 터널 절연 패턴(102)이 개재되고, 상기 플로팅 게이트(124a)와 상기 제어 게이트 전극(135a) 사이에 블로킹 절연 패턴(127a)가 개재된다. 상기 제어 게이트 전극(135a) 양측의 상기 셀 활성영역(110a)에 셀 소오스/드레인 영역(137)이 형성된다.
상기 플로팅 게이트(124a)는 차례로 적층된 하부 플로팅 게이트(104a) 및 상 부 플로팅 게이트(122a)를 포함한다. 상기 터널 절연 패턴(102)은 상기 하부 플로팅 게이트(104a)와 상기 셀 활성영역(110a) 사이에 개재된다. 상기 하부 플로팅 게이트(104a)는 상기 셀트렌치(108)의 측벽에 정렬된 측벽을 갖는다.
상기 상부 플로팅 게이트(122a)는 상기 하부 플로팅 게이트(104a) 상에 배치된 평판부(150) 및 상기 평판부(150)의 양가장자리로부터 각각 위로 연장된 한쌍의 벽부들(152)을 포함한다. 상기 한쌍의 벽부들은 상기 셀 소자분리막(112')에 인접한 상기 평판부(150)의 양가장자리로부터 각각 위로 연장된다. 상기 한쌍의 벽부들(152)은 서로 이격되어 있다. 상기 평판부(150) 및 한쌍의 벽부들(152)로 둘러싸인 공간(170a)의 상부는 개방되어 있다. 상기 제어 게이트 전극(135a)은 상기 블로킹 절연 패턴(127a)을 개재하여 상기 공간(170a)을 채운다. 상기 공간(170a)의 상기 셀 소오스/드레인 영역들(137)에 인접한 양측은 개방되어 있으며, 상기 공간(170a)의 상기 셀 소자분리막(112')과 인접한 양측은 상기 한쌍의 벽부들(152)에 의해 닫혀 있다. 상기 한쌍의 벽부들(152)이 서로 이격되어 있음으로, 상기 평판부(150)의 상부면의 중앙부가 상기 공간(170a)의 바닥면을 이룬다.
상기 공간(170a)의 아랫부분의 제1 폭(W1)은 상기 공간(170a)의 윗부분의 제2 폭(W2)에 비하여 작다. 특히, 상기 공간(170a)의 바닥면으로부터 위로 높아질수록 상기 공간(170a)의 폭은 점진적으로 증가된다. 상기 벽부(152)는 상기 공간(170a)의 측벽을 이루는 내측면과, 상기 셀 소자분리막(112')에 인접한 외측면을 갖는다. 이때, 상기 한쌍의 벽부들(152)은 서로 대칭적인 구조를 갖으며, 상기 한쌍의 벽부들(152)의 내측면들은 경사진 형태이다. 상기 공간(170a)의 제1 폭(W1)은 상기 한쌍의 벽부들(152)의 아랫내측면들간 거리에 해당하고, 상기 공간(170a)의 제2 폭(W2)은 상기 한쌍의 벽부들(152)의 윗내측면들간 거리에 해당한다. 즉, 상기 한쌍의 벽부들(152)의 내측면들은 상기 제1 폭(W1)이 상기 제2 폭(W2)에 비하여 작은 형태로 경사져 있다.
상기 벽부(152)의 아랫부분의 제3 폭(W3)은 상기 벽부(152)의 윗부분의 제4 폭(W4)에 비하여 크다. 상기 제어 게이트 전극(135a)의 상기 공간(170a)을 채우는 부분의 아랫부분의 제5 폭(W5)은 상기 제어 게이트 전극(135a)의 상기 공간(150a)을 채우는 부분의 윗부분의 제6 폭(W6)에 비하여 작다.
상기 평판부(150)의 폭은 상기 하부 플로팅 게이트(104a)의 폭에 비하여 큰 것이 바람직하다. 이로써, 상기 한쌍의 벽부들(152)의 외측면들간 거리도 상기 하부 플로팅 게이트(104a)의 폭에 비하여 크다.
상술한 폭들(W1,W2,W3,W4,W5,W6), 평판부의 폭(150) 및 하부 플로팅 게이트(104a)의 폭은 상기 플로팅 게이트(124a) 아래의 채널 영역의 폭과 평행하다.
상기 셀 소오스/드레인 영역(137)에 인접한 상기 하부 플로팅 게이트(104a)의 측면, 상기 상부 플로팅 게이트(122a)의 측면, 블로킹 절연 패턴(127a)의 측면, 및 제어 게이트 전극(135a)의 측면은 서로 정렬된다.
상기 소자분리막(112')의 상부면은 상기 상부 플로팅 게이트(122a)의 최하부면에 근접한 높이일 수 있다. 특히, 상기 소자분리막(112')의 상부면은 상기 하부 플로팅 게이트(104a)의 하부면에 비하여 높고, 상기 하부 플로팅 게이트(104a)의 상부면에 비하여 낮을 수 있다. 상기 소자분리막(112')의 상부면이 상기 하부 플로 팅 게이트(104a)의 하부면에 근접한 높이인 경우, 상기 제어 게이트 전극(135a)은 하부 플로팅 게이트(104a)의 측면을 덮을 수도 있다.
상기 제어 게이트 전극(135a)은 상기 블로킹 절연 패턴(127a)을 개재하여 상기 벽부(152)의 외측면을 덮는 것이 바람직하다. 즉, 상기 제어 게이트 전극(135a)은 상기 벽부(152)의 내측면 및 외측면과, 상기 공간(170a)의 바닥면을 이루는 상기 평판부(150)의 상부면을 덮는다. 이에 더하여, 상기 제어 게이트 전극(135a)은 상기 하부 플로팅 게이트(104a)의 측면을 더 덮을 수도 있다. 이로써, 제한된 면적에서 상기 제어 게이트 전극(135a)과 상기 플로팅 게이트(124a)간 중첩 면적이 증가되어 커플링비가 증가된다.
상기 제어 게이트 전극(135a)은 차례로 적층된 하부 제어 게이트(129a) 및 상부 제어 게이트(133a)를 포함할 수 있다. 이 경우에, 상기 공간(170a)은 상기 하부 제어 게이트(129a)의 일부 및 상기 상부 제어 게이트(133a)의 일부로 채워질 수 있다. 이와는 달리, 상기 하부 제어 게이트(129a)이 생략되고, 상기 제어 게이트 전극(135a)은 상기 상부 제어 게이트(133a)만으로 구성될 수도 있다. 이 경우에, 상기 공간(170a)은 상기 상부 제어 게이트(133a)가 채운다.
계속해서, 도 2, 도 3, 도 4 및 도 5를 참조하면, 주변 게이트 전극(136)이 상기 주변 활성영역(110b) 상부를 가로지른다. 상기 주변 게이트 전극(136)과 상기 주변 활성영역(110b) 사이에 주변 게이트 절연 패턴(103)이 개재된다. 상기 주변 게이트 전극(136)은 차례로 적층된 하부 게이트 전극(125a) 및 상부 게이트 전극(133b)을 포함한다. 상기 주변 게이트 전극(136) 양측의 상기 주변 활성영역에 주 변 소오스/드레인 영역(139)이 형성된다.
상기 하부 게이트 전극(125a)은 차례로 적층된 제1 하부 게이트(105a), 제2 하부 게이트(123a) 및 제3 하부 게이트(121b)를 포함한다. 상기 제1 하부 게이트(105a)는 상기 주변트렌치(109)의 측벽에 정렬된 측벽을 갖는다. 상기 제2 하부 게이트(123a)는 상기 상부 플로팅 게이트(124a)와 유사한 형태이다. 구체적으로, 상기 제2 하부 게이트(123a)는 상기 제1 하부 게이트(105a) 상에 배치된 주변 평판부, 상기 주변 평판부의 주변 소자분리막(113)에 인접한 양가장자리로 부터 각각 위로 연장된 한쌍의 주변 벽부들을 포함한다. 상기 한쌍의 주변 벽부들은 서로 이격되어 있다. 상기 주변 평판부 및 상기 주변 벽부들로 둘러싸인 빈 영역(171a)의 상부는 개방되어 있으며, 상기 빈 영역(171a)의 상기 주변 소오스/드레인 영역(139)에 인접한 양측들도 개방되어 있다. 물론, 상기 빈 영역(171a)의 상기 주변 소자분리막(113)에 인접한 양측들은 상기 주변 벽부들에 의해 닫혀 있다.
상기 한쌍의 주변 벽부들간의 이격 거리는 상기 한쌍의 벽부들(152)간의 이격 거리에 비하여 크다. 상기 빈 영역(171a)의 아랫부분의 폭은 상기 빈 영역(171a)의 윗부분의 폭에 비하여 작을 수 있다. 상기 빈 영역(171a)의 바닥면으로부터 위로 높아질수록 상기 빈 영역(171a)의 폭은 점진적으로 증가될 수 있다. 상기 한쌍의 주변 벽부들은 서로 대칭적인 구조이며, 상기 주변 벽부의 상기 빈 영역(171a)의 측벽을 이루는 내측면은 경사진 형태일 수 있다. 상기 주변 벽부의 내측면은 상기 기판(100)의 상부면에 수직한 가상의 수직선에 대해 제1 각도로 경사진다. 상기 상부 플로팅 게이트(122a)의 벽부(152)의 내측면은 상기 가상의 수직선에 대해 제2 각도로 경사진다. 이때, 상기 제1 각도는 상기 제2 각도에 비하여 작을 수 있다. 상기 제2 하부 게이트(121b)의 주변 평판부의 폭은 상기 제1 하부 게이트(105a)의 폭에 비하여 큰 것이 바람직하다. 상술한 주변 게이트 전극(136)과 관련된 폭들은 상기 주변 게이트 전극(136) 아래의 채널 영역의 폭과 평행한 거리들이다.
상기 제3 하부 게이트(121b)는 상기 빈 영역(171a)을 채운다. 상기 제3 하부 게이트(121b)의 상부면은 상기 제2 하부 게이트(121b)의 주변 벽부의 상부면과 동일한 높이인 것이 바람직하다. 상기 주변 소자분리막(113)의 윗부분은 상기 기판(100)의 상부면 위로 돌출될 수 있다. 이로써, 상기 주변 소자분리막(113)은 상기 제2 하부 게이트(121b)의 외측면(즉, 상기 주변 벽부의 내측면에 대향된 외측면)과 접촉할 수 있다. 이 경우에, 상기 주변 소자분리막(113)의 상부면은 상기 제3 하부 게이트(121b)의 상부면과 동일한 높이일 수 있다.
상기 제1 하부 게이트(105a)는 상기 하부 플로팅 게이트(104a)와 동일한 물질로 형성되는 것이 바람직하다. 구체적으로, 상기 제1 하부 게이트(105a) 및 상기 하부 플로팅 게이트(104a)는 하나의 도전막으로부터 형성될 수 있다. 상기 제2 하부 게이트(123a)는 상기 상부 플로팅 게이트(122a)와 동일한 물질로 형성되는 것이 바람직하다. 즉, 상기 제2 하부 게이트(123a)와 상부 플로팅 게이트(122a)는 하나의 도전막으로부터 형성될 수 있다.
상기 상부 게이트 전극(133b)은 상기 하부 게이트 전극(125a)의 상부면의 소정영역과 접촉한다. 상기 상부 게이트 전극(133b)은 상기 하부 게이트 전극(125a) 상에 배치되어 상기 주변 활성영역(110b)을 가로지른다. 즉, 상기 상부 게이트 전극(133b)은 상기 주변 소자분리막(113) 상을 지날수 있다. 상기 제어 게이트 전극(135a)은 상기 상부 게이트 전극(133b)과 동일한 물질을 포함한다. 좀더 구체적으로, 상기 상부 게이트 전극(133b)은 상기 상부 제어 게이트(133a)와 동일한 물질로 형성되는 것이 바람직하다. 즉, 상기 상부 게이트 전극(133b) 및 상부 제어 게이트(133a)는 하나의 도전막으로부터 형성될 수 있다.
상기 상부 게이트 전극(133b)과 상기 하부 게이트 전극(125a) 사이에는 잔여 패턴(132)이 개재될 수 있다. 이때, 상기 상부 게이트 전극(133b)은 상기 잔여 패턴(132)을 관통하여 상기 하부 게이트 전극(125a)을 노출시키는 콘택 개구부(131)를 채워 상기 하부 게이트 전극(125a)과 접촉할 수 있다. 상기 콘택 개구부(131)는 홀 형태 또는 상기 하부 게이트 전극(125a)의 상부면을 지나는 그루브 형태일 수 있다.
상기 잔여 패턴(132)은 차례로 적층된 제1 층(127b) 및 제2 층(129b)을 포함할 수 있다. 상기 잔여 패턴(132)의 제1 층(127b)은 상기 블로킹 절연 패턴(127a)과 동일한 물질로 형성된다. 상기 잔여 패턴(132)의 제2 층(129b)은 상기 하부 제어 게이트(129a)와 동일한 물질로 형성된다. 상기 하부 제어 게이트(129a)가 생략되는 경우, 상기 잔여 패턴(132)은 상기 제1 층(127b)만을 포함한다.
이와는 다르게, 상기 주변 영역(b)에 상기 잔여 패턴(132)이 생략될 수 있다. 이 경우에, 상기 상부 게이트 전극(133b)은 상기 하부 게이트 전극(125a)의 상부면 전체와 접촉한다.
상기 주변 소오스/드레인 영역(139)에 인접한 상기 제1 하부 게이트(105a)의 측면, 제2 하부 게이트(123a)의 측면, 제3 하부 게이트(121b)의 측면, 잔여 패턴(132) 및 상부 게이트 전극(133b)의 측면은 서로 정렬된다.
상술한 구조의 비휘발성 기억 소자에 있어서, 상기 플로팅 게이트(124a)는 상기 공간(170a)을 갖는 상부 플로팅 게이트(122a)를 포함한다. 이로써, 상기 플로팅 게이트(124a)의 상기 셀 소오스/드레인 영역(137)에 인접한 측면의 면적은 상기 공간(170a)의 개방된 측면적 만큼 감소한다. 그 결과, 이웃한 플로팅 게이트들(124a)간의 중첩 면적이 감소되어 상기 이웃한 플로팅 게이트들(124a)간의 기생 정전용량이 감소된다.
또한, 상기 제어 게이트 전극(135a)이 상기 공간(170a)을 채워 상기 공간(170a)의 양측벽들 및 바닥면을 덮는다. 또한, 상기 제어 게이트 전극(135a)은 상기 상부 플로팅 게이트(122a)의 외측면들을 덮는다. 이에 따라, 제한된 면적에서, 상기 제어 게이트 전극(135a)과 상기 플로팅 게이트(125a)간의 중첩 면적을 증가시켜 커플링비를 증가시킬 수 있다.
또한, 상기 공간(170a)의 윗부분의 제2 폭(W2)이 상기 공간(170a)의 아랫부분의 제1 폭(W1)에 비하여 크다. 이로써, 상기 공간(170a)의 종횡비가 감소된다. 그 결과, 상기 제어 게이트 전극(135a)이 상기 공간(170a)을 채우는 것이 매우 용이해진다.
또한, 상기 상부 플로팅 게이트(122a)의 벽부(152)의 아랫부분의 제3 폭(W3)은 상기 벽부(152)의 윗부분의 제4 폭(W4)에 비하여 크다. 이로 인하여, 상기 비휘 발성 기억 소자의 프로그램 또는/및 소거 동작시, 적어도 상기 벽부(152)의 아랫부분내에 형성되는 공핍 영역을 감소시킬 수 있다. 그 결과, 상기 비휘발성 기억 소자의 프로그램 또는/및 소거 동작의 속도를 향상시킬 수 있다. 또한, 상기 제어 게이트 전극(135a)의 상기 공간(170a)을 채우는 부분의 윗부분의 제6 폭(W6)이 상기 제5 폭(W5)에 비하여 크다. 이로써, 상기 비휘발성 기억 소자의 프로그램 또는/및 소거 동작시, 적어도 상기 제어 게이트 전극(135a)의 상기 공간(170a)을 채우는 부분의 윗부분내에 형성되는 공핍 영역을 감소시킬 수 있다. 그 결과, 상기 비휘발성 기억 소자의 프로그램 또는/및 소거 동작의 속도를 더욱 향상시킬 수 있다.
또한, 상기 제3 하부 게이트(121b)는 상기 제2 하부 게이트(123a)의 빈 영역(171a)을 채운다. 이로 인하여, 상기 제2 하부 게이트(123a)의 빈 영역(171a)으로 야기될 수 있는 주변 영역(b)의 복잡한 단차를 방지할 수 있다.
한편, 상기 주변 소자분리막(113)은 상기 제2 하부 게이트(123a)의 외측면을 둘러싸지 않을 수도 있다. 이를 도 6을 참조하여 설명한다.
도 6은 본 발명의 실시예에 따른 비휘발성 기억 소자의 변형예를 설명하기 위하여 도 2의 Ⅴ-Ⅴ'을 따라 취해진 단면도이다.
도 6을 참조하면, 주변 소자분리막(113')의 상부면은 제2 하부 게이트(123a)의 최하부면에 근접한 높이를 가질 수 있다. 특히, 상기 주변 소자분리막(113')의 상부면은 제1 하부 게이트(105a)의 하부면 보다 높고, 제1 하부 게이트(105a)의 상부면 보다 낮을 수 있다. 이 경우에, 상기 상부 게이트 전극(133b)은 상기 제2 하부 게이트(123a)의 외측벽을 덮을 수 있다. 상기 상부 게이트 전극(133b) 및 하부 게이트 전극(125a) 사이에 잔여 패턴(132)이 존재하지 않는 경우, 상기 상부 게이트 전극(133b)은 상기 제2 하부 게이트(123a)의 외측면과 접촉할 수 있다.
다음으로, 본 발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명한다.
도 7a 내지 도 15a는 본발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이고, 도 7b 내지 도 15b는 본발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'을 따라 취해진 단면도들이다.
도 7a 및 도 7b를 참조하면, 셀 영역(50,60) 및 주변 영역(55,65)을 갖는 기판(100)을 준비한다. 상기 셀 영역(50,60)의 기판(100) 상에 터널 절연막을 형성하고, 상기 주변 영역(55,65)의 기판(100) 상에 주변 게이트 절연막을 형성한다. 상기 터널 절연막 및 주변 게이트 절연막은 동일한 두께로 형성할 수 있다. 이와는 다르게, 상기 터널 및 주변 게이트 절연막들은 서로 다른 두께로 형성할 수 있다. 예컨대, 상기 주변 게이트 절연막이 상기 터널 절연막에 비하여 두껍게 형성될 수 있다. 이 경우의 상기 터널 및 주변 게이트 절연막들을 형성하는 방법을 설명한다. 먼저, 상기 기판(100) 전면 상에 상기 주변 게이트 절연막을 형성하고, 상기 셀 영역(50,60)의 주변 게이트 절연막을 제거하여 상기 셀 영역(50,60)의 기판(100)을 노출시킨다. 이어서, 상기 셀 영역(50,60)의 노출된 기판(100) 상에 상기 터널 절연막을 형성한다. 상기 터널 및 주변 게이트 절연막들이 서로 동일한 두께로 형성되는 경우, 상기 터널 및 주변 게이트 절연막들은 동시에 형성될 수 있다. 상기 터 널 및 주변 게이트 절연막들은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다.
상기 터널 및 주변 게이트 절연막들을 갖는 기판(100) 전면 상에 제1 게이트 도전막 및 하드마스크막을 차례로 형성한다. 상기 제1 게이트 도전막은 도핑된 폴리실리콘으로 형성할 수 있다. 상기 하드마스크막은 상기 기판(100)에 대하여 식각선택비를 갖는 물질을 포함한다. 이에 더하여, 상기 하드마스크막은 상기 제1 게이트 도전막에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 하드마스크막은 질화막 또는/및 질화산화막을 포함할 수 있다.
상기 셀 영역(50,60)의 하드마스크막, 제1 게이트 도전막 및 터널 절연막을 상기 기판(100)이 노출될때까지 연속적으로 패터닝하여 차례로 적층된 터널 절연 패턴(102), 하부 플로팅 게이트 패턴(104) 및 셀 하드마스크 패턴(106)을 형성한다. 상기 주변 영역(50,60)의 하드마스크막, 제1 게이트 도전막 및 주변 게이트 절연막을 상기 기판(100)이 노출될때까지 연속적으로 패터닝하여 차례로 적층된 주변 게이트 절연 패턴(103), 제1 하부 게이트 패턴(105) 및 주변 하드마스크 패턴(107)을 형성한다. 상기 셀 하드마스크 패턴(106)을 형성하는 패터닝 공정과 상기 주변 하드마스크 패턴(107)을 형성하는 패터닝 공정은 동시에 수행될 수 있다. 물론, 이들 패터닝 공정들은 순차적으로 수행될 수도 있다.
상기 셀 및 주변 하드마스크 패턴들(106,107)을 마스크로 사용하여 상기 기판(100)을 식각하여 상기 셀 영역(50,60)의 셀트렌치(108) 및 상기 주변 영역(55,60)의 주변트렌치(109)를 형성한다. 상기 셀트렌치(108)는 상기 셀 영역 (50,60)에 형성되어 도 2의 셀 활성영역(110a)을 한정하고, 상기 주변트렌치(109)는 상기 주변 영역(55,65)에 형성되어 도 2의 주변 활성영역(110b)을 한정한다. 상기 셀 활성영역은 상기 하부 플로팅 게이트 패턴(104)에 자기정렬적으로 형성되고, 상기 주변 활성영역은 상기 제1 하부 게이트 패턴(105)에 자기정렬적으로 형성된다. 즉, 상기 하부 플로팅 게이트 패턴(104)은 상기 셀 활성영역의 전면을 덮고, 상기 제1 하부 게이트 패턴(105)은 상기 주변 활성영역의 전면을 덮는다.
상기 기판(100) 전면 상에 상기 트렌치들(108,109)을 채우는 절연막을 형성하고, 상기 절연막을 상기 하드마스크 패턴들(106,107)이 노출될때까지 평탄화시키어 상기 셀트렌치(108)를 채우는 셀 소자분리막(112) 및 상기 주변트렌치(109)를 채우는 주변 소자분리막(113)을 형성한다. 상기 셀 소자분리막(112)은 상기 터널 절연 패턴(102), 하부 플로팅 게이트 패턴(104) 및 셀 하드마스크 패턴(106)의 측면들을 둘러싼다. 이와 유사하게, 상기 주변 소자분리막(113)은 상기 주변 게이트 절연 패턴(103), 제1 하부 게이트 패턴(105) 및 주변 하드마스크 패턴(107)의 측면들을 둘러싼다. 상기 셀 및 주변 소자분리막들(112,113)은 상기 하드마스크 패턴들(106,107)에 대하여 식각선택비를 절연 물질로 형성한다. 이에 더하여, 상기 셀 및 주변 소자분리막들(112,113)은 갭필 특성이 우수한 절연 물질로 형성하는 것이 바람직하다. 예컨대, 상기 셀 및 주변 소자분리막들(112,113)은 고밀도 플라즈마 산화막으로 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 하드마스크 패턴들(106,107)을 선택적으로 제거하여 상기 하부 플로팅 게이트 패턴(104)을 노출시키는 셀개구부(114), 및 상 기 제1 하부 게이트 패턴(105)을 노출시키는 주변개구부(115)를 형성한다. 상기 셀개구부(114)는 상기 기판(100)의 상부면 위로 돌출된 상기 셀 소자분리막(112)의 윗부분으로 둘러싸인 영역에 해당하고, 상기 주변개구부(115)는 상기 기판(100)의 상부면 위로 돌출된 상기 주변 소자분리막(113)의 윗부분으로 둘러싸인 영역에 해당한다. 상기 셀개구부(114)의 폭(W7)은 상기 주변개구부(115)의 폭(W8)에 비하여 작게 형성된다. 상기 주변 영역에 형성되는 트랜지스터의 채널 폭은 상기 셀 영역에 형성되는 비휘발성 기억 셀의 채널 폭에 비하여 크다.
상기 하드마스크 패턴들(106,107)을 제거한 후에, 상기 셀 및 주변 소자분리막(112,113)의 윗부분들을 등방성 식각하는 공정을 더 수행할 수 있다. 이로 인하여, 상기 셀개구부(114)의 폭(W7)은 그것에 평행한 상기 셀 활성영역의 폭(즉, 상기 하부 부유 게이트 패턴(104)의 폭)에 비하여 크게 형성되고, 상기 주변개구부(115)의 폭(W7)은 그것에 평행한 상기 주변 활성영역의 폭(즉, 상기 제1 하부 게이트 패턴(105)의 폭)에 비하여 크게 형성된다.
도 9a 및 도 9b를 참조하면, 상기 개구부들(114,115)을 갖는 기판(100) 상에 제2 게이트 도전막(117)을 콘포말하게 형성한다. 상기 제2 게이트 도전막(117)은 상기 하부 플로팅 게이트 패턴(104) 및 제1 하부 게이트 패턴(105)과 접촉하여 전기적으로 접속한다. 상기 제2 게이트 도전막(117)은 도핑된 폴리실리콘으로 형성하는 것이 바람직하다. 상기 제2 게이트 도전막(117)은 상기 셀개구부(114)의 바닥면 및 양측벽, 상기 주변개구부(115)의 바닥면 및 양측벽과, 상기 셀 및 주변 소자분리막들(112,113)의 상부면 상에 콘포말하게 형성된다. 이때, 상기 제2 게이트 도전 막(117)의 상기 셀개구부(114)의 양측벽에 각각 형성된 부분들은 서로 이격되어 갭 영역(118, gap region)이 형성된다. 물론, 상기 주변개구부(115)의 폭(W8)이 상기 셀개구부(114)의 폭(W7)에 비하여 넓음으로써, 상기 제2 게이트 도전막(117)의 상기 주변개구부(115)의 양측벽에 각각 형성된 부분들도 서로 이격된다.
도 10a 및 도 10b를 참조하면, 상기 제2 게이트 도전막(117)에 습식 식각을 수행하여 셀그루브(170) 및 주변그루브(171)를 갖는 제2 게이트 도전 패턴(117a)을 형성한다. 상기 셀그루브(170)는 상기 셀개구부(114)내에 형성된 상기 제2 게이트 도전 패턴(117a)으로 둘러싸인 영역이고, 상기 주변그루브(171)는 상기 주변개구부(115)내에 형성된 상기 제2 게이트 도전 패턴(117a)으로 둘러싸인 영역이다.
상기 셀그루브(170)의 윗측벽들간 폭은 상기 셀그루브(170)의 아랫측벽들간 폭에 비하여 크게 형성된다. 좀더 구체적으로, 상기 셀그루브(170)의 측벽들간 폭은 상기 셀그루브(170)의 바닥면으로부터 높아질수록 점진적으로 증가한다. 상기 셀그루브(170)의 양측벽들은 서로 대칭적으로 경사지게 형성된다.
상기 습식 식각시, 상기 갭 영역(118)의 상부 모서리를 형성하는 상기 제2 게이트 도전막(117)의 제1 부분(200)의 식각량과, 상기 갭 영역(118)의 아랫측벽을 형성하는 상기 제2 게이트 도전막(117)의 제2 부분(201)의 식각량은 서로 다르다. 즉, 상기 습식 식각시, 상기 제1 부분(200)이 상기 제2 부분(201)에 비하여 더 많이 식각된다. 이는, 제1 부분(200)이 상기 제2 부분(201)에 비하여 습식 식각에 사용되는 식각용액에 더 많이 노출되는 것에 기인한다. 상기 갭 영역(118)의 최하부측벽으로부터 위로 높아질수록 식각량이 점진적으로 증가된다. 이로써, 상기 셀그 루브(170)의 측벽은 경사지게 형성되고, 상기 셀그루브(170)의 양측벽들간 폭은 그것의 바닥면으로부터 높아질수록 점진적으로 증가된다.
이와 유사하게, 상기 주변그루브(171)의 윗측벽들간 폭은 상기 주변그루브(171)의 아랫측벽들간 폭에 비하여 크게 형성될 수 있다. 즉, 상기 주변그루브(171)의 측벽들간 폭은 상기 주변그루브(171)의 바닥면으로부터 높아질수록 점진적으로 증가될 수 있다. 상기 주변개구부(115)의 양측벽들에 각각 형성된 상기 제2 게이트 도전막(117)의 부분들간의 거리는 상기 갭 영역(118)의 폭에 비하여 넓다. 이로써, 상기 습식 식각시, 상기 주변개구부(115)의 윗측벽에 형성된 상기 제2 게이트 도전막(117)의 식각량과 상기 주변개구부(115)의 아랫측벽에 형성된 상기 제2 게이트 도전막(117)의 식각량의 차이가 상기 갭 영역(118)의 그것에 비하여 작을수 있다. 그 결과, 주변그루브(171)의 측벽의 상기 기판(100)의 상부면에 수직한 가상의 수직선에 대한 경사각이 상기 셀그루브(170)의 측벽의 상기 가상의 수직선에 대한 경사각보다 작을 수 있다.
상기 제2 게이트 도전 패턴(117a)은 상기 셀 및 주변 소자분리막(112,113)의 상부면들 상에도 잔존하도록 형성되는 것이 바람직하다. 이때, 상기 제2 게이트 도전 패턴(117a)의 상기 소자분리막들(112,113) 상에 형성된 부분은 상기 제2 게이트 도전 패턴(117a)의 상기 개구부들(114,115)의 바닥면 상에 형성된 부분에 비하여 얇게 형성될 수 있다.
상기 기판(100) 전면 상에 상기 셀 및 주변그루브들(170,171)을 채우는 희생막(119)을 형성한다. 상기 희생막(119)은 상기 셀 및 주변그루브들(170,171)을 완 전히 채우도록 충분한 두께로 형성하는 것이 바람직하다. 상기 희생 패턴(119)은 상기 제2 게이트 도전 패턴(117a)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 상기 제2 게이트 도전 패턴(117a)은 실리콘 산화막으로 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 희생막(119)을 상기 소자분리막들(112,113) 상의 상기 제2 게이트 도전 패턴(117a)이 노출될때까지 평탄화시키어 상기 셀그루브(170)를 채우는 셀 희생 패턴(119a) 및 상기 주변그루브(171)를 채우는 주변 희생 패턴(119b)을 형성한다.
이어서, 상기 희생 패턴들(119a,119b)을 리세스하는 공정을 더 수행할 수 있다. 상기 리세스 공정에 의하여 상기 희생 패턴들(119a,119b)의 상부면들이 상기 소자분리막(112,113)의 상부면에 근접한 높이로 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 셀 희생 패턴(119a)을 덮는 마스크 패턴(미도시함)을 이용하여 상기 주변 희생 패턴(119b)을 선택적으로 제거한다. 이로써, 상기 주변그루브(171)의 양측면들 및 바닥면이 노출된다.
이어서, 상기 기판(100) 전면 상에 상기 주변그루브(171)를 채우는 제3 게이트 도전막(121)을 형성한다. 상기 제3 게이트 도전막(121)은 상기 주변그루브(171)를 채우도록 충분한 두께로 형성한다. 상기 제3 게이트 도전막(121)은 상기 주변개구부(115)내의 상기 제2 게이트 도전 패턴(117a)과 접촉한다. 상기 제3 게이트 도전막(121)은 도핑된 폴리실리콘으로 형성할 수 있다. 이와는 달리, 상기 제3 게이트 도전막(121)은 다른 도전 물질로 형성되거나, 다른 도전 물질을 더 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 제3 게이트 도전막(121) 및 상기 제2 게이트 도전 패턴(117a)을 상기 소자분리막들(112,113) 및 상기 셀 희생 패턴(119a)이 노출될때까지 평탄화시킨다. 이로써, 상기 셀개구부(114)내에 상부 플로팅 게이트 패턴(122)이 형성되고, 상기 주변개구부(115)내에 차례로 적층된 제2 하부 게이트 패턴(123) 및 제3 하부 게이트 패턴(121a)이 형성된다. 상기 제3 하부 게이트 패턴(121a)은 상기 제2 하부 게이트 패턴(123)으로 둘러싸인 상기 주변그루브(171)를 채운다. 상기 상부 플로팅 게이트 패턴(122) 및 상기 제2 하부 게이트 패턴(123)은 상기 제2 게이트 도전 패턴(117a)의 일부분으로 형성되고, 상기 제3 하부 게이트 패턴(121a)은 상기 제3 게이트 도전막(121)의 일부분으로 형성된다. 상기 평탄화 공정으로 인하여, 이웃한 상기 상부 플로팅 게이트 패턴들(122)이 서로 분리된다. 상기 제3 게이트 도전막(121) 및 제2 게이트 도전 패턴(117a)을 평탄화하는 공정은 화학적기계적 연마 공정으로 수행할 수 있다.
상기 상부 플로팅 게이트 패턴(122)은 상기 하부 플로팅 게이트 패턴(104) 상에 배치된 평판부, 및 상기 평판부의 양가장자리로부터 상기 셀개구부(114)의 양측벽들을 따라 각각 위로 연장된 한쌍의 벽부들을 포함한다. 상기 셀그루브(170)는 상기 상부 플로팅 게이트 패턴(122)의 평판부 및 한쌍의 벽부들로 둘러싸인 영역에 해당한다. 상기 상부 플로팅 게이트 패턴(122)의 벽부의 아랫부분은 상기 상부 플로팅 게이트 패턴(122)의 벽부의 윗부분의 폭에 비하여 큰 폭을 갖는다. 상기 상부 플로팅 게이트 패턴(122)의 벽부는 상기 셀그루브(170)의 측벽을 이루는 내측면, 및 상기 셀 소자분리막(112)과 접촉하는 외측면을 갖는다. 상기 상부 플로팅 게이트 패턴(122)의 벽부의 내측면은 경사지게 형성된다. 상기 상부 플로팅 게이트 패턴(122)의 한쌍의 벽부들은 서로 대칭적인 구조로 형성된다.
상기 제2 게이트 도전 패턴(117a)을 평탄화할때, 상기 주변그루브(171)는 상기 제3 게이트 도전막(121)으로 채워진다. 이로 인하여, 넓은 폭의 상기 주변그루브(171)의 단차로 야기될 수 있는 디슁(dishing) 현상을 방지할 수 있다. 또한, 상기 제3 하부 게이트 패턴(121a)이 상기 주변그루브(171)를 채움으로써, 상기 주변그루브(171)의 단차로 야기될 수 있는 주변 영역(55,65)의 복잡한 표면 단차를 방지할 수 있다.
상기 하부 플로팅 게이트 패턴(104) 및 상부 플로팅 게이트 패턴(122)은 예비 플로팅 게이트(124)를 구성한다. 상기 제1 하부 게이트 패턴(105), 제2 하부 게이트 패턴(123) 및 제3 하부 게이트 패턴(121a)은 예비 하부 게이트 전극(125)을 구성한다.
도 14a 및 도 14b를 참조하면, 상기 셀 희생 패턴(119a)을 제거하여 상기 셀그루브(170)의 양측벽들 및 바닥면을 노출시킨다. 상기 셀 소자분리막(112)을 리세스한다. 상기 리세스된 셀 소자분리막(112')의 상부면은 상기 상부 플로팅 게이트 패턴(122)의 최하부면에 근접한 높이를 가질 수 있다. 이로써, 상기 상부 플로팅 게이트 패턴(122)의 상기 리세스된 소자분리막(112')에 인접한 외측면이 노출된다. 상기 리세스된 소자분리막(112')의 상부면은 상기 하부 플로팅 게이트 패턴(104)의 하부면 보다 높고, 상기 하부 플로팅 게이트 패턴(104)의 상부면 보다 낮게 형성될 수 있다.
상기 셀 희생 패턴(119a)을 제거하는 공정과 상기 셀 소자분리막(112)을 리세스하는 공정은 동시에 수행될 수 있다. 상기 셀 소자분리막(112)이 리세스되는 동안에, 상기 주변 영역(55,65)을 덮는 마스크 패턴이 배치될 수 있다. 이로써, 상기 주변 소자분리막(113)은 리세스되지 않을 수 있다.
상기 기판(100) 전면 상에 블로킹 절연막(127)을 콘포말하게 형성하고, 상기 블로킹 절연막(127) 상에 보호 도전막(129)을 형성한다. 상기 보호 도전막(129)은 상기 블로킹 절연막(127)을 개재하여 상기 상부 플로팅 게이트 패턴(122)의 외측벽들 및 상기 셀그루브(170)의 양측벽들 및 바닥면을 덮는다.
이웃한 상기 상부 플로팅 게이트 패턴들(122)간 영역의 폭은 상기 셀그루브(170)의 폭에 비하여 작을 수 있다. 이는, 도 8a 및 도 8b를 참조하여 설명한 소자분리막들(112,113)을 리세스하여 상기 셀개구부(114)의 폭을 상기 셀 활성영역의 폭에 비하여 크게 형성한 것에 기인한다. 상기 보호 도전막(129)은 상기 블로킹 절연막(127)을 개재하여 상기 이웃한 상부 플로팅 게이트 패턴들(122)간 영역을 채울수 있다.
상기 블로킹 절연막(127)은 ONO막으로 형성할 수 있다. 이와는 다르게, 상기 블로킹 절연막(127)은 상기 터널 절연막(102)에 비하여 유전상수가 높은 고유전막(ex, 알루미늄산화막 또는 하프늄산화막등의 절연성 금속산화막)을 적어도 하나 포함할 수 있다. 상기 보호 도전막(127)은 도핑된 폴리실리콘으로 형성할 수 있다. 이와는 달리, 상기 보호 도전막(127)은 다른 도전 물질로 형성하거나, 다른 도전 물질을 더 포함할 수 있다.
도 15a, 도 15b, 도 3, 도 4 및 도 5를 참조하면, 상기 주변 영역(55,65)의 상기 보호 도전막(129) 및 블로킹 절연막(127)을 패터닝하여 상기 예비 하부 게이트 전극(125)을 노출시키는 콘택 개구부(131)를 형성한다. 상기 콘택 개구부(131)는 적어도 상기 제3 하부 게이트 패턴(121a)의 일부를 노출시킨다. 상기 콘택 개구부(131)는 상기 제2 하부 게이트 패턴(123)의 일부를 더 노출시킬 수도 있다. 상기 콘택 개구부(131)는 홀 형태로 형성될 수 있다. 이와는 달리, 상기 콘택 개구부(131)는 상기 예비 하부 게이트 전극(125)을 가로지르는 그루브 형태로 형성될 수 있다.
이와는 다른 방법으로, 상기 셀 영역(50,60)의 상기 보호 도전막(129) 및 블로킹 절연막(127)을 잔존시킨 채로, 상기 주변 영역(55,65)의 상기 보호 도전막(129) 및 블로킹 절연막(127)을 모두 제거할 수도 있다. 이 경우에, 상기 콘택 개구부(131)는 요구되지 않으며, 상기 예비 하부 게이트 전극(125)의 상부면이 모두 노출된다.
상기 콘택 개구부(131)를 형성하거나, 상기 주변 영역(55,65)의 보호 도전막(129) 및 블로킹 절연막(127)을 모두 제거할때, 상기 보호 도전막(129)은 상기 셀 영역(50,60)의 블로킹 절연막(127)을 보호하는 기능을 수행할 수 있다. 즉, 상기 보호 도전막(129)은 상기 셀 영역(50,60)에 형성되는 감광막과 상기 블로킹 절연막(127)간의 접촉을 방지한다. 이로써, 감광막과 상기 블로킹 절연막(127)이 접촉하는 것으로 야기될 수 있는 상기 블로킹 절연막(127)의 유기물성 오염을 방지할 수 있다. 또한, 상기 보호 도전막(129)은 상기 이웃한 상부 플로팅 게이트 패턴들(122) 간 영역을 채움으로써, 상기 셀 영역(50,60)의 단차 발생을 방지하여 포토리소그라피 공정에 의한 마스크 패턴을 보다 쉽게 형성할 수 있다.
상기 기판(100) 전면 상에 상기 콘택 개구부(131)를 채우는 제4 게이트 도전막(133)을 형성한다. 상기 제4 게이트 도전막(133)은 상기 콘택 개구부(131)에 노출된 상기 예비 하부 게이트 전극(125)과 접촉한다. 상기 주변 영역(55,65)의 상기 보호 도전막(129) 및 블로킹 절연막(127)이 모두 제거된 경우, 상기 제4 게이트 도전막(133)은 상기 예비 하부 게이트 전극(125)의 상부면 전체와 접촉할 수 있다. 상기 주변 영역(55,65)의 제4 게이트 도전막(133)은 상부 게이트 도전막으로 정의한다.
상기 셀 영역(50,60)의 보호 도전막(129) 및 제4 게이트 도전막(133)은 제어 게이트 도전막(135)을 구성한다. 상기 제어 게이트 도전막(135)은 상기 셀그루브(170)를 완전히 채운다. 이와는 다르게, 상기 보호 도전막(129)이 생략되어 상기 제어 게이트 도전막(135)은 상기 제4 게이트 도전막(133)만을 포함할 수도 있다.
상술한 바와 같이, 상기 제어 게이트 도전막(135)이 상기 셀그루브(170)를 채운다. 그리고, 상기 제어 게이트 도전막(135)이 상기 블로킹 절연막(127)을 개재하여 상기 상부 플로팅 게이트 패턴(122)의 외측벽들을 덮는다. 상기 제어 게이트 도전막(135)이 상기 보호 도전막(129) 및 제4 게이트 도전막(133)을 포함하는 경우, 상기 셀그루브(170)는 상기 보호 도전막(129)의 일부만으로 채워지거나, 상기 보호 도전막(129)의 일부 및 제4 게이트 도전막(133)의 일부로 채워질 수 있다. 이 와는 달리, 상기 제어 게이트 도전막(135)이 상기 제4 게이트 도전막(133)만을 포함하는 경우, 상기 셀그루브(170)는 상기 제4 게이트 도전막(133)의 일부만으로 채워질 수 있다. 상기 보호 도전막(129)이 생략되는 경우, 상기 제4 게이트 도전막(133)이 상기 블로킹 절연막(127)을 개재하여 상기 상부 플로팅 게이트 패턴(122)의 외측벽들을 덮는다.
상기 보호 도전막(129)이 생략되는 경우, 상기 콘택 개구부(131)는 상기 주변 영역(55,65)의 블로킹 절연막(127)을 관통한다.
상기 제4 게이트 도전막(133)은 도핑된 폴리실리콘막, 텅스텐막 또는 몰리브덴막등과 같은 금속막, 티타늄질화막 또는 탄탈늄질화막등과 같은 도전성 금속질화막 및 텅스텐실리사이드막 또는 코발트실리사이드막등과 같은 금속실리사이드막 중에 선택된 하나의 단일막 또는 이들의 복합막으로 형성할 수 있다.
이어서, 상기 셀 영역(50,60)의 제어 게이트 도전막(135), 블로킹 절연막(127) 및 예비 플로팅 게이트(124)를 연속적으로 패터닝하여 도 3, 도 4 및 도 5에 개시된 플로팅 게이트(124a), 블로킹 절연 패턴(127a) 및 제어 게이트 전극(135a)을 형성한다. 상기 주변 영역(55,65)의 제4 게이트 도전막(133), 보호 도전막(129), 블로킹 절연막(127) 및 예비 하부 게이트 전극(124)을 연속적으로 패터닝하여 도 3 및 도 4에 개시된 주변 게이트 전극(136) 및 잔여 패턴(132)을 형성한다.
하부 및 상부 플로팅 게이트들(104a,122a)는 각각 상기 하부 및 상부 플로팅 게이트 패턴들(104,122)로부터 형성되고, 제1, 제2 및 제3 하부 게이트들(105a,123a,121b)은 각각 제1, 제2 및 제3 하부 게이트 패턴들(105,123,121a)로 부 터 형성된다. 상기 상부 플로팅 게이트(122a)로 둘러싸인 공간(170a)은 상기 셀그루브(170)의 일부로 형성되고, 상기 제2 하부 게이트(123a)로 둘러싸인 빈 영역(171a)은 상기 주변그루브(171)의 일부로 형성된다. 상기 제어 게이트 전극(135a)의 하부 및 상부 제어 게이트들(129a,133a)은 각각 상기 셀 영역(50,60)의 상기 보호 도전막(129) 및 제4 게이트 도전막(133)으로부터 형성된다. 상기 잔여 패턴(132)의 제1 층(127b) 및 제2 층(129b)은 각각 상기 주변 영역(55,65)의 상기 블로킹 절연막(127) 및 보호 도전 패턴(129)으로 부터 형성된다. 상부 게이트 전극(133b)은 상기 주변 영역(55,65)의 제4 게이트 도전막(133)으로부터 형성된다.
상기 플로팅 게이트(124a), 블로킹 절연 패턴(127a) 및 제어 게이트 전극(135a)은 상기 주변 게이트 전극(136)과 동시에 형성될 수 있다.
상기 제어 게이트 전극(135a)을 마스크로 사용하여 불순물 이온들을 주입하여, 상기 제어 게이트 전극(135a) 양측의 상기 셀 활성영역에 셀 소오스/드레인 영역(137)을 형성한다. 상기 주변 게이트 전극(136)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 주변 게이트 전극(136) 양측의 주변 활성영역에 주변 소오스/드레인 영역(139)을 형성한다.
상기 셀 및 주변 소오스/드레인 영역들(137,139)은 같은 타입의 불순물 이온들로 사용하여 형성할 수 있다. 이 경우에, 상기 셀 및 주변 소오스/드레인 영역들(137,139)은 동시에 형성되거나, 순차적으로 형성할 수 있다. 이와는 달리, 상기 셀 및 주변 소오스/드레인 영역들(137,139)은 서로 다른 타입의 불순물 이온들을 사용하여 형성할 수 있다. 이 경우에, 상기 셀 및 주변 소오스/드레인 영역들 (137,139)은 순차적으로 형성한다.
이로써, 도 3, 도 4 및 도 5에 도시된 비휘발성 기억 소자를 구현할 수 있다.
상술한 비휘발성 기억 소자의 형성 방법에 따르면, 상기 터널 절연막은 상기 셀트렌치(108)를 형성하기 전에, 평탄한 기판(100) 상에 형성된다. 이로써, 상기 터널 절연 패턴(102)은 상기 하부 플로팅 게이트 패턴(104) 아래의 전 영역에 걸쳐 균일한 두께로 형성될 수 있다. 만약, 트렌치를 형성한 후에, 터널 절연막을 형성할 경우, 트렌치의 상부모서리 영역의 터널 절연막은 얇아지는 현상이 발생될 수 있다. 상술한 본 발명은 상기 터널 절연막을 형성한 후에, 상기 셀트렌치(108)를 형성함으로써, 터널 절연막의 얇아지는 현상을 방지할 수 있다.
또한, 상기 예비 플로팅 게이트(124)의 바닥부는 상기 하부 플로팅 게이트 패턴(104) 및 상기 상부 플로팅 게이트 패턴(122)의 평판부를 포함한다. 즉, 상기 예비 플로팅 게이트(124)의 바닥부는 충분히 두껍다. 이로써, 상기 제어 게이트 전극(135a)을 패터닝하는 공정을 수행할때, 상기 예비 플로팅 게이트(124)의 바닥부 위에 위치한 막들(즉, 제4 게이트 도전막(133), 보호 도전 패턴(129) 및 블로킹 절연막(127))이 식각되는 동안에, 상기 예비 플로팅 게이트(124)의 바닥부가 충분히 베리어 역할을 수행할 수 있다. 그 결과, 상기 제어 게이트 전극(135a) 양측의 상기 셀 활성영역의 식각 손상을 방지할 수 있다.
한편, 도 6에 개시된 비휘발성 기억 소자의 형성 방법은 상술한 방법과 매우 유사하다. 이를 도 14a, 도 14b 및 도 6을 참조하여 설명한다.
도 14a, 도 14b 및 도 6을 참조하면, 도 6의 비휘발성 기억 소자의 형성 방법은 도 14a 및 도 14b를 참조하여 설명한 상기 셀 소자분리막(112)을 리세스하는 단계에서, 상기 주변 소자분리막(113)을 리세스하는 공정을 더 포함한다. 이로써, 예비 하부 게이트 전극(125)의 외측벽들이 노출된다. 리세스된 소자분리막(113', 도 6에 도시되어 있음)의 상부면은 제2 하부 게이트 패턴(123)의 최하부면에 근접한 높이로 형성될 수 있다. 특히, 상기 리세스된 소자분리막(113')의 상부면은 제1 하부 게이트 패턴(105)의 하부면에 비하여 높고, 제1 하부 게이트 패턴(105)의 상부면에 비하여 낮게 형성될 수 있다.
블로킹 절연막(127) 형성 공정 및 블로킹 절연막(127) 형성 공정 후의 후속 공정들은 상술한 방법과 동일하게 수행한다. 이로써, 도 6의 비휘발성 기억 소자를 구현할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 비휘발성 기억 소자의 플로팅 게이트는 평판부 및 상기 평판부의 양가장자리로부터 각각 위로 연장된 한쌍의 벽부들을 포함한다. 이로 인하여, 상기 플로팅 게이트의 셀 소오스/드레인 영역에 인접한 측면적은 상기 평판부 및 한쌍의 벽부들로 둘러싸인 공간의 측면적 만큼 감소된다. 그 결과, 이웃한 플로팅 게이트들간의 중첩 면적이 감소되어 종래의 기생 정전용량을 감소된다.
또한, 제어 게이트 전극은 블로킹 절연 패턴을 개재하여 상기 공간을 채운다. 이로써, 제한된 면적에서, 상기 제어 게이트 전극과 플로팅 게이트간의 중첩면 적이 증가되어 커플링비가 증가된다.
또한, 상기 공간의 윗부분의 폭이 상기 공간의 아랫부분의 폭이 비하여 크다. 이로써, 상기 공간의 종횡비를 감소되어 상기 제어 게이트 전극이 상기 공간을 매우 용이하게 채울 수 있다.
또한, 상기 벽부의 아랫부분의 폭은 상기 벽부의 윗부분의 폭에 비하여 크다. 이로 인하여, 프로그램 또는/및 소거 동작시, 적어도 상기 벽부의 아랫부분에 형성되는 공핍 영역을 감소시켜 비휘발성 기억 소자의 동작 속도를 향상시킬 수 있다. 이에 더하여, 상기 제어 게이트 전극의 상기 공간을 채우는 부분의 윗부분 폭이 그것의 아랫부분 폭에 비하여 크다. 이로써, 상기 프로그램 또는/및 소거 동작시, 적어도 상기 제어 게이트 전극의 공간을 채우는 부분의 윗부분에 형성되는 공핍 영역을 감소시켜 비휘발성 기억 소자의 동작 속도를 향상시킬 수 있다.

Claims (25)

  1. 셀 영역을 포함하는 기판;
    상기 셀 영역의 기판에 형성되어 셀 활성영역을 한정하는 셀 소자분리막;
    상기 셀 활성영역 상에 차례로 적층된 하부 플로팅 게이트 및 상부 플로팅 게이트를 포함하는 플로팅 게이트;
    상기 플로팅 게이트와 상기 셀 활성영역 사이에 개재된 터널 절연 패턴;
    상기 플로팅 게이트 상에 배치된 제어 게이트 전극; 및
    상기 제어 게이트 전극과 상기 플로팅 게이트 사이에 개재된 블로킹 절연 패턴을 포함하되,
    상기 상부 플로팅 게이트는 상기 하부 플로팅 게이트 상에 배치된 평판부, 및 상기 소자분리막에 인접한 상기 평판부의 양가장자리로부터 각각 위로 연장된 한쌍의 벽부들을 포함하고, 상기 평판부 및 한쌍의 벽부들로 둘러싸인 공간의 윗부분의 폭은 상기 공간의 아랫부분의 폭에 비하여 큰 비휘발성 기억 소자.
  2. 제 1 항에 있어서,
    상기 벽부의 아랫부분의 폭은 상기 벽부의 윗부분의 폭에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자.
  3. 제 1 항에 있어서,
    상기 제어 게이트 전극은 상기 블로킹 절연 패턴을 개재하여 상기 공간을 채우되, 상기 제어 게이트 전극의 상기 공간을 채우는 부분의 윗부분의 폭은 상기 제어 게이트 전극의 상기 공간을 채우는 부분의 아랫부분의 폭에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자.
  4. 제 1 항에 있어서,
    상기 공간의 폭은 상기 공간의 바닥면으로부터 위로 높아질수록 점진적으로 증가하는 것을 특징으로 하는 비휘발성 기억 소자.
  5. 제 4 항에 있어서,
    상기 벽부의 상기 공간의 측벽을 이루는 내측면은 경사진 형태이고, 상기 한쌍의 벽부들은 서로 대칭적인 형태인 것을 특징으로 하는 비휘발성 기억 소자.
  6. 제 1 항에 있어서,
    상기 제어 게이트 전극은 상기 블로킹 절연 패턴을 개재하여 상기 셀 소자분리막에 인접한 상기 벽부의 외측면을 덮는 것을 특징으로 하는 비휘발성 기억 소자.
  7. 제 1 항에 있어서,
    상기 플로팅 게이트 아래의 채널 영역의 폭과 평행한 상기 평판부의 폭은 상 기 채널 영역의 폭과 평행한 상기 하부 플로팅 게이트의 폭에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자.
  8. 제 1 항 내지 제 7 항 중에 어느 한 항에 있어서,
    상기 기판은 주변 영역을 더 포함하고,
    상기 주변 영역에 형성되어 주변 활성영역을 한정하는 주변 소자분리막;
    상기 주변 활성영역 상에 차례로 적층된 하부 게이트 전극, 및 상기 하부 게이트 전극에 접속된 상부 게이트 전극을 포함하는 주변 게이트 전극; 및
    상기 주변 게이트 전극과 상기 주변 활성영역 사이에 개재된 주변 게이트 절연 패턴을 더 포함하되,
    상기 하부 게이트 전극은,
    상기 주변 게이트 절연 패턴 상에 배치된 제1 하부 게이트;
    상기 제1 하부 게이트 상에 배치된 주변 평판부, 상기 주변 평판부의 상기 주변 소자분리막에 인접한 양가장자리로 부터 각각 위로 연장된 한쌍의 주변 벽부들을 포함하는 제2 하부 게이트; 및
    상기 주변 평판부 및 한쌍의 주변 벽부들로 둘러싸인 빈 영역을 채우는 제3 하부 게이트를 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
  9. 제 8 항에 있어서,
    상기 빈 영역의 윗부분의 폭은 상기 빈 영역의 아랫부분의 폭에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자.
  10. 제 8 항에 있어서,
    상기 한쌍의 주변 벽부들간의 이격 거리는 상기 상부 플로팅 게이트의 한쌍의 벽부들간의 이격 거리에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자.
  11. 제 8 항에 있어서,
    상기 제1 하부 게이트는 상기 하부 플로팅 게이트와 동일한 물질로 형성되고, 상기 제2 하부 게이트는 상기 상부 플로팅 게이트와 동일한 물질로 형성되며, 상기 제어 게이트 전극은 상기 상부 게이트 전극과 동일한 물질을 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
  12. 제 8 항에 있어서,
    상기 상부 게이트 전극은 상기 제2 하부 게이트의 상기 주변 소자분리막에 인접한 외측면을 덮는 것을 특징으로 하는 비휘발성 기억 소자.
  13. 제 8 항에 있어서,
    상기 주변 소자분리막의 윗부분은 상기 기판 위로 돌출되고, 상기 주변 소자분리막의 윗부분은 상기 제2 하부 게이트의 상기 주변 소자분리막과 인접한 외측면을 덮고, 상기 상부 게이트 전극은 상기 주변 소자분리막 상을 지나는 것을 특징으 로 하는 비휘발성 기억 소자.
  14. 제 8 항에 있어서,
    상기 상부 게이트 전극과 상기 하부 게이트 전극 사이에 개재된 잔여 패턴을 더 포함하되, 상기 상부 게이트 전극은 상기 잔여 패턴을 관통하여 상기 하부 게이트 전극을 노출시키는 콘택 개구부을 채워 상기 하부 게이트 전극과 접촉하는 것을 특징으로 하는 비휘발성 기억 소자.
  15. 제 8 항에 있어서,
    상기 상부 게이트 전극은 상기 하부 게이트 전극의 상부면 전체와 접촉하는 것을 특징으로 하는 비휘발성 기억 소자.
  16. 제 8 항에 있어서,
    상기 제어 게이트 전극 양측의 상기 셀 활성영역에 형성된 셀 소오스/드레인 영역; 및
    상기 주변 게이트 전극 양측의 상기 주변 활성영역에 형성된 주변 소오스/드레인 영역을 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자.
  17. 셀 영역을 포함하는 기판을 준비하는 단계;
    상기 셀 영역의 기판에 배치되어 셀 활성영역을 한정하는 셀트렌치, 및 상기 셀 활성영역 상에 차례로 적층된 터널 절연 패턴, 하부 플로팅 게이트 패턴 및 셀 하드마스크 패턴을 형성하는 단계;
    상기 셀트렌치를 채우고, 상기 하부 플로팅 게이트 패턴 및 셀 하드마스크 패턴의 측면들을 둘러싸는 셀 소자분리막을 형성하는 단계;
    상기 셀 하드마스크 패턴을 제거하여 상기 하부 플로팅 게이트 패턴을 노출시키는 셀개구부를 형성하는 단계;
    상기 셀개구부의 양측벽들 및 바닥면 상에 배치된 상부 플로팅 게이트 패턴과, 상기 상부 플로팅 게이트 패턴으로 둘러싸인 셀그루브를 형성하는 단계;
    상기 기판상에 콘포말한 블로킹 절연막, 및 상기 셀그루브를 채우는 제어 게이트 도전막을 형성하는 단계; 및
    상기 제어 게이트 도전막, 블로킹 절연막, 상부 플로팅 게이트 패턴 및 하부 플로팅 게이트 패턴을 연속적으로 패터닝하는 단계를 포함하되, 상기 셀그루브의 윗부분의 폭은 상기 셀그루브의 아랫부분의 폭에 비하여 큰 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  18. 제 17 항에 있어서,
    상기 블로킹 절연막을 형성하기 전에,
    상기 셀 소자분리막을 리세스하여 상기 상부 플로팅 게이트 패턴의 외측면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  19. 제 17 항에 있어서,
    상기 셀개구부의 측벽 상에 형성된 상기 상부 플로팅 게이트 패턴의 벽부의 아랫부분의 폭은 상기 상부 플로팅 게이트의 벽부의 윗부분의 폭에 비하여 크게 형성되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  20. 제 17 항 내지 제 19 항 중에 어느 한 항에 있어서,
    상기 기판은 주변 영역을 더 포함하되,
    상기 주변 영역의 기판에 배치되어 주변 활성영역을 한정하는 주변트렌치, 및 상기 주변 활성영역 상에 차례로 적층된 주변 게이트 절연 패턴, 제1 하부 게이트 패턴 및 주변 하드마스크 패턴을 형성하는 단계;
    상기 주변트렌치를 채우고, 상기 제1 하부 게이트 패턴 및 주변 하드마스크 패턴의 측면들을 둘러싸는 주변 소자분리막을 형성하는 단계;
    상기 주변 하드마스크 패턴을 제거하여 상기 제1 하부 게이트 패턴을 노출시키는 주변개구부를 형성하는 단계;
    상기 주변개구부의 양측벽들 및 바닥면 상에 배치된 제2 하부 게이트 패턴과, 상기 제2 하부 게이트 패턴으로 둘러싸인 주변그루브를 형성하는 단계;
    상기 주변그루브를 채우는 제3 하부 게이트 패턴을 형성하는 단계;
    적어도 상기 제3 하부 게이트 패턴의 일부와 접촉하는 상부 게이트 도전막을 형성하는 단계; 및
    상기 상부 게이트 도전막과, 제3, 제2 및 제1 하부 게이트 패턴들을 연속적으로 패터닝하는 단계를 더 포함하는 비휘발성 기억 소자의 형성 방법.
  21. 제 20 항에 있어서,
    상기 터널 절연 패턴, 주변 게이트 절연 패턴, 하부 플로팅 게이트 패턴, 제1 하부 게이트 패턴, 하드마스크 패턴들 및 트렌치들을 형성하는 단계는,
    상기 셀 영역의 기판 상의 터널 절연막 및 상기 주변 영역의 기판 상의 주변 게이트 절연막을 형성하는 단계;
    상기 기판 전면 상에 제1 게이트 도전막 및 하드마스크막을 차례로 형성하는 단계;
    상기 셀 영역의 하드마스크막, 제1 게이트 도전막 및 터널 절연막을 연속적으로 패터닝하여 상기 터널 절연 패턴, 하부 플로팅 게이트 패턴 및 셀 하드마스크 패턴을 형성하는 단계;
    상기 주변 영역의 하드마스크막, 제1 게이트 도전막 및 주변 게이트 절연막을 연속적으로 패터닝하여 상기 주변 게이트 절연 패턴, 제1 하부 게이트 패턴 및 주변 하드마스크 패턴을 형성하는 단계; 및
    상기 셀 및 주변 하드마스크 패턴을 마스크로 사용하여 상기 기판을 식각하여 상기 셀트렌치 및 주변트렌치를 형성하는 단계를 포함하는 비휘발성 기억 소자의 형성 방법.
  22. 제 20 항에 있어서,
    상기 상부 플로팅 게이트 패턴과, 상기 제2 및 제3 하부 게이트 패턴을 형성하는 단계는,
    상기 셀 및 주변개구부들을 갖는 기판에 제2 게이트 도전막을 콘포말하게 형성하는 단계;
    상기 제2 게이트 도전막을 습식식각하여 상기 셀개구부 내의 상기 습식식각된 제2 게이트 도전막으로 둘러싸인 상기 셀그루브, 및 상기 주변개구부 내의 상기 습식식각된 제2 게이트 도전막으로 둘러싸인 상기 주변그루브를 형성하는 단계:
    상기 셀그루브 내의 셀 희생 패턴, 및 상기 주변그루브 내의 주변 희생 패턴을 형성하는 단계;
    상기 주변 희생 패턴을 선택적으로 제거하여 상기 주변그루브를 노출시키는 단계;
    상기 기판 전면 상에 상기 주변그루브를 채우는 제3 게이트 도전막을 형성하는 단계;
    상기 제3 게이트 도전막 및 상기 등방성 식각된 제2 게이트 도전막을 상기 셀 및 주변 소자분리막과 셀 희생 패턴이 노출될때까지 평탄화시키는 단계; 및
    상기 노출된 셀 희생 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  23. 제 20 항에 있어서,
    상기 블로킹 절연막, 제어 게이트 도전막 및 상부 게이트 도전막을 형성하는 단계는,
    상기 블로킹 절연막을 상기 기판 전면 상에 콘포말하게 형성하는 단계;
    상기 주변 영역의 상기 블로킹 절연막의 적어도 일부를 제거하여 적어도 상기 제3 하부 게이트 패턴의 일부를 노출시키는 단계; 및
    상기 기판 전면 상에 제4 게이트 도전막을 형성하는 단계를 포함하되, 상기 셀 영역의 상기 제4 게이트 도전막은 상기 제어 게이트 도전막에 포함되고, 상기 주변 영역의 상기 제4 게이트 도전막은 상기 상부 게이트 도전막인 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  24. 제 23 항에 있어서,
    상기 제4 게이트 도전막을 형성하기 전에, 상기 기판 전면 상에 보호 도전막을 형성하는 단계를 더 포함하되,
    적어도 상기 제3 하부 게이트 패턴의 일부를 노출시키는 단계는 상기 주변 영역의 상기 보호 도전막 및 블로킹 절연막의 적어도 일부를 제거하는 것을 포함하고, 상기 셀 영역의 상기 보호 도전막 및 제4 게이트 도전막은 상기 제어 게이트 도전막에 포함되는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
  25. 제 20 항에 있어서,
    상기 상부 게이트 도전막을 형성하기 전에,
    상기 주변 소자분리막의 상부면을 리세스하여 상기 제2 하부 게이트 패턴의 외측면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 기억 소자의 형성 방법.
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