CN105097475A - 栅极结构及其形成方法 - Google Patents
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Abstract
本申请提供了一种栅极结构及其形成方法。根据本申请的栅极结构，包括依次叠置在衬底上的第一栅极和第二栅极，第一栅极包括第一平面部和至少一个突出于第一平面部的第一凸起部，第二栅极设置在第一平面部和第一凸起部的表面。根据本申请的栅极结构及形成方法，通过将第一栅极设置成第一平面部和至少一个突出于第一平面部的第一凸起部，并且第二栅极设置在第一平面部和第一凸起部的表面，相比现有技术，第一栅极和第二栅极的耦合面积增加了第一凸起部的侧面，进而增大第一栅极和第二栅极之间的耦合电容，提高栅极结构的电容耦合率。
Description
技术领域
本申请涉及半导体制造技术领域，具体而言，涉及一种栅极结构及其形成方法。
背景技术
FLASH(闪存存储器)器件依照其结构的不同通常分为两种类型：叠栅器件和分栅器件。叠栅器件通常包括叠置的浮栅与控制栅，其中，浮栅位于控制栅和衬底之间，处于浮置状态，用于存储数据；控制栅与字线相接，用于控制浮栅。浮栅和衬底之间采用隧穿氧化层隔离，浮栅和控制栅之间采用介电层等隔离，在每个闪存单元之间通过浅沟槽隔离结构(STI：shallowtrenchisolation)进行隔离，实现缩小存储装置尺寸的目的，进而有效地提升闪存存储器的积集度。
在闪存存储器中，电容耦合率是指施加于控制栅上的电压耦合至浮栅的参数。结合图1所示闪存单元的原理图，电容耦合率的定义如下：K＝Cono/Ctotal，其中，Ctotal＝Cono+Ctunnel，Ctunnel＝Cgs+Cgb+Cgd，Cono为控制栅与浮栅之间的电容，Ctunnel为隧穿氧化层的隔离电容，包括浮栅与源极之间的电容Cgs，浮栅与漏极之间的电容Cgd和浮栅与衬底之间的电容Cgb。
对于闪存存储器，提高电容耦合率有利于提高其存取效率，还能够降低操作电压和功耗。然而，随着闪存单元尺寸不断缩小，浮栅的表面积也会随着闪存单元的尺寸缩小而不断缩小，导致浮栅与控制栅之间的有效电容降低，进而导致电容耦合率下降。
发明内容
本申请旨在提供一种栅极结构及其形成方法，以解决现有技术中栅极结构电容耦合率下降的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种栅极结构，包括依次叠置在衬底上的第一栅极和第二栅极，第一栅极包括第一平面部和至少一个突出于第一平面部的第一凸起部，第二栅极设置在第一平面部和第一凸起部的表面。
进一步地，第一凸起部呈矩形或梯形。
进一步地，第一凸起部为两个或者多个。
进一步地，相邻两个第一凸起部之间的间距为20nm～50nm。
进一步地，第一凸起部的高度为10nm～100nm。
进一步地，第一凸起部的宽度为8nm～20nm。
进一步地，第一栅极为浮栅，第二栅极为控制栅。
本申请的另一方面，还提供了一种栅极结构形成方法，该方法包括：步骤S100，在衬底上形成具有第一平面部和至少一个突出于第一平面部的第一凸起部的第一栅极；步骤S200，在第一平面部和第一凸起部上形成第二栅极。
进一步地，上述步骤S100包括：步骤S101，在衬底上形成隧穿氧化层、第一栅极预备层、掩膜层；步骤S102，刻蚀掩膜层、第一栅极预备层、隧穿氧化层以及衬底形成浅沟槽，在浅沟槽中填充隔离物质形成浅沟槽隔离结构；步骤S103，刻蚀掩膜层和第一栅极预备层，形成第一栅极；步骤S104，去除掩膜层。
进一步地，上述步骤S103包括：在掩膜层表面设置光刻胶层，对光刻胶层图形化处理形成与第一凸起部对应的光刻图案；在光刻图案的保护下，刻蚀掩膜层和第一栅极预备层，形成第一栅极。
进一步地，上述步骤S100包括：步骤S111，在衬底上设置隧穿氧化层、第一栅极的第一平面部、掩膜层；步骤S112，刻蚀掩膜层、第一平面部、隧穿氧化层以及衬底形成浅沟槽，在浅沟槽中填充隔离物质形成浅沟槽隔离结构；步骤S113，刻蚀掩膜层至第一平面部的表面，以在掩膜层上形成凹槽；步骤S114，从第一平面部的表面沿凹槽的侧面形成第一凸起部，第一凸起部与第一平面部形成第一栅极；步骤S115，去除掩膜层。
进一步地，上述步骤S113包括：采用干法刻蚀法刻蚀掩膜层，干法刻蚀法为等离子体刻蚀或反应离子刻蚀。
进一步地，上述步骤S114包括：从第一平面部的表面沿凹槽的侧面形成第一凸起预备部，对第一凸起预备部抛光形成第一凸起部。
进一步地，上述步骤S200包括：步骤S201，在第一栅极的表面形成ONO层；步骤S202，在ONO层上形成第二栅极。
进一步地，第一栅极为浮栅，第二栅极为控制栅。
根据本申请的栅极结构及形成方法，通过将第一栅极设置成第一平面部和至少一个突出于第一平面部的第一凸起部，并且第二栅极设置在第一平面部和第一凸起部的表面，相比现有技术，第一栅极和第二栅极的耦合面积增加了第一凸起部的侧面，进而增大第一栅极和第二栅极之间的耦合电容，提高栅极结构的电容耦合率。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1是根据现有技术中的栅极结构的原理示意图；
图2是根据本申请的栅极结构的剖面结构示意图；
图3是根据本申请的栅极结构形成方法的流程示意图；
图4至图9示出了实施本申请一种优选实施方式的栅极结构形成方法的各步骤后的半导体器件的剖面结构示意图；其中，
图4示出了具有隧穿氧化层、第一栅极预备层、掩膜层，并形成浅沟槽隔离结构的半导体器件的剖面结构示意图；
图5示出了在图4所示的掩膜层上设置光刻胶层后的半导体器件的剖面结构示意图；
图6示出了对图5所示的光刻胶层图形化处理形成光刻图案后的半导体器件的剖面结构示意图；
图7示出了在图6所示的光刻图案的保护下，刻蚀掩膜层和第一栅极预备层，形成第一栅极后的半导体器件的剖面结构示意图；
图8示出了在图7所示的第一栅极表面形成ONO层后的半导体器件的剖面结构示意图；
图9示出了在图8所示的ONO层表面形成第二栅极后的半导体器件的剖面结构示意图；
图10至图15示出了实施本申请另一种优选的实施方式的栅极结构形成方法的各步骤后的半导体器件的剖面结构示意图；其中，
图10示出了具有隧穿氧化层、第一栅极预备层、掩膜层，并形成浅沟槽隔离结构的半导体器件的剖面结构示意图；
图11示出了对图10所示的掩膜层刻蚀形成凹槽后的半导体器件的剖面结构示意图；
图12示出了对图11所示的从第一平面部的表面沿凹槽的侧面形成第一凸起部后的半导体器件的剖面结构示意图；
图13示出了在图12所示掩膜层去除后形成第一栅极的半导体器件的剖面结构示意图；
图14示出了对图13所示的第一栅极表面形成ONO层后的半导体器件的剖面结构示意图；以及
图15示出了在图14所示的ONO层表面形成第二栅极后的半导体器件的剖面结构示意图。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
正如背景技术所介绍的，随着闪存单元尺寸不断缩小，浮栅的表面积也会随着闪存单元的尺寸缩小而不断缩小，导致浮栅与控制栅之间的有效电容降低，进而导致电容耦合率下降。而对于闪存存储器，提高电容耦合率有利于提高其存取效率，还能够降低操作电压和功耗。本申请为了提高电容耦合率，提出了一种栅极结构及其制作方法。
在本申请一种优选的实施方式中，提供了一种栅极结构，其中图2示出了该栅极结构的剖面结构示意图，该栅极结构包括依次叠置在衬底10上的第一栅极30和第二栅极80，第一栅极30包括第一平面部31和至少一个突出于第一平面部31的第一凸起部32，第二栅极80设置在第一平面部31和第一凸起部32的表面。
本申请的栅极结构，通过改变第一栅极和第二栅极的配合表面，即将第一栅极30设置为第一平面部31和至少一个突出于第一平面部31的第一凸起部32，并将第二栅极80设置在第一平面部31和第一凸起部32的表面，相比现有技术，第一栅极30和第二栅极80的耦合面积增加了第一凸起部32的侧面，进而增大第一栅极30和第二栅极80之间的耦合电容Cono，而第一栅极30与衬底、源极、漏极之间的结构基本不变，因此隧穿氧化层的隔离电容Ctunnel基本不变，依据电容耦合率K＝Cono/(Cono+Ctunnel)可知，通过增加第一栅极30和第二栅极80之间的耦合电容Cono，能够有效地增大电容耦合率K，进而降低栅极结构的操作电压和功耗。
当本申请的栅极结构应用于闪存存储器时，即第一栅极30和第二栅极80分别为闪存单元的浮栅和控制栅时，能够有效地降低闪存存储器的操作电压、功耗，还能够有效的提高闪存存储器的存取速率。
本领域技术人员应该清楚的，本申请的栅极结构与现有技术的栅极结构能够实现相同的功能，因此，上述栅极结构除了具有第一栅极和第二栅极之外，还具有起隔离作用的隧穿氧化层和栅介质层，如图2所示，在衬底10与第一栅极30之间具有的隧穿氧化层20，第一栅极30和第二栅极80之间具有栅介质层，一般以ONO层作为栅介质层。
上述栅极结构的第一凸起部32的设置主要是为了增加第一栅极30和第二栅极80的耦合面积，因此其形状从原则上来说不受限制，考虑到工艺实施的难易程度，本申请优选将上述第一凸起部32设置呈矩形或梯形。
同理，第一凸起部32的数量越多，第一栅极30和第二栅极80的耦合面积越大，本领域技术人员可以根据闪存单元的尺寸和性能要求选择设置适当数量的第一凸起部32，本申请优选第一凸起部32为两个或者多个，在图2所示中，第一凸起部32为两个，两个第一凸起部32沿第一平面部31等间距设置。
优选地，当第一凸起部32为两个或者多个时，相邻两个第一凸起部32之间的间距较优选地为20nm～50nm，第一凸起部的高度为10nm～100nm，第一凸起部的宽度为8nm～20nm。能够有效地增加第一栅极和第二栅极的耦合面积，从而增大耦合电容，同时具有较好的工艺性，加工方便简单。
本申请另一种优选的实施方式还提供了一种栅极结构形成方法，其中图3示出了该形成方法的流程示意图，该形成方法包括：步骤S100，在衬底10上形成具有第一平面部31和至少一个突出于第一平面部31的第一凸起部32的第一栅极30；步骤S200，在第一平面部31和第一凸起部32上形成第二栅极80。
利用上述栅极结构的形成方法，形成具有第一平面部31和至少一个突出于第一平面部31的第一凸起部32的第一栅极30，并在第一平面部31和第一凸起部32上形成第二栅极80，相比现有技术，第一栅极30和第二栅极80的耦合面积增加了第一凸起部32的侧面，进而增大了第一栅极30和第二栅极80之间的耦合电容Cono，而隧穿氧化层的隔离电容Ctunnel基本不变，依据电容耦合率K＝Cono/(Cono+Ctunnel)可知，通过增加第一栅极30和第二栅极80之间的耦合电容Cono，能够有效地增大电容耦合率K，进而降低的栅极结构的操作电压和功耗。
优选地，当采用上述方法形成闪存单元的栅极结构时，即第一栅极30和第二栅极80分别为闪存单元的浮栅和控制栅时，能够有效地降低闪存存储器的操作电压、功耗，还能够有效地提高闪存存储器的存取速率。
现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
对本领域技术人员来说，形成上述第一栅极的方法可以有多种，本申请从工艺实施角度，优选出两种形成第一栅极的方法，以下将分别对两种形成第一栅极的方法进行说明。
首先，结合图4至7来说明本申请的栅极结构形成方法的第一种优选实施方式。在第一优选实施方式中，首先执行步骤S101，在衬底10上形成隧穿氧化层20、第一栅极预备层30’、掩膜层40，上述隧穿氧化层可以采用热氧化法生长形成，第一栅极预备层30’、掩膜层40的形成均可以采用化学气相沉积法或物理气相沉积法实施，各形成过程本领域技术人员均可参考现有技术实施，在此不再赘述。
然后，执行步骤S102，刻蚀图4所示的掩膜层40、第一栅极预备层30’、隧穿氧化层20以及衬底10形成浅沟槽，在浅沟槽中填充隔离物质，然后对隔离物质进行化学机械抛光(CMP)形成浅沟槽隔离结构50，得到如图4所示的剖面结构。形成浅沟槽隔离结构50的工艺采用现有技术中的常规工艺即可，在此也不再赘述。
在得到如图4所示的结构之后，开始执行步骤S103，刻蚀掩膜层40和第一栅极预备层30’，形成图7所示的第一栅极30，由图7中可以看出，该第一栅极30由第一平面部31和第一凸起部32组成。
上述掩膜层40和第一栅极预备层30’的刻蚀过程可以采用干法刻蚀或湿法刻蚀实施，本申请优选上述刻蚀过程包括：在图4所示的掩膜层40表面设置光刻胶层60(参见图5)，对光刻胶层60图形化处理形成图6所示的与第一凸起部32对应的光刻图案61；在图6所示的光刻图案61的保护下，刻蚀掩膜层40和第一栅极预备层30’，形成图7所示的第一栅极30。对光刻胶层60进行图形化处理时，保留与第一凸起部32对应的光刻胶，使其它掩膜层40的表面裸露，然后在该光刻图案61的保护下，即可实现对裸露的掩膜层40及位于其下方的第一栅极预备层30’刻蚀，形成第一凸起部32，然后在去除第一凸起部32顶部掩膜层40，即得到如图7所示的第一栅极30具有平面部31和两个第一凸起部32的结构。
由于在第一实施方式中，第一栅极30通过刻蚀去除第一栅极预备层30’的部分结构得到，在形成第一栅极预备层30’时，需要保证第一栅极预备层30’的厚度大于或者等于第一平面部31和第一凸起部32的厚度之和。一般地，形成第一栅极预备层30’的材料采用多晶硅。
在得到图7所示结构之后，执行步骤S201，在图7所示的第一栅极30的表面形成ONO层70得到图8所示的剖面结构。然后执行步骤S202，在图8所示的ONO层70上形成多晶硅层，然后对多晶硅层平坦化处理形成第二栅极80，得到如图9所示的剖面结构示意图。本申请形成上述ONO层70的过程优选包括：在第一平面部31、第一凸起部32和浅沟槽隔离结构50的表面热生长或沉积形成第一氧化硅层；在第一氧化硅层上沉积形成氮化硅层；在氮化硅层上热生长或沉积形成第二氧化硅层，其中，上述沉积过程可以为化学气相沉积，为了取得较好的沉积形状和效果，进一步优选低压化学气相沉积法或等离子体增强化学气相沉积法。具体的沉积条件本领域技术人员参考现有技术进行选择，在此不再赘述。
结合图10至15所示来说明本申请的栅极结构形成方法的优选的第二实施方式，首先执行步骤S111，在半导体衬底10上形成隧穿氧化层20、第一栅极30的第一平面部31和掩膜层40，其中，上述隧穿氧化层可以采用热氧化法生长形成，第一平面部31、掩膜层40的形成均可以采用化学气相沉积法或物理气相沉积法实施，各具体形成过程本领域技术人员均可参考现有技术实施，在此不再赘述。
然后执行步骤S112，刻蚀掩膜层40、第一平面部31、隧穿氧化层20以及衬底10形成浅沟槽，并在浅沟槽中填充隔离物质，然后对隔离物质进行化学机械抛光(CMP)形成浅沟槽隔离结构50。需要说明的是，掩膜层40可以设置为如图10所示的平面形状，也可以设置为中间具有凹陷的形状。
在得到图10所示结构后，执行步骤S113，刻蚀图10所示的掩膜层40至第一平面部31的表面，以在掩膜层40上形成凹槽41，形成如图11所示结构。优选地，采用干法刻蚀法刻蚀掩膜层40，干法刻蚀法为等离子体刻蚀或反应离子刻蚀，干法刻蚀优选采用选自HBr、Cl2、O2、N2、NF3、Ar、He和CF4组成的组中的一种或多种作为刻蚀气体。
在得到如图11所示的结构之后，执行步骤S114，即从第一平面部31的表面沿凹槽41的侧面形成第一凸起部32，第一凸起部32与第一平面部31形成第一栅极30，得到如图12所示的半导体器件。优选地，步骤S114进一步包括，首先从第一平面部31的表面沿凹槽41的侧面形成第一凸起预备部，即先形成SOI结构的衬底，然后形成STI结构，再对第一凸起预备部进行化学机械抛光(CMP)形成第一凸起部32。
在得到如图12所示的结构之后，执行步骤S115，去除图12所示的第一凸起部32和浅沟槽隔离结构之间的掩膜层40，从而得到如图13所示的具有第一平面部31和两个突出于第一平面部31的第一凸起部32的第一栅极30。
在得到如图13所述的第一栅极30之后，形成第二栅极80的工艺与第一实施方式类似，即首先执行步骤S201，在第一栅极30的表面形成ONO层70作为栅极结构的介质层，得到如图14所示结构；然后执行步骤S202，在图14所示的ONO层70上形成多晶硅层，然后对多晶硅层平坦化处理形成第二栅极80，得到如图15所示的半导体器件的结构。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
本申请的栅极结构将第一栅极设置成第一平面部和至少一个突出于第一平面部的第一凸起部，并且第二栅极设置在第一平面部和第一凸起部的表面，使得第一栅极和第二栅极的耦合面积增大到第一平面部的裸露表面和第一凸起部的顶面和侧面，进而增大第一栅极和第二栅极之间的耦合电容，提高栅极结构的电容耦合率。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (15)
1.一种栅极结构，包括依次叠置在衬底(10)上的第一栅极(30)和第二栅极(80)，其特征在于，所述第一栅极(30)包括第一平面部(31)和至少一个突出于所述第一平面部(31)的第一凸起部(32)，所述第二栅极(80)设置在所述第一平面部(31)和所述第一凸起部(32)的表面。
2.根据权利要求1所述的栅极结构，其特征在于，
所述第一凸起部(32)呈矩形或梯形。
3.根据权利要求1所述的栅极结构，其特征在于，
所述第一凸起部(32)为两个或者多个。
4.根据权利要求3所述的栅极结构，其特征在于，
相邻两个所述第一凸起部(32)之间的间距为20nm～50nm。
5.根据权利要求3或4所述的栅极结构，其特征在于，
所述第一凸起部(32)的高度为10nm～100nm。
6.根据权利要求3或4所述的栅极结构，其特征在于，
所述第一凸起部(32)的宽度为8nm～20nm。
7.根据权利要求1至4中任一项所述的栅极结构，其特征在于，
所述第一栅极(30)为浮栅，所述第二栅极(80)为控制栅。
8.一种栅极结构形成方法，其特征在于，所述方法包括：
步骤S100，在衬底(10)上形成具有第一平面部(31)和至少一个突出于所述第一平面部(31)的第一凸起部(32)的第一栅极(30)；
步骤S200，在所述第一平面部(31)和所述第一凸起部(32)上形成第二栅极(80)。
9.根据权利要求8所述的栅极结构形成方法，其特征在于，所述步骤S100包括：
步骤S101，在所述衬底(10)上形成隧穿氧化层(20)、第一栅极预备层(30’)、掩膜层(40)；
步骤S102，刻蚀所述掩膜层(40)、所述第一栅极预备层(30’)、所述隧穿氧化层(20)以及所述衬底(10)形成浅沟槽，在所述浅沟槽中填充隔离物质形成浅沟槽隔离结构(50)；
步骤S103，刻蚀所述掩膜层(40)和所述第一栅极预备层(30’)，形成所述第一栅极(30)；
步骤S104，去除所述掩膜层(40)。
10.根据权利要求9所述的栅极结构形成方法，其特征在于，所述步骤S103包括：
在所述掩膜层(40)表面设置光刻胶层(60)，对所述光刻胶层(60)图形化处理形成与所述第一凸起部(32)对应的光刻图案(61)；
在所述光刻图案(61)的保护下，刻蚀所述掩膜层(40)和所述第一栅极预备层(30’)，形成所述第一栅极(30)。
11.根据权利要求8所述的栅极结构形成方法，其特征在于，所述步骤S100包括：
步骤S111，在所述衬底(10)上设置隧穿氧化层(20)、第一栅极(30)的第一平面部(31)、掩膜层(40)；
步骤S112，刻蚀所述掩膜层(40)、所述第一平面部(31)、所述隧穿氧化层(20)以及所述衬底(10)形成浅沟槽，在所述浅沟槽中填充隔离物质形成浅沟槽隔离结构(50)；
步骤S113，刻蚀所述掩膜层(40)至所述第一平面部(31)的表面，以在所述掩膜层(40)上形成凹槽(41)；
步骤S114，从所述第一平面部(31)的表面沿所述凹槽(41)的侧面形成所述第一凸起部(32)，所述第一凸起部(32)与所述第一平面部(31)形成所述第一栅极(30)；
步骤S115，去除所述掩膜层(40)。
12.根据权利要求11所述的栅极结构形成方法，其特征在于，所述步骤S113包括：
采用干法刻蚀法刻蚀所述掩膜层(40)，优选所述干法刻蚀法为等离子体刻蚀或反应离子刻蚀。
13.根据权利要求11所述的栅极结构形成方法，其特征在于，所述步骤S114包括：
从所述第一平面部(31)的表面沿所述凹槽(41)的侧面沉积形成第一凸起预备部，对所述第一凸起预备部抛光形成所述第一凸起部(32)。
14.根据权利要求8至13中任一项所述的栅极结构形成方法，其特征在于，所述步骤S200包括：
步骤S201，在所述第一栅极(30)的表面形成ONO层(70)；
步骤S202，在所述ONO层(70)上形成第二栅极(80)。
15.根据权利要求14所述的栅极结构形成方法，其特征在于，
所述第一栅极(30)为浮栅，所述第二栅极(80)为控制栅。
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