CN104733368B - 浅沟槽隔离结构的减薄方法 - Google Patents
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Abstract
本申请提供了一种浅沟槽隔离结构的减薄方法。该减薄方法包括：步骤S1，在半导体基底上制作隧穿氧化层、浅沟槽隔离结构和浮栅，半导体基底划分为存储单元区和外围电路区；步骤S2，刻蚀减薄存储单元区和外围电路区的浅沟槽隔离结构，在被刻蚀的浅沟槽隔离结构所在位置形成开口；步骤S3，在存储单元区和外围电路区的浮栅、浅沟槽隔离结构的表面形成ONO层；步骤S4，刻蚀去除外围电路区的ONO层和浮栅；以及步骤S5，刻蚀减薄外围电路区的浅沟槽隔离结构。同时对存储单元区和外围电路区的浅沟槽隔离结构进行刻蚀减薄，简化了减薄的流程；后续刻蚀在ONO层的保护下，有效避免了浅沟槽隔离结构顶部两侧边沟的出现。
Description
技术领域
本申请涉及半导体制造技术领域，具体而言，涉及一种浅沟槽隔离结构的减薄方法。
背景技术
随着半导体制造技术的进步，浅沟槽隔离（STI）已经逐渐取代了传统半导体器件制造所采用的局部硅氧化法等隔离方法。浅沟槽隔离与其他隔离方法相比存在许多优点，主要包括：STI可以获得较窄的半导体器件隔离宽度，从而提高器件集成度；STI可以提升器件表面平坦度，因此可以在光刻时有效控制最小线宽。
由于半导体器件的使用过程中需要对闪存的存储单元区Ⅰ和其外围电路区Ⅱ进行操作，而不同区域需要不同的操作条件，因此存储单元区Ⅰ和其外围电路区Ⅱ的设计规则也明显不同，比如如图6所示存储单元区Ⅰ的浅沟槽隔离结构102的顶面要低于外围电路区Ⅱ的浅沟槽结构的顶面，因此需要对存储单元区Ⅰ和外围电路区Ⅱ的浅沟槽隔离结构102分开进行高度调整。目前，现有技术中常用的浅沟槽隔离结构102的减薄方法如图1所示，包括：
提供具有图2所示的具有隧穿氧化层101、浅沟槽隔离结构102和浮栅103的半导体器件，该半导体器件划分为存储单元区Ⅰ和外围电路区Ⅱ；
在掩膜层的保护下，对图2所示的存储单元区Ⅰ的浅沟槽隔离结构102进行刻蚀，以调节存储单元区Ⅰ的浅沟槽隔离结构102的高度，得到具有图3所示剖面结构的半导体器件；
在图3所示的半导体器件上淀积ONO层104（氧化物层/氮化物层/氧化层），得到具有图4所示剖面结构的半导体器件；
在掩膜层的保护下，对图4中外围电路区Ⅱ的ONO层104、浮栅103进行刻蚀，而保留存储单元区Ⅰ的ONO层104和浮栅103用于形成存储单元区Ⅰ的栅极结构，得到具有图5所示剖面结构的半导体器件；
采用湿法刻蚀方法对图5所示的外围电路区Ⅱ的浅沟槽隔离结构102进行刻蚀，以调节外围电路区Ⅱ的浅沟槽隔离结构102的高度，得到具有图6所示剖面结构的半导体器件；
在对外围电路区Ⅱ的浅沟槽隔离结构102刻蚀过程中会刻蚀掉部分甚至全部的隧穿氧化层101，并且对浅沟槽隔离结构102顶部造成损伤，从而在顶部产生边沟（divot），如图6所示，浅沟槽隔离结构102顶部两侧均出现边沟。
在半导体器件的后续制作过程中该边沟会造成诸多问题并影响半导体器件的电学性能。例如，用以形成晶体管栅极的多晶硅在沉积的过程中会进入浅沟槽隔离结构的边沟内，并且位于边沟内的多晶硅不容易被去除从而残留在半导体器件的边沟内，这会导致晶体管在沟道处产生不均匀的电场。
发明内容
本申请旨在提供一种浅沟槽隔离结构的减薄方法，以解决现有技术中浅沟槽隔离结构顶部出现边沟的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种闪存中浅沟槽隔离结构的减薄方法，该减薄方法包括：步骤S1，在半导体基底上制作隧穿氧化层、浅沟槽隔离结构和浮栅，半导体基底划分为存储单元区和外围电路区；步骤S2，刻蚀减薄存储单元区和外围电路区的浅沟槽隔离结构，在被刻蚀的浅沟槽隔离结构所在位置形成开口；步骤S3，在存储单元区和外围电路区的浮栅、浅沟槽隔离结构的表面形成ONO层；步骤S4，刻蚀去除外围电路区的ONO层和浮栅；以及步骤S5，刻蚀减薄外围电路区的浅沟槽隔离结构。
进一步地，上述步骤S2包括：第一次自对准湿法刻蚀减薄存储单元区和外围电路区Ⅱ的浅沟槽隔离结构；在外围电路区的浮栅和浅沟槽隔离结构上设置第一光刻胶层；第二次自对准湿法刻蚀减薄存储单元区的浅沟槽隔离结构；去除第一光刻胶层。
进一步地，上述步骤S5的刻蚀采用湿法刻蚀进行实施。
进一步地，上述湿法刻蚀的刻蚀液包括HF和缓冲溶剂，缓冲溶剂为双氧水或氟化铵。
进一步地，上述HF和缓冲溶剂的体积比为1:100～1:200。
进一步地，上述ONO层与开口形成共形台阶覆盖结构。
进一步地，上述步骤S3包括：在存储单元区和外围电路区的浮栅、浅沟槽隔离结构的表面热生长或沉积形成第一氧化硅层；在第一氧化硅层上沉积形成氮化硅层；在氮化硅层上热生长或沉积形成第二氧化硅层，其中，沉积为化学气相沉积，优选低压化学气相沉积法或等离子体增强化学气相沉积法。
进一步地，上述步骤S4包括：在存储单元区的ONO层上形成第二光刻胶层；干法刻蚀外围电路区的ONO层和浮栅；去除第二光刻胶层。
进一步地，上述干法刻蚀为等离子体刻蚀或反应离子刻蚀。
进一步地，上述干法刻蚀采用选自HBr、Cl2、O2、N2、NF3、Ar、He和CF4组成的组中的一种或多种作为刻蚀气体。
进一步地，上述干法刻蚀中，浮栅中多晶硅与浅沟槽隔离结构中氧化物的蚀刻选择比为20：1～50:1。
应用本申请的技术方案，在对存储单元区的浅沟槽隔离结构进行刻蚀的同时对外围电路区的浅沟槽隔离结构进行刻蚀减薄，简化了减薄的流程；在后续对外围电路区的ONO层和浮栅进行刻蚀时，会“吃”掉ONO层下方的部分浅沟槽隔离结构，而边缘处的浅沟槽隔离结构在位于浮栅侧壁上的ONO层的保护下没有被“吃”掉，因此，刻蚀去除ONO层和浮栅后浅沟槽隔离结构的两侧高度稍高于中间部分的高度，在进一步刻蚀减薄外围电路的浅沟槽隔离结构时，在两侧没有被“吃”掉的部分的保护下，有效避免了顶部两侧边沟的出现。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了现有技术中浅沟槽隔离结构的减薄方法的流程示意图；
图2至图6示出了实施图1所示减薄方法不同步骤的半导体器件的剖面结构示意图；其中，
图2示出了具有隧穿氧化层、浅沟槽隔离结构和浮栅的半导体器件的剖面结构示意图；
图3示出了对图2所示的存储单元区的浅沟槽隔离结构进行刻蚀后的半导体器件的剖面结构示意图；
图4示出了在图3所示的半导体器件上淀积ONO层后的半导体器件的剖面结构示意图；
图5示出了对图4中外围电路区Ⅱ的ONO层、浮栅进行刻蚀后的半导体器件的剖面结构示意图；
图6示出了对图5所示的外围电路区Ⅱ的浅沟槽隔离结构进行刻蚀后的半导体器件的剖面结构示意图；
图7示出了本申请一种优选实施方式的浅沟槽隔离结构的减薄方法的流程示意图；
图8至图13示出了实施图7所示减薄方法不同步骤的半导体器件的剖面结构示意图；其中，
图8示出了具有隧穿氧化层、浅沟槽隔离结构和浮栅的半导体器件的剖面结构示意图；
图9示出了对图8所示的存储单元区和外围电路区的浅沟槽隔离结构进行刻蚀减薄后的半导体器件的剖面结构示意图；
图10示出了对图9所示的存储单元区的浅沟槽隔离结构进行第二次减薄后的半导体器件的剖面结构示意图；
图11示出了在图10所示的浮栅、浅沟槽隔离结构的表面上形成ONO层后的半导体器件的剖面结构示意图；
图12示出了对图11所示的ONO层和浮栅进行刻蚀后的半导体器件的剖面结构示意图；以及
图13示出了对图12所示外围电路区的浅沟槽隔离结构进行刻蚀减薄后的半导体器件的剖面结构示意图。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方位），并且对这里所使用的空间相对描述作出相应解释。
正如背景技术所介绍的，现有的浅沟槽隔离结构的减薄方法，容易在浅沟槽隔离结构的顶部边缘形成边沟，影响半导体器件的工作性能，本申请为了避免减薄后产生边沟，提出了一种浅沟槽隔离结构的减薄方法，其中图7示出了该减薄方法的流程图，上述减薄方法包括：步骤S1，提供具有隧穿氧化层101、浅沟槽隔离结构102和浮栅103的半导体基底100，半导体基底100划分为存储单元区Ⅰ和外围电路区Ⅱ；步骤S2，刻蚀减薄存储单元区Ⅰ和外围电路区Ⅱ的浅沟槽隔离结构102，在被刻蚀的浅沟槽隔离结构102所在位置形成开口；步骤S3，在存储单元区Ⅰ和外围电路区Ⅱ的浮栅103、浅沟槽隔离结构102的表面沉积形成ONO层104；步骤S4，刻蚀去除外围电路区Ⅱ的ONO层104和浮栅103；以及步骤S5，刻蚀减薄外围电路区Ⅱ的浅沟槽隔离结构102。
本申请提供的减薄方法，在对存储单元区Ⅰ的浅沟槽隔离结构102进行刻蚀的同时对外围电路区Ⅱ的浅沟槽隔离结构102进行刻蚀减薄，简化了减薄的流程；在后续对外围电路区Ⅱ的ONO层104和浮栅103进行刻蚀时，会“吃”掉ONO层104下方的部分浅沟槽隔离结构102，而边缘处的浅沟槽隔离结构102在位于浮栅103侧壁上的ONO层104的保护下而没有被“吃”掉，因此，刻蚀去除ONO层104和浮栅103后，浅沟槽隔离结构102的两侧高度稍高于中间部分的高度，在进一步刻蚀减薄外围电路的浅沟槽隔离结构102时，在两侧没有被“吃”掉的部分的保护下，有效避免了顶部两侧边沟的出现。
现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
为了使本领域技术人员更好地理解本申请，以下将结合附图进一步说明上述的制作方法。
首先执行步骤S1，在如图8所示的半导体基底100上形成隧穿氧化层101、浅沟槽隔离结构102和浮栅103，半导体基底100划分为存储单元区Ⅰ和外围电路区Ⅱ。其中隧穿氧化层101、浅沟槽隔离结构102以及浮栅103均采用现有技术中常用工艺即可，在此不再赘述。
然后执行步骤S2，刻蚀减薄图8所示的存储单元区Ⅰ和外围电路区Ⅱ的浅沟槽隔离结构102，得到具有图9所示剖面结构的半导体器件结构。该刻蚀过程优选湿法刻蚀，进一步优选自对准湿法刻蚀，即选择对刻蚀浅沟槽隔离结构102的介质材料有刻蚀效果，而对浮栅103的多晶硅材料没有刻蚀效果的刻蚀液进行刻蚀，不需要设置光刻胶或其他材质的保护层，而且刻蚀效果易控，当刻蚀至外围电路区Ⅱ的浅沟槽隔离结构102达到预定高度以上3～20nm时即可停止刻蚀。
由于存储单元区Ⅰ的浅沟槽隔离结构102的顶面必须低于外围电路区Ⅱ的浅沟槽隔离结构102的顶面，因此需要刻蚀掉更多的存储单元区Ⅰ的浅沟槽隔离结构102，本领域技术人员可以对图9所示的存储单元区Ⅰ的浅沟槽隔离结构102进行进一步的刻蚀减薄以达到所要求高度的浅沟槽隔离结构102，也可以在完成外围电路区Ⅱ的浅沟槽隔离结构102的减薄后再进行进一步的减薄以达到所要求高度的浅沟槽隔离结构102，本申请优选前者。
因此，在得到图9所示的浅沟槽隔离结构102之后，对存储单元区Ⅰ的浅沟槽隔离结构102进行第二次减薄，优选的减薄过程包括：在外围电路区Ⅱ的浮栅103和浅沟槽隔离结构102上设置第一光刻胶层；第二次自对准湿法刻蚀减薄存储单元区Ⅰ的浅沟槽隔离结构102；去除第一光刻胶层，得到具有图10所示剖面结构的半导体器件。采用第一光刻胶层保护外围电路区Ⅱ的浅沟槽隔离结构102和浮栅103，避免了对存储单元区Ⅰ的浅沟槽隔离结构102进行湿法刻蚀时受到损伤；对存储单元区Ⅰ的浅沟槽隔离结构102进行第二次减薄优选采用上述的自对准湿法刻蚀，自对准湿法刻蚀原理也如上所述。
本申请浅沟槽隔离结构102的介质材料优选二氧化硅，上述的湿法刻蚀所采用的刻蚀液优选对二氧化硅具有良好刻蚀性能的刻蚀液，进一步优选刻蚀液包括HF和缓冲溶剂，缓冲溶剂为双氧水或氟化铵，HF和缓冲溶剂的体积比为1：100～1：200。
在完成对存储单元区Ⅰ的浅沟槽隔离结构102的减薄之后，执行步骤S3，即在图10所示的存储单元区Ⅰ和外围电路区Ⅱ浮栅103、浅沟槽隔离结构102的表面上形成ONO层104，得到具有图11所示剖面结构的半导体器件。位于存储单元区Ⅰ的ONO层104用于作为后续制作的栅极结构的介质层，而位于外围电路区Ⅱ的ONO层104可以作为保护浅沟槽隔离结构102两侧结构的“spacer”。
本申请优选ONO层104与开口形成共形台阶覆盖结构，即位于浮栅103上的ONO层104具有一致的厚度。本申请优选形成ONO层104的过程包括：在存储单元区Ⅰ和外围电路区Ⅱ的浮栅103、浅沟槽隔离结构102的表面热生长或沉积形成第一氧化硅层141；在第一氧化硅层141上沉积形成氮化硅层142；在氮化硅层142上热生长或沉积形成第二氧化硅层143，其中，上述沉积过程可以为化学气相沉积，为了取得较好的沉积形状和效果，进一步优选低压化学气相沉积法或等离子体增强化学气相沉积法。具体的沉积条件本领域技术人员参考现有技术进行选择，在此不再赘述。
在设置了ONO层104之后需要“打开”被掩盖的外围电路区Ⅱ的浅沟槽隔离结构102才能对浅沟槽隔离结构102进行进一步的减薄，因此优选执行步骤S4，对图11所示的ONO层104和浮栅103进行刻蚀，以使浅沟槽隔离结构102裸露，得到具有如图12所示剖面结构的半导体器件。本申请优选采用干法刻蚀去除ONO层104和浮栅103，干法刻蚀流程进一步优选：在存储单元区Ⅰ的ONO层104上形成第二光刻胶层，用于保护存储单元区Ⅰ在后续的干法刻蚀中不受到损伤；干法刻蚀外围电路区Ⅱ的ONO层104和浮栅103；去除第二光刻胶层。利用干法刻蚀的各向异性的特点，位于浮栅103侧壁上的ONO层104由于高度较高，因此刻蚀位于侧壁上的ONO层104所需要的时间较刻蚀位于浮栅103和浅沟槽隔离结构102上的ONO层104所需要的时间长，也就是说刻蚀图11所示的同样高度的浮栅103和位于浮栅103侧壁上的ONO层104时，刻蚀ONO层104所需的时间会较长，那么当浮栅103刻蚀至浅沟槽隔离结构102的表面所在位置时，位于浮栅103侧壁上的ONO层104还没有被刻蚀完，形成类似栅极的“spacer”结构，再进一步对未刻蚀完的浮栅103进行刻蚀时，浅沟槽隔离结构102的两侧边缘在该“spacer”的保护下不会被刻蚀或被刻蚀较慢，而裸露的浅沟槽隔离结构102会被进一步减薄，因此在完成ONO层104和浮栅103的刻蚀后，浅沟槽隔离结构102的两侧边缘比中间部分稍高，如图12所示。
上述干法刻蚀优选等离子体刻蚀或反应离子刻蚀。干法刻蚀优选采用选自HBr、Cl2、O2、N2、NF3、Ar、He和CF4组成的组中的一种或多种作为刻蚀气体。在一种优选的实施方式中，上述干法刻蚀中，优选多晶硅与氧化硅的刻蚀选择比20:1～50:1的刻蚀气体，本申请优选形成浮栅103的材料为多晶硅，形成浅沟槽隔离结构102的材料为氧化硅，因此上述刻蚀气体应用于本申请时能够对浮栅103具有较快的刻蚀速率，而对浅沟槽隔离结构102的刻蚀速率则较慢，进而在浮栅103的刻蚀完成之后浅沟槽隔离结构102被刻蚀部分较少，并且浅沟槽隔离结构的两侧在上述“spacer”的保护下刻蚀速率更慢，被刻蚀的部分更少。本领域技术人员根据以上刻蚀选择比的指导，选择合适的刻蚀气体，比如向包含CF4的混合气体中混入HBr或Cl2作为刻蚀气体，其中的HBr或Cl2对ONO层104中的氧化层具有很好的选择比，HBr的选择比比Cl2更高，因此，本领域技术人员在实施上述干法刻蚀时，可以适当增加刻蚀气体中HBr或Cl2的用量，并且在现有技术中通过有限次试验确定合适的刻蚀的压力、激发功率和偏置电压等参数。
在完成ONO层104和浮栅103的刻蚀之后，优选执行步骤S5，对外围电路区Ⅱ的减薄后的浅沟槽隔离结构102进行进一步的刻蚀减薄，得到具有图13所示剖面结构的半导体器件。优选采用湿法刻蚀进行上述刻蚀减薄过程。在湿法刻蚀过程中，图12中的浅沟槽隔离结构102两侧稍高于中间部分，因此在达到预定高度时，浅沟槽隔离结构102的两侧没有产生边沟，进而有效避免了由于边沟引起的半导体器件的工作性能不可靠的问题。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1、在对存储单元区的浅沟槽隔离结构进行刻蚀的同时对外围电路区的浅沟槽隔离结构进行刻蚀减薄，简化了减薄的流程；
2、在后续对外围电路区的ONO层和浮栅进行刻蚀时，会“吃”掉ONO层下方的部分浅沟槽隔离结构，而边缘处的浅沟槽隔离结构在位于浮栅侧壁上的ONO层的保护下没有被“吃”掉，因此，刻蚀去除ONO层和浮栅后浅沟槽隔离结构的两侧高度稍高于中间部分的高度，在进一步刻蚀减薄外围电路的浅沟槽隔离结构时，在两侧没有被“吃”掉的部分的保护下，有效避免了顶部两侧边沟的出现。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (12)
1.一种浅沟槽隔离结构的减薄方法，其特征在于，所述减薄方法包括：
步骤S1，在半导体基底(100)上制作隧穿氧化层(101)、浅沟槽隔离结构(102)和浮栅(103)，所述半导体基底(100)划分为存储单元区(Ⅰ)和外围电路区(Ⅱ)；
步骤S2，刻蚀减薄所述存储单元区(Ⅰ)和所述外围电路区(Ⅱ)的浅沟槽隔离结构(102)，在被刻蚀的所述浅沟槽隔离结构(102)所在位置形成开口；
步骤S3，在所述存储单元区(Ⅰ)和所述外围电路区(Ⅱ)的所述浮栅(103)、所述浅沟槽隔离结构(102)的表面形成ONO层(104)；
步骤S4，刻蚀去除所述外围电路区(Ⅱ)的所述ONO层(104)和所述浮栅(103)并保留所述隧穿氧化层(101)，所述刻蚀为具有各向异性的干法刻蚀，刻蚀后位于所述浮栅(103)侧壁上的所述ONO层(104)的高度高于位于所述浮栅(103)和所述浅沟槽隔离结构(102)上的所述ONO层(104)的高度；以及
步骤S5，刻蚀减薄所述外围电路区(Ⅱ)的所述浅沟槽隔离结构(102)。
2.根据权利要求1所述的减薄方法，其特征在于，所述步骤S2包括：
第一次自对准湿法刻蚀减薄所述存储单元区(Ⅰ)和所述外围电路区(Ⅱ)的浅沟槽隔离结构(102)；
在所述外围电路区(Ⅱ)的所述浮栅(103)和所述浅沟槽隔离结构(102)上设置第一光刻胶层；
第二次自对准湿法刻蚀减薄所述存储单元区(Ⅰ)的浅沟槽隔离结构(102)；
去除所述第一光刻胶层。
3.根据权利要求2所述的减薄方法，其特征在于，所述步骤S5的刻蚀采用湿法刻蚀进行实施。
4.根据权利要求2或3所述的减薄方法，其特征在于，所述湿法刻蚀的刻蚀液包括HF和缓冲溶剂，所述缓冲溶剂为双氧水或氟化铵。
5.根据权利要求4所述的减薄方法，其特征在于，所述HF和缓冲溶剂的体积比为1:100～1:200。
6.根据权利要求1所述的减薄方法，其特征在于，所述ONO层(104)与所述开口形成共形台阶覆盖结构。
7.根据权利要求6所述的减薄方法，其特征在于，所述步骤S3包括：
在所述存储单元区(Ⅰ)和所述外围电路区(Ⅱ)的所述浮栅(103)、所述浅沟槽隔离结构(102)的表面热生长或沉积形成第一氧化硅层(141)；
在所述第一氧化硅层上沉积形成氮化硅层(142)；
在所述氮化硅层(142)上热生长或沉积形成第二氧化硅层(143)，其中，所述沉积为化学气相沉积。
8.根据权利要求1所述的减薄方法，其特征在于，所述步骤S4包括：
在所述存储单元区(Ⅰ)的所述ONO层(104)上形成第二光刻胶层；
干法刻蚀所述外围电路区(Ⅱ)的ONO层(104)和浮栅(103)；
去除所述第二光刻胶层。
9.根据权利要求8所述的减薄方法，其特征在于，所述干法刻蚀为等离子体刻蚀或反应离子刻蚀。
10.根据权利要求9所述的减薄方法，其特征在于，所述干法刻蚀采用选自HBr、Cl2、O2、N2、NF3、Ar、He和CF4组成的组中的一种或多种作为刻蚀气体。
11.根据权利要求10所述的减薄方法，其特征在于，所述干法刻蚀中，所述浮栅(103)中多晶硅与所述浅沟槽隔离结构(102)中氧化物的蚀刻选择比为20:1～50:1。
12.根据权利要求7所述的减薄方法，其特征在于，所述化学气相沉积为低压化学气相沉积法或等离子体增强化学气相沉积法。
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