KR20070078929A - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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Abstract

플래쉬 메모리 소자의 제조 방법이 제공된다. 플래쉬 메모리 소자의 제공 방법은 셀 영역 및 코어/페리 영역이 정의된 반도체 기판을 제공하고, 반도체 기판 상에 터널 절연막 및 제1 도전막 패턴을 형성하고, 제1 도전막 패턴을 식각 마스크로 하여 반도체 기판 내에 트렌치를 형성하고, 트렌치 및 제1 도전막 패턴 사이를 채우도록 소자 분리막을 형성하고, 셀 영역의 제1 도전막 패턴을 제거하고, 셀 영역의 터널 절연막 및 소자 분리막 측면에 컨포말하게 제2 도전막 패턴을 형성하고, 제1 및 제2 도전막 패턴 상에 게이트간 절연막 및 제3 도전막 패턴을 형성하고, 제3 도전막, 게이트간 절연막, 제1 및 제2 도전막 패턴을 차례대로 패터닝하여 컨트롤 게이트 및 플로팅 게이트를 완성하는 것을 포함한다.
플래쉬 메모리 소자, 희생막

Description

플래쉬 메모리 소자의 제조 방법{Method for fabricating flash memory device}
도 1 내지 도 11은 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 101: 트렌치
102: 소자 분리막 112a, 114a, 116a: 절연막
112, 114, 116: 터널 절연막 120a: 제1 도전막
120: 제1 도전막 패턴 122a: 제2 도전막
122: 제2 도전막 패턴 130: 희생 폴리머
140: 게이트간 절연막 150: 컨트롤 게이트
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 생산성이 향상된 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치로써, 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이며, 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리 장치(nonvolatile memory device)이다. 불휘발성 메모리 장치는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다.
전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리 장치(nonvolatile memory device)인 플래쉬 메모리 소자(flash memory device)는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)의 적층 구조로 된 단위 셀(unit cell)로 구성된다.
플래쉬 메모리 소자에서 반도체 기판에 형성된 채널 영역과 플로팅 게이트 사이에는 터널 절연막이 형성되어 있고, 플로팅 게이트와 컨트롤 게이트 사이에는 게이트간 절연막이 형성되어 있다. 여기서 터널 절연막 및 게이트간 절연막은 일정한 유전율(dielectric constant)을 갖는 유전막이므로 반도체 기판의 채널 영역과 플로팅 게이트 사이에는 커패시턴스(Ctunnel)가 존재하게 되고, 플로팅 게이트와 컨트롤 게이트 사이에는 커패시턴스(Cinterpoly)가 존재하게 된다. 이러한 커패시턴스들은 워드 라인인 컨트롤 게이트에 인가된 전압에 대한 플로팅 게이트의 전압 변화량을 결정하는 커플링비(Ctunnel/(Ctunnel + Cinterpoly))의 주요 변수가 된다.
이러한 커플링 비를 증가시키기 위해서 플로팅 게이트를 박스(box)형에서 유(U)자형으로 변경하여 형성할 수 있다. 유자형 플로팅 게이트는 특히 반도체 소자의 크기가 작은 셀 영역에서 주로 사용된다.
유자형 플로팅 게이트를 형성하기 위하여 반도체 기판 상에 도전막을 컨포말하게 형성한 후, 도전막을 유자형으로 분리할 때에, 도전막의 손상을 방지하기 위하여 희생막이 사용된다. 즉, 도전막 상에 희생막을 형성한 후, 도전막을 분리하는 식각 공정을 진행하게 된다. 여기서, 일반적으로 희생 산화막을 사용하게 되는데, 희생 산화막을 사용하는 경우, 공정이 복잡해지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 생산성이 향상된 플래쉬 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법은 셀 영역 및 코어/페리 영역이 정의된 반도체 기판을 제공하고, 상기 반도체 기판 상에 터널 절연막 및 제1 도전막 패턴을 형성하고, 상기 제1 도전막 패턴을 식각 마스크로 하여 상기 반도체 기판 내에 트렌치를 형성하고, 상기 트렌치 및 상기 제1 도전막 패턴 사이를 채우도록 소자 분리막을 형성하고, 상 기 셀 영역의 제1 도전막 패턴을 제거하고, 상기 셀 영역의 터널 절연막 및 상기 소자 분리막 측면에 컨포말하게 제2 도전막 패턴을 형성하고, 상기 제1 및 제2 도전막 패턴 상에 게이트간 절연막 및 제3 도전막 패턴을 형성하고, 상기 제3 도전막, 게이트간 절연막, 제1 및 제2 도전막 패턴을 차례대로 패터닝하여 컨트롤 게이트 및 플로팅 게이트를 완성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
이하, 도 1 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법에 대하여 설명한다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
기판(100)은 셀 영역과 코어/페리 영역으로 구분되며, A 영역은 셀 영역을 정의하고, B 영역 및 C 영역은 코어/페리 영역을 정의한다. 또한, 코어/페리 영역 (B,C)은 저전압 트랜지스터 영역과 고전압 트랜지스터 영역으로 구분되는데, B 영역은 저전압 트랜지스터 영역을 정의하고, C 영역은 고전압 트랜지스터 영역을 정의한다. 여기서, 저전압 트랜지스터란, 고전압 트랜지스터와 비교하여, 상대적으로 구동 전압이 작은 트랜지스터를 의미한다.
먼저, 도 1을 참조하면, 기판(100) 상에 절연막(112a, 114a, 116a) 및 제1 도전막(120a)을 형성한다. 여기서, 절연막(112a, 114a, 116a)은 열산화 공정으로 형성할 수 있다. 셀 영역(A) 및 저전압 트랜지스터 영역(B)에는 상대적으로 얇은 두께의 절연막(112a, 114a)이 형성되며, 고전압 트랜지스터 영역(C)에는 상대적으로 두꺼운 두께의 절연막(116a)이 형성된다.
제1 도전막(120a)은 예를 들어, 폴리 실리콘막으로 형성할 수 있으며, 화학 기상 증착의 방법으로 형성할 수 있다. 또한 제1 도전막(120a)의 두께는 예를 들어, 500~1500Å로 형성할 수 있다.
이어서, 도 2를 참조하면, 절연막(112a, 114a, 116a) 및 제1 도전막(120a)을 패터닝하여 절연막 패턴(112, 114, 116) 및 제1 도전막 패턴(120)을 형성한다. 여기서, 절연막 패턴(112, 114, 116) 및 제1 도전막 패턴(120)은 소자 분리막이 형성될 영역이 오픈되도록 형성한다.
이어서, 도 3을 참조하면, 제1 도전막 패턴(120)을 식각 마스크로 하여 반도체 기판(100) 상에 트렌치(101)를 형성한다.
이어서, 도 4를 참조하면, 트렌치(101) 및 제1 도전막 패턴(120) 사이를 매립하여 소자 분리막(102)을 형성한다. 소자 분리막(102)은 STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX)로 형성할 수 있다. 구체적으로 설명하면, 트렌치(101) 내부 및 제1 도전막 패턴(120) 상에 산화막을 형성한다. 이어서, 제1 도전막 패턴(120)을 식각 정지막으로 하여 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 진행하여 소자 분리막(102)을 형성한다. 이 때, 화학적 기계적 연마 공정에서 사용되는 슬러리(slurry)는 산화막과 제1 도전막 패턴(120)과의 선택비가 80 이상일 수 있다.
산화막과 제1 도전막 패턴(120)과의 선택비가 큰 슬러리를 사용하면, 제1 도전막 패턴(120)을 식각 정지막으로 하여 화학적 기계적 연마 공정을 진행할 때에 평평도와 균일성이 보다 우수한 표면을 형성할 수 있다.
이어서, 도 5를 참조하면, 셀 영역(A)의 제1 도전막 패턴(120)을 제거한다. 이 때, 셀 영역(A)만 오픈되도록 포토 레지스트(photo resist) 패턴을 형성한 후 셀 영역(A)의 제1 도전막 패턴(120)을 제거한다. 이 때, 셀 영역(A)의 제1 도전막 패턴(120) 하부의 절연막 패턴(112)은 손상되지 않도록 한다. 여기서, 제1 도전막 패턴(120) 하부의 절연막 패턴(112)이 손상되지 않도록 하기 위해서, 제1 도전막 패턴(120)을 절연막 패턴(112) 상부에 일부 남겨놓을 수도 있다.
이어서, 도 6을 참조하면, 반도체 기판(100) 전면에 컨포말하게 제2 도전막(122a)을 형성한다. 제2 도전막(122a)의 두께는 예를 들어, 약 100~300Å일 수 있다.
이어서, 도 7을 참조하면, 제2 도전막(122a) 상에 희생 폴리머(130)를 형성한다. 희생 폴리머(130)는 후속 공정인 애싱(ashing) 공정에 의해 쉽게 제거될 수 있는 물질로 형성한다. 또한, 후속 공정인 소자 분리막(102) 제거 공정에서 쉽게 제거되지 않는 물질이어야 한다.
이어서, 도 8을 참조하면, 셀 영역(A)에서 소자 분리막(102)에 의해 제2 도전막(122a)이 분리되도록 제2 도전막(122a) 및 희생 폴리머(130)의 일부를 제거한다. 여기서, 제2 도전막(122a) 및 희생 폴리머(130)의 일부를 제거하는 것은 화학적 기계적 연마 공정에 의해서 제거한다. 화학적 기계적 연마 공정에서 사용되는 슬러리는 희생 폴리머(130)와 제2 도전막(122a) 과의 선택비가 5 이하인 물질을 사용할 수 있다. 또는 제2 도전막(122a)과 희생 폴리머(130)와의 선택비가 5 이하인 물질을 사용할 수 있다. 희생 폴리머(130)와 제2 도전막(122a)과의 선택비 차이가 크지 않은 슬러리를 사용하면, 화학적 기계적 연마 공정 시에, 희생 폴리머(130)와 제2 도전막(122a)을 동시에 제거할 수 있다. 따라서, 화학적 기계적 연마 공정 진행 시에 공정을 빠른 속도로 진행할 수 있다. 이 때, 희생 폴리머(130)의 제거 속도는 예를 들어, 1500Å/min 이상이 되도록 조절한다.
종래에 희생막으로 산화막을 사용한 경우, 희생막인 산화막과 제2 도전막(122a)과의 선택비 차이가 커서 제2 도전막(122a)을 분리하는 화학적 기계적 연마 공정의 진행 시간이 길었다. 희생막인 산화막과 제2 도전막(122a)을 한번에 제거하기가 어려워, 화학적 기계적 연마 공정을 2단계로 나누어 진행하기도 하였다. 희생 폴리머(130)와 제2 도전막(122a)과의 선택비 차이가 크지 않은 슬러리를 사용하면, 화학적 기계적 연마 공정 진행 시에 공정을 빠른 속도로 진행할 수 있고, 따라서 공정 시간이 단축되고 생산성이 늘어날 수 있다.
이어서, 도 9를 참조하면, 소자 분리막(102)을 일정 깊이까지 제거한다. 이 때, 소정 깊이까지는 습식 식각을 통해 소자 분리막(102)을 제거할 수 있으며, 이어서 건식 식각을 통해 원하는 깊이까지 제거한다. 습식 식각을 통해 소자 분리막(102)을 모두 제거하는 경우, 에천트에 의해 절연막 패턴(112, 114, 116)이 손상을 받을 수 있기 때문이다. 소자 분리막(102)을 제거할 때에, 셀 영역(A)의 제2 도전막 패턴(120) 상부에는 희생 폴리머(130)가 채워져 있다. 희생 폴리머(130)는 식각 공정에서 쉽게 제거되지 않는 물질을 사용하므로 제2 도전막 패턴(120)이 식각 공정에서 손상받는 것을 보호해 준다.
이어서, 도 10을 참조하면, 제2 도전막(122a) 상에 잔류한 희생 폴리머(130)를 제거한다. 이 때, 제2 도전막(122a) 상에 잔류한 희생 폴리머(130)를 제거하는 것은 애싱 공정에 의하여 제거할 수 있다.
이어서, 도 11을 참조하면, 셀 영역(A)의 제2 도전막(122a) 및 코어/페리 영역(B, C)의 제1 도전막(120a) 상에 게이트간 절연막(140)을 형성한다. 게이트간 절연막(140)은 제1 및 제2 도전막(122a) 상에 컨포말하게 형성되며, 예를 들어, ONO(Oxide Nitride Oxcide)막으로 형성할 수 있다.
이어서, 게이트간 절연막(150) 상부에 제3 도전막을 형성한다. 제3 도전막은 폴리 실리콘으로 형성할 수 있다. 이어서, 제3 도전막, 게이트간 절연막(140), 제1 및 제2 도전막 패턴(120, 122)을 차례대로 패터닝하여 컨트롤 게이트(150) 및 플로팅 게이트(120, 122)를 완성한다.
본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법에 따르면, 소 자 분리막(102)을 형성하기 위한 식각 마스크로 폴리 실리콘 등을 선택함으로써, 화학적 기계적 연마 공정을 진행할 때에 평평도와 균일성이 보다 우수한 표면을 형성할 수 있다.
또한, 희생막으로써 희생 폴리머(130)를 사용함으로써, 공정이 단순해지고, 시간이 절약되게 된다. 따라서, 생산성이 늘어날 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 비휘발성 메모리 소자 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 소자 분리막을 형성하기 위한 식각 마스크로 폴리 실리콘 등을 선택함으로써, 화학적 기계적 연마 공정을 진행할 때에 평평도와 균일성이 더 우수한 표면을 형성할 수 있다.
둘째, 희생막으로써 희생 폴리머를 사용함으로써, 공정이 단순해지고, 시간이 절약되어 생산성이 늘어날 수 있다.

Claims (8)

  1. 셀 영역 및 코어/페리 영역이 정의된 반도체 기판을 제공하고,
    상기 반도체 기판 상에 터널 절연막 및 제1 도전막 패턴을 형성하고,
    상기 제1 도전막 패턴을 식각 마스크로 하여 상기 반도체 기판 내에 트렌치를 형성하고,
    상기 트렌치 및 상기 제1 도전막 패턴 사이를 채우도록 소자 분리막을 형성하고,
    상기 셀 영역의 제1 도전막 패턴을 제거하고,
    상기 셀 영역의 터널 절연막 및 상기 소자 분리막 측면에 컨포말하게 제2 도전막 패턴을 형성하고,
    상기 제1 및 제2 도전막 패턴 상에 게이트간 절연막 및 제3 도전막 패턴을 형성하고,
    상기 제3 도전막, 게이트간 절연막, 제1 및 제2 도전막 패턴을 차례대로 패터닝하여 컨트롤 게이트 및 플로팅 게이트를 완성하는 것을 포함하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 트렌치 및 상기 제1 도전막 패턴 사이를 채우도록 소자 분리막을 형성하는 것은
    상기 트렌치 내부 및 상기 제1 도전막 패턴 상에 산화막을 형성하고,
    상기 제1 도전막 패턴을 식각 정지막으로 하여 화학적 기계적 연마 공정을 진행하는 것을 포함하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 2항에 있어서,
    상기 화학적 기계적 연마 공정에서 사용되는 슬러리(slurry)는 상기 산화막과 상기 제1 도전막 패턴과의 선택비가 80 이상인 플래쉬 메모리 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 셀 영역의 터널 절연막 및 상기 소자 분리막 측면에 컨포말하게 제2 도전막 패턴을 형성하는 것은,
    상기 반도체 기판 전면에 제2 도전막을 컨포말하게 형성하고,
    상기 제2 도전막 상에 희생 폴리머를 형성하고,
    상기 셀 영역에서 상기 소자 분리막에 의해 상기 제2 도전막이 분리되도록 상기 제2 도전막 및 상기 희생 폴리머의 일부를 제거하고,
    상기 제2 도전막 상에 잔류한 상기 희생 폴리머를 제거하는 것을 포함하는 플래쉬 메모리 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 제2 도전막 상에 잔류한 희생 폴리머를 제거하는 것은 애싱(ashing) 공정에 의하여 제거하는 플래쉬 메모리 소자의 제조 방법.
  6. 제 4항에 있어서,
    상기 소자 분리막에 의해 상기 제2 도전막이 분리되도록 상기 제2 도전막 및 상기 희생 폴리머의 일부를 제거하는 것은 화학적 기계적 연마 공정에 의하여 제거하는 플래쉬 메모리 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 화학적 기계적 연마 공정에 사용되는 슬러리는 상기 제2 도전막과 상기 소자 분리막과의 선택비가 80 이상인 플래쉬 메모리 소자의 제조 방법.
  8. 제 6항에 있어서,
    상기 화학적 기계적 연마 공정에 사용되는 슬러리는 상기 희생 폴리머와 상기 제2 도전막과의 선택비가 5 이하이거나, 상기 제2 도전막과 상기 희생 폴리머와의 선택비가 5 이하인 플래쉬 메모리 소자의 제조 방법.
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CN104733368A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的减薄方法
CN104733368B (zh) * 2013-12-18 2018-05-25 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的减薄方法

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