JP2006128673A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ポリシリコン膜の内部のヴォイドによる影響を減少させることができる半導体装置の製造方法を提供する。
【解決手段】基板の表面を露出させる少なくとも一つの開口を有する絶縁パターン１１６を基板の上部に形成する。ヴォイドを有する第１ポリシリコン層を、開口を満たすように基板の上部に形成する。第１ポリシリコン層の上部を除去して、リセスが露出するようにヴォイドをリセスに拡張する。リセスを埋め立てるように第２ポリシリコン層１３２を基板の上部に形成する。
【選択図】図９
【解決手段】基板の表面を露出させる少なくとも一つの開口を有する絶縁パターン１１６を基板の上部に形成する。ヴォイドを有する第１ポリシリコン層を、開口を満たすように基板の上部に形成する。第１ポリシリコン層の上部を除去して、リセスが露出するようにヴォイドをリセスに拡張する。リセスを埋め立てるように第２ポリシリコン層１３２を基板の上部に形成する。
【選択図】図９
Description
本発明は、半導体装置の製造方法に係わり、より詳細には、半導体素子を製造する期間にポリシリコンに形成されたヴォイドを除去する半導体装置の製造方法に関する。
一般的に、半導体メモリ装置は、ＤＲＡＭ及びＳＲＡＭのような揮発性メモリ装置、並びにＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリのような不揮発性メモリを含む。揮発性メモリ装置に保存されたデータは時間が経過した後に消失する反面、データの速い入／出力が可能である。反面、不揮発性メモリに保存されたデータは時間が経過しても消失しない反面、入／出力機能は揮発性メモリより遅い。
フラッシュメモリ装置は、一般的にＦ−Ｎトンネリングまたはチャンネル熱電子注入を用いてデータを入／出力する。
フラッシュメモリ装置は、一般的にＦ−Ｎトンネリングまたはチャンネル熱電子注入を用いてデータを入／出力する。
一般的なフラッシュメモリセルの製造方法では、素子分離膜が半導体基板上に提供され、酸化膜が前記素子分離膜上に形成される。前記酸化膜が、前記半導体基板の一部が露出するまでパターニングされ、酸化膜パターンが形成される。後続工程において、フローティングゲートは露出した部分に形成される。トンネル酸化膜及び第１ポリシリコン層は、結果構造物上に順次形成される。前記第１ポリシリコン層が、前記トンネル酸化膜が露出するまで平坦化され、フローティングゲートが形成される。前記トンネル酸化膜及び前記酸化膜パターンは、部分的にエッチングされる。誘電体膜は前記結果構造物上に形成される。第２ポリシリコン層、タングステンシリサイド層及びハードマスクは、誘電体膜上に順次形成される。第２ポリシリコン層、タングステンシリサイド層及びハードマスクがパターニングされ、コントロールゲートが形成される。不純物は、前記フローティングゲートを通じて露出した半導体基板の一部分に注入され、不純物領域を形成する。
前述した方法によると、前記フローティングゲートは半導体基板を部分的に露出させる酸化膜パターンによって自己整列する。
前述した方法によると、前記フローティングゲートは半導体基板を部分的に露出させる酸化膜パターンによって自己整列する。
最近、半導体装置がより集積化されることに伴って、半導体基板を部分的に露出させる酸化膜パターンによって定義された開口の縦横比が増加しつつある。前記縦横比が増加することにより、前記開口を満たす第１ポリシリコン層の内部にヴォイドが生成される。
前記ヴォイドは、前記第１ポリシリコン層を平坦化する間開放される。前記ヴォイドは前記フローティングゲート上に形成される誘電体膜の絶縁破壊電圧特性を劣化、及び／または前記フラッシュメモリ装置のカップリング割合を減少させる。前記ヴォイドはまた前記誘電体膜の漏洩電流特性を劣化させる。
前記のような問題点を解決するための本発明の目的は、ポリシリコン膜の内部のヴォイドによる影響を減少させることができる半導体装置の製造方法を提供することにある。
前記目的を達成するための本発明の半導体装置の製造方法によると、基板の表面を露出させる少なくとも一つの開口を有する絶縁パターンを基板の上部に形成する。ヴォイドを有する第１ポリシリコン層を、開口を満たすように基板の上部に形成する。第１ポリシリコン層の上部を除去して、リセスが露出するようにヴォイドをリセスに拡張する。リセスを埋め立てるように第２ポリシリコン層を基板の上部に形成する。
以下、本発明による望ましい実施例を添付した図面を参照して詳細に説明する。
図１から図１２は、本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
図１は、本発明の一実施例による半導体基板上に形成されたパッド酸化膜とマスク層を説明するための断面図であり、図２は、図１に示したマスク層から形成されたマスクパターンを説明するための断面図である。
図１は、本発明の一実施例による半導体基板上に形成されたパッド酸化膜とマスク層を説明するための断面図であり、図２は、図１に示したマスク層から形成されたマスクパターンを説明するための断面図である。
図１及び図２に示すように、シリコンウエハーのような半導体基板１００上にパッド酸化膜１０２を形成し、そして前記パッド酸化膜１０２上にマスク層１０４を形成する。
前記パッド酸化膜１０２は、熱酸化工程、化学気相蒸着（ＣＶＤ）工程などを通じて厚さ約７０Å〜１００Å程度で形成することができる。前記パッド酸化膜１０２は、半導体基板１００の表面処理のために約７５０℃〜９００℃程度の温度にて形成されることが望ましい。
前記パッド酸化膜１０２は、熱酸化工程、化学気相蒸着（ＣＶＤ）工程などを通じて厚さ約７０Å〜１００Å程度で形成することができる。前記パッド酸化膜１０２は、半導体基板１００の表面処理のために約７５０℃〜９００℃程度の温度にて形成されることが望ましい。
前記マスク層１０４は、シリコン窒化物で形成することができ、ＳｉＨ2Ｃｌ2ガス、ＳｉＨ4ガス、ＮＨ3ガスなどを用いる低圧化学気相蒸着（ＬＰＣＶＤ）工程またはプラズマ強化化学気相蒸着（ＰＥＣＶＤ）工程を通じて約１５００Å程度の厚さで形成することができる。
前記マスク層１０４上にフォトレジストフィルム（図示せず）が形成される。フォトレジストフィルムが、フォトリソグラフィ工程を通じて部分的にパターニングされ、前記マスク層１０４上にはフォトレジストパターン１０６が形成される。前記マスク層１０４は、フォトレジストパターン１０６を通じて部分的に露出される。
図２に示すように、前記フォトレジストパターン１０６をエッチングマスクとするエッチング工程を通じて前記マスク層１０４及びパッド酸化膜１０２を順次エッチングすることによって、素子分離領域１００ａを露出させるマスクパターン１０８とパッド酸化膜パターン１１０を形成する。具体的に、前記マスクパターン１０８及びパッド酸化膜パターン１１０は、半導体基板１００上に前記素子分離領域１００ａを露出させる第１開口１１２を限定する。
図２に示すように、前記フォトレジストパターン１０６をエッチングマスクとするエッチング工程を通じて前記マスク層１０４及びパッド酸化膜１０２を順次エッチングすることによって、素子分離領域１００ａを露出させるマスクパターン１０８とパッド酸化膜パターン１１０を形成する。具体的に、前記マスクパターン１０８及びパッド酸化膜パターン１１０は、半導体基板１００上に前記素子分離領域１００ａを露出させる第１開口１１２を限定する。
前記エッチング工程の例としては、プラズマを用いる乾式エッチング工程、反応性イオンエッチング工程などがある。
前記マスクパターン１０８及びパッド酸化パターン１１０を形成した後、前記フォトレジストパターン１０６はＯ2プラズマを用いたアッシング工程またはストリップ工程を通じて除去される。
前記マスクパターン１０８及びパッド酸化パターン１１０を形成した後、前記フォトレジストパターン１０６はＯ2プラズマを用いたアッシング工程またはストリップ工程を通じて除去される。
図３は、図２に示したマスクパターンを用いて半導体基板に形成されたトレンチを説明するための断面図である。図４は、図３に示したトレンチを埋め立てるフィールド絶縁パターンを説明するための断面図である。
図３及び図４に示すように、前記マスクパターン１０８をエッチングマスクとして用いるエッチング工程を用いて素子分離領域１００ａをエッチングし、半導体基板１００の内部に半導体基板１００を横切る第１方向にトレンチ１１４を形成する。前記トレンチ１１４は、約１０００Å〜５０００Å程度の深さを有するように形成することができる。望ましくは、約２３００Å程度の深さを有するよう形成することができる。
前述によると、前記フォトレジストパターン１０６を用いて第１開口１１２を形成した後、前記マスクパターン１０８を用いてトレンチ１１４を形成する。選択的に、前記フォトレジストパターン１０６を用いて前記第１開口１１２及びトレンチ１１４を同一のプロセスチャンバー内で同時にインシチュ方式で形成することもできる。
前記トレンチ１１４を形成するためのエッチング工程を行う期間に発生した半導体基板１００の損傷を修理し、漏洩電流の発生を防止または減少させるために、前記トレンチ１１４の内側面に対する熱酸化処理を行い、前記トレンチ１１４の内側面上に約５０Å〜２５０Å程度の厚さを有するトレンチ酸化膜（図示せず）を形成する。
なお、後続して形成される膜、例えば、フィールド絶縁膜（図示せず）から炭素または水素のような不純物が、前記トレンチ１１４によって定義されたアクティブ領域１００ｂに拡散することを防止するために、前記トレンチ酸化膜上にライナー窒化膜（図示せず）を約５０Å〜１００Å程度の厚さで形成することができる。
前記フィールド絶縁膜（図示せず）はトレンチ１１４及び開口１１２の内部に形成される。前記フィールド絶縁膜は、シリコン酸化物で形成可能であり、前記シリコン酸化物の例としては、ＵＳＧ、ＴＥＯＳ、またはＨＤＰ酸化物などがある。望ましくは、ＳｉＨ4、Ｏ2及びＡｒガスをプラズマソースとして用いて形成されたＨＤＰ酸化物を用いる。
前記フィールド絶縁膜の上部を化学的機械的研磨（ＣＭＰ）工程のような平坦化工程を通じて前記マスクパターン１０８の表面が露出するまで除去することで、フィールド絶縁パターン１１６を形成する。フィールド絶縁パターン１１６は素子分離膜として機能し、半導体基板１００のアクティブ領域１００ｂを定義する。
図５は、図４に示したフィールド絶縁パターンによって定義されたアクティブ領域を露出させる第２開口を説明するための断面図である。
図５に示すように、前記マスクパターン１０８及びパッド酸化膜パターン１１０を乾式エッチング工程または湿式エッチング工程によって除去して、アクティブ領域１００ｂを露出させる第２開口１１８を形成する。前記第２開口１１８は、フィールド絶縁パターン１１６によって限定される。例えば、湿式エッチング工程には、燐酸及び希釈されたフッ酸溶液を含むエッチング液を用いる。フィールド絶縁パターン１１６の表面部位は、前記マスクパターン１０８及びパッド酸化膜１１０を除去する期間、部分的にエッチングされることがある。
図５に示すように、前記マスクパターン１０８及びパッド酸化膜パターン１１０を乾式エッチング工程または湿式エッチング工程によって除去して、アクティブ領域１００ｂを露出させる第２開口１１８を形成する。前記第２開口１１８は、フィールド絶縁パターン１１６によって限定される。例えば、湿式エッチング工程には、燐酸及び希釈されたフッ酸溶液を含むエッチング液を用いる。フィールド絶縁パターン１１６の表面部位は、前記マスクパターン１０８及びパッド酸化膜１１０を除去する期間、部分的にエッチングされることがある。
図６は、図５に示したアクティブ領域及びフィールド絶縁パターン上に形成された第１ポリシリコン層を説明するための断面図である。
図６に示すように、露出したアクティブ領域１００ｂ上に第１誘電膜（またはトンネル酸化膜）１２０が形成される。前記第１誘電膜１２０としては、熱酸化工程を通じて形成されたシリコン酸化膜を用いてもよい。選択的に前記第１誘電膜１２０には、フッ素ドーピングされたシリコン酸化膜、炭素ドーピングされたシリコン酸化膜、及び／または低誘電率物質膜などを用いてもよい。
図６に示すように、露出したアクティブ領域１００ｂ上に第１誘電膜（またはトンネル酸化膜）１２０が形成される。前記第１誘電膜１２０としては、熱酸化工程を通じて形成されたシリコン酸化膜を用いてもよい。選択的に前記第１誘電膜１２０には、フッ素ドーピングされたシリコン酸化膜、炭素ドーピングされたシリコン酸化膜、及び／または低誘電率物質膜などを用いてもよい。
前記低誘電率物質膜は、ポリアリルエーテル系樹脂、環状フッ素樹脂、シロキサン共重合体、フッ化ポリアリルエーテル系樹脂、ポリペンタフッ素スチレン、ポリテトラフッ素スチレン系樹脂、フッ化ポリイミド樹脂、フッ化ポリナフタレン、及びポリサイド樹脂などのような有機ポリマーで構成することができる。前記有機ポリマーは、ＰＥＣＶＤ、ＨＤＰ−ＣＶＤ、ＡＰＣＶＤ、及び／またはスピンコーティングなどのような工程で形成することができる。
前記第１誘電膜１２０及び前記フィールド絶縁パターン１１６上に第１ポリシリコン層１２２を形成して前記開口１１８を十分埋め立てる。例えば、前記第１ポリシリコン層１２２は、低圧化学気相蒸着（ＬＰＣＶＤ）工程を通じて形成することができる。不純物は、前記第１ポリシリコン層１２２の内部に、不純物の拡散工程、イオン注入工程、またはインシチュドーピング工程を通じて注入することができる。
前記第１ポリシリコン層１２２を形成するとき、前記第２開口１１８の内部を満たす第１ポリシリコン層１２２の内部には、前記フィールド絶縁パターン１１６の幾何学的な形状及び第２開口１１８の形状によって、約数十Å程度の幅を有するヴォイド１２４を生成する可能性がある。ヴォイド１２４の寸法及び個数は、第２開口１１８の縦横比に比例する。前記ヴォイド１２４は、後続して形成されるフローティングゲートの電気的な特性を劣化させる。前記ヴォイド１２４は、前記第１方向に連続に延びる可能性もある。また、一般的に前記第１方向に沿って複数のヴォイド１２４が局部的に生成される。
図７は、図５に示した第２開口内に形成された第１予備ポリシリコンパターンを説明するための断面図である。
図７に示すように、第１ポリシリコン層１２２は平坦化され、第２開口１１８内に第１予備ポリシリコンパターン１２６を形成する。フィールド絶縁パターン１１６の上部面が露出するまで、化学的機械的研磨工程のような平坦化工程を行うことで、第２開口１１８内に第１予備ポリシリコンパターン１２６を形成する。平坦化は、前記第１予備ポリシリコンパターン１２６を形成する期間、第１ポリシリコン１２２内で生成されたヴォイド１２４を開放する。前記開放されたヴォイド１２４ａは「Ｖ」字形状の断面を有し、約５０Å〜１５０Å程度の幅を有する。また、前記第１方向に沿って複数のヴォイド１２４ａが第１予備ポリシリコンパターン１２６の上部面の中央部位を通じて連続に開放される。
図８は、図５に示した第２開口内に形成された第２予備ポリシリコンパターンを説明するための断面図である。
例えば、前記第２予備ポリシリコンパターン１２８は、第１予備ポリシリコンパターン１２６の表面部位を湿式エッチング工程を通じて部分エッチングすることで形成することができる。前記エッチング工程は、露出したヴォイド１２４ａのサイズを増加させ、平均幅が約１００Å〜３００Å程度であるリセス１３０を形成する。前記湿式エッチング工程には、ＳＣ−１またはＮＳＣ−１などのようなエッチング液を用いることができる。前記第１予備ポリシリコンパターン１２６の表面部位をエッチングする期間や前記化学的機械的研磨工程を行った後に発生し第１予備ポリシリコンパターン１２６上に残留するスラリー及び研磨副産物が除去される。
例えば、前記第２予備ポリシリコンパターン１２８は、第１予備ポリシリコンパターン１２６の表面部位を湿式エッチング工程を通じて部分エッチングすることで形成することができる。前記エッチング工程は、露出したヴォイド１２４ａのサイズを増加させ、平均幅が約１００Å〜３００Å程度であるリセス１３０を形成する。前記湿式エッチング工程には、ＳＣ−１またはＮＳＣ−１などのようなエッチング液を用いることができる。前記第１予備ポリシリコンパターン１２６の表面部位をエッチングする期間や前記化学的機械的研磨工程を行った後に発生し第１予備ポリシリコンパターン１２６上に残留するスラリー及び研磨副産物が除去される。
前記ＮＳＣ−１は、約３〜１０：１：６０〜２００のモル比を有するＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2Ｏを含み、例えば前記ＮＳＣ−１は約４：１：９５のモル比を有するＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2Ｏを含む。また例えば、前記湿式エッチング工程は、約７０℃〜９０℃の温度、例えば約８０℃にて行われる。
フィールド絶縁パターン１１６の表面部位もまた部分的にエッチングするることができる。
前記第１予備ポリシリコンパターンは、部分的にエッチングされ、第２予備ポリシリコンパターン１２８が生成される。例えば、前記ＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2Ｏが１：４：２０のモル比で混合されたＳＣ−１を用いて約７０℃の温度にてエッチングすると、第１予備ポリシリコンパターン１２６のポリシリコンと第１絶縁膜パターン１１６のシリコン酸化物とのエッチング選択比は約５．５：１程度である。即ち、前記ポリシリコンのエッチング率が約８Å／ｍｉｎであり、前記シリコン酸化物のエッチング率が約１．４Å／ｍｉｎ程度である。
前記第１予備ポリシリコンパターンは、部分的にエッチングされ、第２予備ポリシリコンパターン１２８が生成される。例えば、前記ＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2Ｏが１：４：２０のモル比で混合されたＳＣ−１を用いて約７０℃の温度にてエッチングすると、第１予備ポリシリコンパターン１２６のポリシリコンと第１絶縁膜パターン１１６のシリコン酸化物とのエッチング選択比は約５．５：１程度である。即ち、前記ポリシリコンのエッチング率が約８Å／ｍｉｎであり、前記シリコン酸化物のエッチング率が約１．４Å／ｍｉｎ程度である。
選択的に、もし第１ポリシリコンパターン１２６がＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2Ｏが４：１：９５のモル比で混合されたＮＳＣ−１を用いて約８０℃の温度でエッチングされると、前記第１予備ポリシリコンパターン１２６のポリシリコンと第１絶縁膜パターン１１６のシリコン酸化物とのエッチング選択比は約１２．５：１程度である。即ち、前記ポリシリコンのエッチング率が約３１．５Å／ｍｉｎ程度であり、前記シリコン酸化物のエッチング率が約２．５Å／ｍｉｎ程度である。
前記のように、開放されたヴォイド１２４ａの拡張によって選択的に形成されたリセス１３０は、「Ｕ」字形状の断面形状を有するので、後続の第２ポリシリコン層の蒸着過程で容易に埋め立てることができる。
前記第１予備ポリシリコンパターン１２６の表面部位をエッチングする期間、Ｈ2Ｏ2と第１予備ポリシリコンパターン１２６との反応によって、第２予備ポリシリコンパターン１２８上にシリコン酸化物で構成された反応副産物層（図示せず）が形成される。前記反応副産物層は、後続して形成されるフローティングゲートの電気的特性を劣化させるので、除去することが望ましい。前記反応副産物層は、希釈されたフッ酸溶液を用いる湿式エッチング工程を通じて除去することができる。
図９は、図８に示した第２予備ポリシリコンパターン上に形成された第２ポリシリコン層を説明するための断面図である。
図９に示すように、第２予備ポリシリコンパターン１２８及びフィールド絶縁パターン１１６上に第２ポリシリコン層１３２を形成する。そして図示したように、第２ポリシリコン層１３２はリセス１３０を満たす。前記第２ポリシリコン層１３２を形成する方法は、第１ポリシリコン層１２２を形成する方法と同一に行うことができる。
図９に示すように、第２予備ポリシリコンパターン１２８及びフィールド絶縁パターン１１６上に第２ポリシリコン層１３２を形成する。そして図示したように、第２ポリシリコン層１３２はリセス１３０を満たす。前記第２ポリシリコン層１３２を形成する方法は、第１ポリシリコン層１２２を形成する方法と同一に行うことができる。
図９に示したように、前記第２ポリシリコン層１３２は、前記リセス１３０を十分埋め立てるために、リセス１３０の平均幅より０．５倍以上の厚さを有することが望ましい。具体的に、前記第２ポリシリコン層１３２は、例えば約５０Å〜２００Å程度の厚さを有するように形成する。
図１０及び図１１は、図５に示した第２開口内に形成されたポリシリコンパターンを説明するための断面図である。
まず、図１０に示すように、第２ポリシリコン層１３２を部分的に除去した後に、フローティングゲートとしての役割を果たすポリシリコンパターン１３４を形成する。リセスを満たす一部を除いて第２ポリシリコン層１３２は除去され、ポリシリコンパターン１３４を形成する。
まず、図１０に示すように、第２ポリシリコン層１３２を部分的に除去した後に、フローティングゲートとしての役割を果たすポリシリコンパターン１３４を形成する。リセスを満たす一部を除いて第２ポリシリコン層１３２は除去され、ポリシリコンパターン１３４を形成する。
図１１に示すように、第２ポリシリコン層１３２を部分的に除去することによって露出したポリシリコンパターン１３４の表面部位を連続に除去することもできる。除去されるポリシリコンパターン１３４の表面部位の厚さは目的とするフローティングゲートの厚さによって適切に調節することができる。
前記ポリシリコンパターン１３４を形成するためのエッチングは、ＳＣ−１またはＮＳＣ−１溶液を用いて遂行することができる。前記第２ポリシリコン層１３２及びポリシリコンパターン１３４の一部を除去するためのエッチング工程は、要求されるエッチング量に対応するエッチング時間によって制御することができる。前記エッチング量は、第２ポリシリコン層１３２の厚さと同一であったり、或いは前記第２ポリシリコン層１３２の厚さより大きくてもよい。例えば、前記要求されるエッチング量は第２ポリシリコン層１３２の厚さと同一であったり、或いは第２ポリシリコン層１３２の厚さより約１Å〜５０Å程度更に厚くてもよい。
図１２は、図１１に示したフローティングゲート上に形成された第２誘電膜とコントロールゲート層を説明するための断面図である。
図１２に示すように、前記フィールド絶縁パターン１１６の上側部位を除去してポリシリコンパターン１３４の側面を部分的に露出させる。前記フィールド絶縁パターン１１６の部分的な除去は後続段階を通じて完成する半導体装置、例えばフラッシュメモリ装置のカップリング割合を改善するために行われる。前記フィールド絶縁パターン１１６の上側部位は一般の等方性または異方性エッチング工程を通じて除去することができ、前記第１誘電膜１２０が露出しないように行われることが望ましい。これは前記フィールド絶縁パターン１１６の上側部位をエッチングするために用いられるエッチャントによって前記第１誘電膜１２０が損傷することを防止するためであり、前記エッチング工程は既に設定されたエッチング時間によって制御することができる。
例えば、フィールド絶縁パターン１１６の上側部位は、希釈されたフッ酸溶液を用いて除去することができ、前記希釈されたフッ酸溶液を用いたエッチング工程は既に設定されたエッチング時間によって制御することができる。
前記ポリシリコンパターン１３４及び前記フィールド絶縁パターン１１６の残余部分上に第２誘電膜１３６を形成する。前記第２誘電膜１３６としては、酸化物／窒化物／酸化物（ＯＮＯ）で構成された複合誘電膜、及び／または高誘電率物質からなる高誘電率物質膜などを採用することができる。
前記複合誘電膜は、ＬＰＣＶＤ工程によって形成することができ、前記高誘電率物質膜は、Ｙ2Ｏ3、ＨｆＯ2、ＺｒＯ2、Ｎｂ2Ｏ5、ＢａＴｉＯ3、ＳｒＴｉＯ3などからなる。前記酸化物は単独または複合的に用いることができる。また、高誘電率を有する高誘電膜は、原子層蒸着工程またはＣＶＤ工程によって形成することができる。第２誘電膜１３６、ポリシリコンパターン１３４及び第１誘電膜１２０が連続にパターニングされ、フローティングゲートが形成される。
コントロールゲート層１４２は、第２誘電膜１３６上に形成される。コントロールゲート層１４２は、前記第２誘電膜１３６上に、ドーピングされたポリシリコンで形成された第１導電層１３８と、及びタングステンシリサイド（ＷＳｉｘ）、チタニウムシリサイド（ＴｉＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）のような金属シリサイドからなる第２導電層１４０とを含む。
前記コントロールゲート層１４２をパターニングして、前記第２誘電膜１３６上に前記第１方向と実質的に垂直な第２方向に延びるコントロールゲート（図示せず）を形成する。
選択的に、前記ゲート構造物に対して前記第１方向に互いに対向する半導体基板１００のアクティブ領域１００ｂの表面部位にソース／ドレイン領域（図示せず）を不純物ドーピング工程を通じて形成することで、前記フラッシュメモリ装置のような半導体装置を完成することができる。
本実施例の方法は、約９０ｎｍ以下の幅のアクティブ領域を有する半導体装置の製造に容易に採用することができる。これに加えて、本実施例による方法は、約９０ｎｍを超過する幅のアクティブ領域を有する半導体装置の製造方法に容易に採用することができる。
図１３から図１７は、本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
本実施例では、図１から図５を参照して説明された工程と同一の工程が行われ、半導体基板２００を横切る第１方向に延長され半導体基板２００のアクティブ領域２０２を定義するフィールド絶縁パターン２１０が生成される。図１３に示したように、第１絶縁パターン２１０は、半導体基板の内部に配置された下部、及び半導体基板の上部に突出した上部を有することができる。
本実施例では、図１から図５を参照して説明された工程と同一の工程が行われ、半導体基板２００を横切る第１方向に延長され半導体基板２００のアクティブ領域２０２を定義するフィールド絶縁パターン２１０が生成される。図１３に示したように、第１絶縁パターン２１０は、半導体基板の内部に配置された下部、及び半導体基板の上部に突出した上部を有することができる。
第１誘電膜２１２及び第１ポリシリコン層は、図６に示した第１誘電膜１２０及び第１ポリシリコン層１２２と同一の方法で半導体基板２００の上部に形成される。したがって、図１３に示したように、フィールド絶縁パターン２１０及び第１誘電膜２１２上に形成された第１ポリシリコン層（図示せず）は、ＣＭＰ工程によって平坦化され、フィールド絶縁パターン２１０及び誘電膜２１２によって定義された第１予備ポリシリコンパターン２１４が形成される。シリコン酸化膜または低誘電体膜（または低誘電率を有する物質）を含む第１誘電膜２１２は、半導体基板２００のアクティブ領域２０２上に形成される。
第１予備ポリシリコンパターン２１４の上部内のヴォイド２１６は、第１ポリシリコン層を形成する途中に発生する可能性がある。
第１予備ポリシリコンパターン２１４の上部内のヴォイド２１６は、第１ポリシリコン層を形成する途中に発生する可能性がある。
図１４は、図１３に示した第１誘電膜上に形成された第２予備ポリシリコンパターンを説明するための断面図であり、図１５は、図１３に示した第１誘電膜上に形成された第３予備ポリシリコンパターンを説明するための断面図である。
図１４及び図１５に示すように、第１予備ポリシリコンパターン２１４の表面部位を除去することで開放されたヴォイド２１６ａを有する第２予備ポリシリコンパターン２１８を形成する。第２予備ポリシリコンパターン２１８の表面部位を除去してリセス２２０及び第３予備ポリシリコンパターン２２２を形成する。
図１４及び図１５に示すように、第１予備ポリシリコンパターン２１４の表面部位を除去することで開放されたヴォイド２１６ａを有する第２予備ポリシリコンパターン２１８を形成する。第２予備ポリシリコンパターン２１８の表面部位を除去してリセス２２０及び第３予備ポリシリコンパターン２２２を形成する。
例えば、前記第２予備ポリシリコンパターン２１８と第３予備ポリシリコンパターン２２２は、ＳＣ−１溶液及び／またはＮＳＣ−１溶液を用いて連続にエッチングされる。前記リセス２２０は、前記開放されたヴォイド２１６ａを拡張することによって形成される。即ち、前記リセス２２０は、露出したヴォイド２１６ａに対応する位置に形成される。
前記開放されたヴォイド２１６ａの幅は、約５０Å〜１５０Å程度であり、前記リセス２２０は約１００Å〜３００Å程度の平均幅を有するよう形成されることが望ましい。
前記開放されたヴォイド２１６ａの幅は、約５０Å〜１５０Å程度であり、前記リセス２２０は約１００Å〜３００Å程度の平均幅を有するよう形成されることが望ましい。
その後、前記リセス２２０を形成するためのエッチング工程を行う期間に、ＳＣ−１溶液及び／またはＮＳＣ−１溶液に含まれたＨ2Ｏ2とポリシリコンの反応によって形成されたシリコン酸化膜（図示せず）を除去する。例えば、前記シリコン酸化膜は、希釈されたフッ酸溶液を用いて除去することができる。
図１６は、図１５に示した第３予備ポリシリコンパターン上に形成された第２ポリシリコン層を説明するための断面図であり、図１７は、図１５に示した第１誘電膜上に形成されたポリシリコンパターンを説明するための断面図である。
図１６及び図１７に示すように、第３予備ポリシリコンパターン２２２上に第２ポリシリコン層２２４を形成してリセス２２０を十分埋め立てる。第２ポリシリコン層２２４は、リセス２２０の平均幅の０．５倍以上の厚さを有するよう形成することが望ましい。具体的に、第２ポリシリコン層２２４は、約５０Å〜２００Å程度の厚さを有するよう形成することができる。
第２ポリシリコン層２２４の一部を除去することで、第１誘電膜２１２上にフローティングゲートとして機能するポリシリコンパターン２２６を形成する。前記第２ポリシリコン層２２４の一部はＳＣ−１溶液またはＮＳＣ−１溶液を用いた湿式エッチング工程を通じて除去することができる。
選択的に、第２ポリシリコン層２２４の一部及び第３予備ポリシリコンパターン２２２の一部を部分的に、及び／または連続除去することで、第１誘電膜２１２上にポリシリコンパターン２２６を形成することもできる。
ポリシリコンパターン２２６を形成した後、フィールド絶縁パターン２１０の一部を希釈されたフッ酸溶液を用いて除去してポリシリコンパターン２２６の側面を部分的に露出させる。その後、前記ポリシリコンパターン２２６上に第２誘電膜及びコントロールゲート層を形成し、前記コントロールゲート層をパターニングして、ポリシリコンパターン２２６の延長方向に対して垂直な方向に延びるコントロールゲートを形成する。その後、第２誘電膜、ポリシリコンパターン２２６及び第１誘電膜２１２をパターニングして半導体基板２００のアクティブ領域２０２を露出させ、露出したアクティブ領域２０２にソース／ドレイン領域を形成することで半導体装置を完成する。
前述した構成要素、及び前述した構成要素を製造する工程、例えば、コントロールゲート及びソース／ドレイン領域についての説明は省略する。
図１８から図２２は、本発明のさらに他の一実施例による半導体装置の製造方法を説明するための断面図である。
本実施例では、図１から図５を参照して説明された工程と同一の工程が行われ、半導体基板３００上に形成されたフィールド絶縁パターン３１０が生成される。
図１８及び図１９は、半導体基板のアクティブ領域上に形成された第１誘電膜及び第１予備シリコンパターンを説明するための断面図である。
本実施例では、図１から図５を参照して説明された工程と同一の工程が行われ、半導体基板３００上に形成されたフィールド絶縁パターン３１０が生成される。
図１８及び図１９は、半導体基板のアクティブ領域上に形成された第１誘電膜及び第１予備シリコンパターンを説明するための断面図である。
図１８及び図１９に示すように、半導体基板３００から突出し、半導体基板３００を横切る第１方向に延びるフィールド絶縁パターン３１０を形成する。前記フィールド絶縁パターンの一部は半導体基板３００に埋め立てられており、半導体基板３００のアクティブ領域３０２は、フィールド絶縁パターン３１０によって定義される。
第１誘電膜３１２及び第１ポリシリコン層は、図６に示した第１誘電膜１２０及び第１ポリシリコン層１２２と同一の方法でシリコン基板３００の上部に形成することができる。
半導体基板３００のアクティブ領域３０２上に、例えば、シリコン酸化膜のような第１誘電膜３１２が形成される。第１誘電膜３１２及びフィールド絶縁パターン３１０上に第１ポリシリコン層（図示せず）を形成する。ここで、前記第１ポリシリコン層は、フィールド絶縁パターン３１０と第１誘電膜３１２によって限定された空間を十分満たすように形成される。
半導体基板３００のアクティブ領域３０２上に、例えば、シリコン酸化膜のような第１誘電膜３１２が形成される。第１誘電膜３１２及びフィールド絶縁パターン３１０上に第１ポリシリコン層（図示せず）を形成する。ここで、前記第１ポリシリコン層は、フィールド絶縁パターン３１０と第１誘電膜３１２によって限定された空間を十分満たすように形成される。
フィールド絶縁パターン３１０の上部面が露出するように化学的機械的研磨工程を行うことで、第１誘電膜３１２上に第１予備ポリシリコンパターン３１４を形成する。同時に、前記化学的機械的研磨工程によって、前記第１ポリシリコン層内に生成されたヴォイド３１６は開放される。
第１ポリシリコンパターン３１４を形成するための工程は図１から図７を参照して説明された工程に準じるため、ここでは説明を省略する。
前記化学的機械的研磨工程を行った後、希釈したフッ酸溶液を用いてフィールド絶縁パターン３１０の上部を部分的に除去して第１予備ポリシリコンパターン３１４の側面を部分的に露出させる。
前記化学的機械的研磨工程を行った後、希釈したフッ酸溶液を用いてフィールド絶縁パターン３１０の上部を部分的に除去して第１予備ポリシリコンパターン３１４の側面を部分的に露出させる。
図２０は、図１８に示す第１誘電膜上に形成された第２予備ポリシリコンパターンを説明するための断面図である。
図２０に示すように、露出したヴォイド３１６は、ＳＣ−１及び／またはＮＳＣ−１エッチング液によって拡張され、第２予備ポリシリコンパターン３２０及びリセス３１８を形成する。前記リセス３１８は、「Ｕ」字形状の断面形状を有し、約１００Å〜３００Å程度の平均幅を有する。
図２０に示すように、露出したヴォイド３１６は、ＳＣ−１及び／またはＮＳＣ−１エッチング液によって拡張され、第２予備ポリシリコンパターン３２０及びリセス３１８を形成する。前記リセス３１８は、「Ｕ」字形状の断面形状を有し、約１００Å〜３００Å程度の平均幅を有する。
前記第１予備ポリシリコンパターン３１４の表面部位をエッチングする間に、Ｈ2Ｏ2と第１予備ポリシリコンパターン３１４との反応によって第２予備ポリシリコンパターン３２０上に形成されたシリコン酸化膜のような反応副産物層は、希釈されたフッ酸溶液を用いる湿式エッチング工程を通じて除去される。
選択的に、前記第１予備ポリシリコンパターン３１４の上部面の下にヴォイドが位置する場合、ＳＣ−１溶液及び／またはＮＳＣ−１溶液を用いたエッチング工程に所要の時間を調節することにより、前記ヴォイドを第１予備ポリシリコンパターン３１４の上部面を通じて開放させる。開放されたヴォイドを拡張させてリセス３１８を形成することができる。
図２１は、図２０に示した第２予備ポリシリコンパターン上に形成された第２ポリシリコン層を説明するための断面図である。
図２１に示すように、第２予備ポリシリコンパターン３２０の上部面と側面、及びフィールド絶縁パターン３１０上に第２ポリシリコン層３２２を形成する。
図２１に示すように、第２予備ポリシリコンパターン３２０の上部面と側面、及びフィールド絶縁パターン３１０上に第２ポリシリコン層３２２を形成する。
図２１に示したように、第２予備ポリシリコンパターン３２０上に第２ポリシリコン層３２２を形成することで、前記第１ポリシリコン層を形成する期間に生成されたヴォイド３１６は満たされる。前記第２ポリシリコン層３２２は、前記リセス３１８を十分埋め立てるために、リセス３１８の平均幅より０．５倍以上の厚さ、例えば約５０Å〜２００Å程度の厚さを有するよう形成することができる。
図２２は、図１８に示した第１誘電膜上に形成されたポリシリコンパターンを説明するための断面図である。
図２２に示すように、第２ポリシリコン層３２２の一部及び第２ポリシリコンパターン３２０の一部を除去してポリシリコンパターン３２４を形成する。前記ポリシリコンパターン３２４を形成するためのエッチング工程は、エッチング時間によって制御することができる。例えば、目標厚さは第２ポリシリコン層３２２の厚さ以上で設定される。したがって、第２ポリシリコン層３２２のフィールド絶縁パターン３１０上の部位を完全に除去することができる。
図２２に示すように、第２ポリシリコン層３２２の一部及び第２ポリシリコンパターン３２０の一部を除去してポリシリコンパターン３２４を形成する。前記ポリシリコンパターン３２４を形成するためのエッチング工程は、エッチング時間によって制御することができる。例えば、目標厚さは第２ポリシリコン層３２２の厚さ以上で設定される。したがって、第２ポリシリコン層３２２のフィールド絶縁パターン３１０上の部位を完全に除去することができる。
その後、前記ポリシリコンパターン３２４上に第２誘電膜（図示せず）及びコントロールゲート層（図示せず）を順次形成し、前記コントロールゲート層をパターニングして、前記第１方向に対して垂直な第２方向へ延びるコントロールゲートを形成する。その後、第２誘電膜、ポリシリコンパターン３２４及び第１誘電膜３１２をパターニングして半導体基板３００のアクティブ領域３０２を露出させ、露出したアクティブ領域３０２の両側にソース／ドレイン領域を形成する。
前述した実施例による半導体装置の製造方法は、９０ｎｍ以下の幅のアクティブ領域を有する半導体装置の製造に適切に適用可能である。
（産業上の利用可能性）
（産業上の利用可能性）
前記のような本発明の実施例によると、フローティングゲートを有する半導体装置を製造する途中発生したヴォイドを除去することができる。したがって、前記フローティングゲート上に形成される第２誘電膜の絶縁破壊電圧特性及び漏洩電流特性が改善され、キャパシタのカップリングの割合が向上する。
また、前記のような本発明の実施例による半導体装置の製造方法は、９０ｎｍ以下の幅のアクティブ領域を有する半導体装置に効果的に適用可能であり、９０ｎｍ以下のデザインルールが要求される半導体装置の製造工程の実現を可能にする。
以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明の実施例を修正または変更できる。
１００ 半導体基板、１００ａ 素子分離領域、１００ｂ アクティブ領域、１０８ マスクパターン、１１６ フィールド絶縁パターン、１１８ 第２開口、１２０ 第１誘電膜、１２２ 第１ポリシリコン層、１２４ ヴォイド、１２６ 第１予備ポリシリコンパターン、１２８ 第２予備ポリシリコンパターン、１３０ リセス、１３２ 第２ポリシリコン層、１３４ ポリシリコンパターン、１３６ 第２誘電膜、１４２ コントロールゲート層
Claims (35)
- 基板の表面を露出させる少なくとも一つの開口を有する絶縁パターンを前記基板の上部に形成する段階と、
ヴォイドを有する第１ポリシリコン層を前記基板の上部に形成して前記開口を埋め立てる段階と、
前記第１ポリシリコン層の上部を除去し、前記ヴォイドをリセスに拡張して前記リセスを露出させる段階と、
前記リセスを埋め立てるように第２ポリシリコン層を前記基板の上部に形成する段階と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第１ポリシリコン層の上部を除去する段階では、前記リセスを形成する期間、前記ヴォイドの幅を５０〜３００Åから１００〜３００Åに拡張することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第２ポリシリコン層を形成する段階にて、前記第１ポリシリコン層の厚さは前記リセスの幅の０．５倍以上であることを特徴とする請求項２記載の半導体装置の製造方法。
- 前記第１ポリシリコン層の上部を除去する段階では、湿式エッチングによって前記ヴォイドを拡張して前記リセスを形成することを特徴とする請求項３記載の半導体装置の製造方法。
- 前記湿式エッチングの工程では、水酸化アンモニウム、過酸化水素及び水の混合物を用いることを特徴とする請求項４記載の半導体装置の製造方法。
- 前記第１ポリシリコン層の上部を除去する段階は、
前記第１ポリシリコン層を平坦化して前記ヴォイドを露出させる段階と、
前記ヴォイドを拡張して前記リセスを形成する段階と、
を含むことを特徴とする請求項１記載の半導体装置の製造方法。 - 前記第１ポリシリコン層を平坦化する段階は、化学的機械的研磨工程によって行われることを特徴とする請求項６記載の半導体装置の製造方法。
- 前記ヴォイドを拡張する段階では、湿式エッチング工程によって前記ヴォイドを拡張して前記リセスを形成することを特徴とする請求項６記載の半導体装置の製造方法。
- 前記第１ポリシリコン層を形成する前に、前記基板の露出した部分に第１誘電体膜を形成する段階を更に含むことを特徴とする請求項６記載の半導体装置の製造方法。
- 前記第１ポリシリコン層を平坦化する段階と前記ヴォイドを拡張する段階との間に、前記絶縁パターンの上部を除去して前記第１ポリシリコン層の側壁を露出させる段階を更に含むことを特徴とする請求項９記載の半導体装置の製造方法。
- 前記絶縁パターンの上部を除去する段階では、前記絶縁パターンの高さが前記基板の上部面より低くないようにすることを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記第２ポリシリコン層の上部を除去する段階を更に含むことを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記第２ポリシリコン層の上部を除去する段階では、前記第２ポリシリコン層をエッチングし、前記リセスの内部に存在しない前記第２ポリシリコンの一部を完全に除去することを特徴とする請求項１２記載の半導体装置の製造方法。
- 前記基板の上部に第２誘電体膜を形成する段階を更に含むことを特徴とする請求項１２記載の半導体装置の製造方法。
- 第２誘電体膜上にコントロールゲート層を形成する段階を更に含むことを特徴とする請求項１４記載の半導体装置の製造方法。
- 前記第１ポリシリコン層は第１方向に沿って形成され、前記第２誘電体膜及び前記コントロールゲート層は前記第１方向に対して垂直な第２方向に沿って形成されることを特徴とする請求項１５記載の半導体装置の製造方法。
- 前記コントロールゲート層を形成する段階は、前記コントロールゲート層の第１導電層及び第２導電層を形成する段階を含むことを特徴とする請求項１５記載の半導体装置の製造方法。
- 前記第１ポリシリコン層の上部を除去する段階では、湿式エッチングを通じて前記第１ポリシリコン層の上部の少なくとも一部を除去し、前記ヴォイドを拡張して前記リセスを形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記湿式エッチングでは、前記第１ポリシリコン層の上部の少なくとも一部を除去して前記ヴォイドを露出させることを特徴とする請求項１８記載の半導体装置の製造方法。
- 前記第１ポリシリコン層の上部を除去する段階では、前記第１ポリシリコン層を湿式エッチングする前に前記第１ポリシリコン層を平坦化することを特徴とする請求項１８記載の半導体装置の製造方法。
- 前記第１ポリシリコン層を形成する前に、前記基板の前記露出した部分上に第１誘電体膜を形成する段階を更に含むことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第２ポリシリコン層の上部を除去する段階を更に含むことを特徴とする請求項２１記載の半導体装置の製造方法。
- 前記第２ポリシリコン層の上部を除去する段階では、前記第２ポリシリコン層をエッチングし、前記リセスの内部に存在しない前記第２ポリシリコン層の一部を完全に除去することを特徴とする請求項２２記載の半導体装置の製造方法。
- 前記第２ポリシリコン層の上部を除去する前に、前記絶縁パターンの上部を除去して前記第１ポリシリコン層の側壁を露出させる段階を更に含むことを特徴とする請求項２２記載の半導体装置の製造方法。
- 前記絶縁パターンの上部を除去する段階では、前記絶縁パターンの高さが前記基板の上部面より低くないようにすることを特徴とする請求項２４記載の半導体装置の製造方法。
- 前記基板の上部に第２誘電体膜を形成する段階を更に含むことを特徴とする請求項２４記載の半導体装置の製造方法。
- 第２誘電体膜上にコントロールゲート層を形成する段階を更に含むことを特徴とする請求項２６記載の半導体装置の製造方法。
- 前記第１ポリシリコン層は第１方向に沿って形成され、前記第２誘電体膜及び前記コントロールゲート層は第１方向に対して垂直な第２方向に沿って形成されることを特徴とする請求項２７記載の半導体装置の製造方法。
- 前記コントロールゲート層を形成する段階は、第１導電層及び第２導電層を形成する段階を含むことを特徴とする請求項２７記載の半導体装置の製造方法。
- 基板の表面が露出するように開口を有するパターンを形成する段階と、
前記露出した基板の表面上、及びパターン上に第１ポリシリコン層を形成して前記開口を満たす段階と、
前記パターンの上面が露出するまで前記第１ポリシリコン層を平坦化し、開口内に第１ポリシリコンパターンを形成する段階と、
第１ポリシリコンパターン内のヴォイドを除去する段階と、
前記パターン上に第２ポリシリコン層を形成する段階と、
前記第２ポリシリコン層を部分的に除去して第２ポリシリコンパターンを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。 - 前記ヴォイドは、水酸化アンモニウム、過酸化水素及び水の混合液を用いた湿式エッチング工程によって除去されることを特徴とする請求項３０記載の半導体装置の製造方法。
- 前記過酸化水素と前記第１ポリシリコンパターンとの反応によって形成された酸化物を除去する段階を更に含むことを特徴とする請求項３１記載の半導体装置の製造方法。
- 前記ヴォイドは、前記第１ポリシリコンパターンの上面に選択的にリセスを形成することによって除去されることを特徴とする請求項３０記載の半導体装置の製造方法。
- 前記リセスは、前記第１ポリシリコン層のパターニングによって前記第１ポリシリコンパターンの上部面から露出したヴォイドを拡張することにより形成されることを特徴とする請求項３３記載の半導体装置の製造方法。
- 前記リセスを形成する段階は、
前記第１ポリシリコンパターンの内部のヴォイドを露出させる段階と、
前記露出したヴォイドを拡張し、前記リセスを形成する段階と、
を含むことを特徴とする請求項３３記載の半導体装置の製造方法。
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|---|---|---|---|---|
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|---|---|---|---|---|
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| CN109616409B (zh) * | 2018-12-04 | 2021-03-23 | 武汉新芯集成电路制造有限公司 | 一种多晶硅沉积方法、闪存及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864700A (ja) * | 1994-08-19 | 1996-03-08 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2000269216A (ja) * | 1999-03-17 | 2000-09-29 | Nec Corp | 半導体装置の製造方法 |
| JP2002033406A (ja) * | 2000-06-30 | 2002-01-31 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
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| KR100400037B1 (ko) * | 2001-02-22 | 2003-09-29 | 삼성전자주식회사 | 콘택 플러그를 구비하는 반도체 소자 및 그의 제조 방법 |
| US6908862B2 (en) * | 2002-05-03 | 2005-06-21 | Applied Materials, Inc. | HDP-CVD dep/etch/dep process for improved deposition into high aspect ratio features |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864700A (ja) * | 1994-08-19 | 1996-03-08 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2000269216A (ja) * | 1999-03-17 | 2000-09-29 | Nec Corp | 半導体装置の製造方法 |
| JP2002033406A (ja) * | 2000-06-30 | 2002-01-31 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103718A (ja) * | 2006-10-17 | 2008-05-01 | Samsung Electronics Co Ltd | 半導体素子の微細パターンの形成方法 |
| KR20170099778A (ko) * | 2016-02-24 | 2017-09-01 | 도쿄엘렉트론가부시키가이샤 | 기판 처리 방법 |
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